TW201812930A - 用於使用光可成像層之半導體封裝體的系統與方法 - Google Patents

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Abstract

本揭示內容的各式具體例係針對半導體封裝體以及用於製造半導體封裝體的方法。再者，本案所揭示為針對使用帶有與模具材料實質上相似的機械性能的光可成像介電(PID)層的系統和方法。本揭示內容可在例如用於晶圓/面板級重新分佈層(RDL)及/或扇出型封裝應用的無凸塊無雷射嵌入式基材結構(BLESS)技術的情況下使用。本案揭示的具體例可減少在半導體封裝體的各式加工步驟期間的多個乾式抗蝕膜(DFR)層壓步驟的需求，以及由於薄PID材料的可用性亦可利於多層的數目。

Description

用於使用光可成像層之半導體封裝體的系統與方法
本揭示內容大致上關於半導體封裝體，且更尤其關於具有光可成像層之半導體封裝體。
發明背景 針對製造和應用例如模製的互連系統球柵陣列(MIS-BGA)架構的半導體封裝體的各種方式具有各種限制。例如，封裝體(譬如，MIS-BGA架構)在支持具有涉及潛在昂貴的研磨步驟之較高的z高度的有限層數方面可能具有限制。此外，此類方式在以面板為主的製作程序以外尚未發現許多應用。
依據本發明之一實施例，係特地提出一種形成一半導體封裝體的方法，該方法包含：提供一載體；在該載體的至少一面上形成一第一金屬層；在該第一金屬層上形成一第一光可成像層；形成至少部分地配置在該第一光可成像層上的至少一第一焊墊，以產生一第一結構；形成至少部分地配置在該至少一第一焊墊和該第一光可成像層上的一第二光可成像層；形成至少部分地配置在該第二光可成像層上的至少一第二焊墊；形成至少部分地配置在該至少一第一焊墊和該第二光可成像層上的一第一光阻層，以產生一第二結構；以及從該載體去除包含該第一光阻層的該第二結構。
本揭示內容的具體例的詳細說明 本揭示內容的具體例將參照顯示本揭示內容的示範具體例的附圖在下文中更完整地說明。然而，本揭示內容可以許多不同的形式體現並且不應解讀為限於本案陳述的示範具體例；相反地，提供這些具體例將使得本揭示內容徹底和完整，並將完全地傳達本揭示內容的範圍至本領域該等技術人員。通篇中相似的數字指稱相似的，但不一定相同或一致的元件。
下列具體例係以足夠詳細地說明使至少本領域的技術人員能夠理解並使用本揭示內容。應理解的是，基於本揭示內容，其他具體例將顯而易見，並且可進行製程、機構、材料、尺寸、製程設備、和參數的改變而不逸離本揭示內容的範圍。
在下列說明中，給定許多特定細節以提供對本揭示內容的各式具體例的徹底瞭解。然而，顯而易見的是，可在沒有這些特定細節的情況下實施本揭示內容。為了避免模糊本揭示內容，一些眾所周知的系統構形和程序步驟可能不會完全詳細地揭示。同樣地，附圖顯示的本揭示內容的具體例為半圖示且不按比例，尤其，一些尺寸係為了清楚表達並且可能在圖示中誇大。此外，在揭示和說明具有一些共同特徵的多個具體例時，為了例示、說明和理解該等具體例的清楚和容易性，類似和相似的特徵通常將以相似的參考元件符號說明，即使該等特徵並不相同。
本案使用的術語「水平的」可定義為平行於一平面或表面(譬如，一基板的表面)的方向，而不管其方位如何。如本案使用的術語「垂直的」可指如剛剛說明與水平方向正交的方向。例如術語「在…上(on)」、「在…上方(above)」、「在…下方(below)」、「底部(bottom)」、「頂部(top)」、「側(side)」(如在「側壁」)、「較高(higher)」、「下方(lower)」、「上方(upper)」、「在…上面(over)」、以及「在…下面(under)」可相對該水平平面參照。如本案使用的術語「加工(processing)」包括在形成所述結構中需要的材料或光阻之沉積、該材料或光阻之圖案化、曝光、顯影、蝕刻、清潔、消融、拋光、及/或去除。
如上所述，模製的互連系統球柵陣列(MIS-BGA)架構的製造和應用可具有各種限制，例如，在支持具有較高的z高度之有限的層數方面，涉及潛在昂貴的研磨步驟。此外，此類方式在以面板為主的製作程序以外尚未發現許多應用。有限的層數限制可由以下因素的組合引起，第一個因素與銅柱高度相關，以及第二個因素為薄的模具膜材料的低可用性。較高的成本可至少部分地由電鍍厚銅柱以及隨後研磨該模具材料的多個乾式抗蝕膜(DFR)製造步驟之可能的必要性引起。
本揭示內容的具體例可提供半導體封裝體以及用於製造該半導體封裝體的方法。再者，本案所揭示為針對使用具有與模具材料實質上相似的機械性能的光可成像介電(PID)層的系統和方法。本揭示內容可在例如用於晶圓/面板級重新分佈層(RDL)及/或扇出型封裝應用的無凸塊無雷射嵌入式基材結構(BLESS)技術的情況下使用。本案揭示的具體例可減少在半導體封裝體的各式加工步驟期間的多個乾式抗蝕膜(DFR)層壓步驟的需求，以及由於薄PID材料的可用性亦可利於多層的數目。再者，實施本揭示內容的方法並不限於以面板為主的封裝體，因為層壓在矽晶圓上的PID層可額外地發現以重新分佈層(RDL)及/或扇出型封裝使用的應用。
在一個具體例中，本案揭示的PID層可用於替代在BLESS架構的多層中使用之厚的模製材料，而不會影響在封裝設計中一或多個z-高度的要求。再者，根據各種示範具體例，本案揭示的具體例可導致避免及/或消除通常對於使用模具層的相似程序所執行的額外的研磨步驟。例如，此可為因為在顯影PID層之後可電鍍各式銅柱。本案揭示的具體例可額外的引起多層的數目。此以厚的模具材料可能無法實現；然而，對於所揭示的薄的PID材料(厚度大約5微米(um)，並且亦為現成可用的)，多層的數目為可能的。
此外，本案揭示的具體例可降低加工及/或製造成本，例如藉由使基材供應商能夠進行目前不存在的模製加工步驟以降低基本成本。由於每層一個DFR步驟的消除，以及藉由消除之前系統和方法的一或多個研磨和雷射加工步驟，可達成進一步成本的降低。
在本揭示內容的另一個具體例中可包括在封裝體中提供更大的功能，例如，可容易將例如電容器、電阻器和個別電感器的組件併入該封裝體中。此外，可層壓和暴露PID的許多層，以產生可嵌入較厚組件的較厚介電層。如此，與半導體封裝體有關的空腔的深度可有較少的限制。於是，本案揭示的具體例可改良空腔深度的靈活性；例如，使用一或多個PID(多)層可比現有的方法和系統更容易地打開在較小及/或較大深度的空腔。此外，本案揭示的具體例可改良半導體封裝體的細微線寬和線距(L/S)。例如，PID可作為可幫助減少間距和特徵尺寸的增層(BU)材料，因此可實現更好的尺寸縮放。在矽晶圓上層壓和圖案化時，可使該PID層能做到重新分佈層(RDL)及/或扇出封裝。再者，使用本案揭示的系統和方法的RDL/扇出封裝的使用可在晶圓和面板層級上執行。
在各式態樣中，本揭示內容可用於連接中央處理單元(CPUs)、及/或一般處理器、晶片組、圖形裝置、無線裝置、包括與其他裝置組合的CPU的多晶片/3D封裝、記憶體(譬如，FLASH/DRAM/SRAM等等)、主板(譬如，主機板)、等等。
在本揭示內容的各式具體例中，術語基材可指在固體物質上施加另一個物質的一固體(通常為平面)物質，並且該第二物質黏附至該物質。該基材可包括但不限於，例如矽、二氧化矽、氧化鋁、藍寶石、鍺、砷化鎵(GaAs)、矽和鍺的合金、或磷化銦(InP)、或任何適宜材料的一片材料。
在一具體例中，揭示一中間結構，該中間結構可表示在本案揭示的加工步驟的任一者期間形成的結構。該中間結構可由圖1J表示，並且可包括一載體，該載體可包含犧牲材料；該載體可進一步包含一金屬層，例如一銅層。金屬層可包括第一圖案化的光可成像介電(PID)層和第二圖案化的PID層。該等PID層可進一步包括複數個金屬墊。該等金屬焊墊可包含銅並且可電鍍至PID層中。該結構可進一步包括圖案化的焊料遮罩材料層。該焊料遮罩材料層可包括抗蝕材料，例如光阻劑材料層。
圖1A-1K根據本揭示內容的示範具體例顯示基於無凸塊無雷射嵌入式基材結構(BLESS)架構的光可成像介電層的示範作業流程圖。
圖1A顯示包含一層犧牲材料的載體104的圖示101。另外第一層102和106可形成在該載體上，例如在該載體104的相對側上。該犧牲材料可包括但不限於，例如矽、二氧化矽、氧化鋁、藍寶石、鍺、砷化鎵(GaAs)、矽和鍺的合金、或磷化銦(InP)的一片材料。
在各式具體例中，該等第一層102和106可包含金屬、半金屬、或介金屬材料。在各式具體例中，該等第一層102和106可包含金屬材料。非限制性的例子包括金、銅、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
在各式具體例中，該第一層102和106可包含半金屬材料。非限制性的例子包括砷、銻、鉍、α-錫(灰錫)和石墨、以及碲化汞(HgTe)。半金屬材料亦可為此類材料的任何混合物。
在各式具體例中，該102和106可包含介金屬材料。非限制性的例子包括金和鋁介金屬、銅和錫介金屬、錫和鎳介金屬、錫和銀介金屬、錫和鋅介金屬、以及任何類似介金屬。介金屬材料亦可為此類材料的任何合金。
在各式具體例中，該等第一層102和106可為任何適宜的厚度，例如，大約1 μm至大約1,000 μm厚，另外的例子的厚度為大約15 μm至約30 μm厚。該等層102和106可經由濺鍍、糊膏印刷、塗刷(squeegee)、原子層沉積(ALD)、或各式不同的物理氣相沉積(PVD)技術沉積。該等層102和106可藉由包括例如冷軋或熱軋的任何適宜的方法層壓在該載體104的頂部上。在示範具體例中，該等層102和106可在預定的溫度和壓力下熱壓在該載體104的頂部上。此外，該層可經由上述技術的任一者(或本案未明確地命名的其他技術)沉積，隨後經由任何其他技術撿取和放置在該載體104上、或層壓在該載體104、或定位在該載體104的頂部。
圖1B顯示載體104、第一層102和106、以及該第一層的加工部分108的圖示103。第一層106和102的加工部分108可進一步包括第一金屬層102和106的銅粗化處理，例如，為了提升例如如下文說明的各式聚合物及/或介電層的後續層沉積的黏著性。該銅粗化處理可包括表面粗糙劑的施加，例如形成金屬層102和106的粗糙表面的有機酸類型的微蝕刻溶液。該粗化的金屬表面形貌(topography)可助於達成金屬對乾膜、聚合物及/或樹脂的高黏著性。在一個具體例中，該金屬粗化處理可使該金屬層的加工部分108具有大約0.1 μm至大約5 μm的平均表面粗糙度，例如藉由表面粗糙度測量的測量。在一個具體例中，加工的第一金屬層108表面粗糙度可藉由在金屬層的表面上施加表面粗化處理，例如大約10分鐘和大約20分鐘的更長時間來增加。
另擇地或另外地，在另一個具體例中，加工的第一金屬層108可進一步包含第一金屬層102和106的提升黏著性處理。該提升黏著性處理可包括施加例如雙(三甲基甲矽烷基)胺(「六甲基二矽氮烷」，HMDS)的液體或氣體黏著性提升劑，以提升光可成像介電層的黏著性(見圖1C的110和下文說明)。該提升黏著性處理可用於增強半導體封裝體的細微線空間(FLS)。該FLS可引起更好的佈線、更好的外形尺寸、及/或更好的基材設計參數。
圖1C顯示載體104、第一層102和106、該第一層的加工部分108、以及在該加工的第一金屬層108的一者上的第一可光可成像介電層110的圖示107。在一個具體例中，第一可光可成像介電層110進一步包含將第一可光可成像介電層110層壓在加工的第一金屬層108上。在一個具體例中，可用於成像光可成像介電層110的光的類型113可包括但不限於UV、DUV(深UV)、以及分別具有大約436 nm和大約365 nm波長的水銀蒸氣燈的g和I線。在一個具體例中，顯影的光波長的參數可與施加的光可成像介電層110的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在各式具體例中，光可成像介電層110可為任何適宜的厚度，例如大約1 μm至大約1,000 μm厚，另一個例子為大約1 μm至大約40 μm厚的厚度。
在一個具體例中，可使用各式化學品永久地賦予光可成像介電層110所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，光可成像介電層110可包括乾膜。該乾膜可獨立於其他類型之間，因為該塗層已經以均勻的厚度、半固體膜塗佈在聚酯基材上存在，並且使用者藉由層壓將該基材施加至經加工的第一金屬層108。
圖1D顯示載體104、第一層102和106、該第一層的加工部分108、以及在該經加工的第一金屬層108的一者上的圖案化的第一光可成像介電層110的圖示109。
該第一光可成像介電層110可經加工以圖案化該第一光可成像介電層110。在一個具體例中，加工第一光可成像介電層110可進一步包括使用遮罩112 (譬如，圖1C的遮罩112)曝光該第一光可成像介電層110。該遮罩可包括，例如光遮罩112，其可指具有允許光照射通過限定圖案的孔或透明物的不透明板。在一個具體例中，該光遮罩112可包括以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯(silica blanks)。在另一個具體例中，該光遮罩112可用在預定波長，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，遮罩圖案和光可成像介電層圖案之間可為一一對應的關係，例如，使用一對一的光罩對準曝光機(mask aligners)。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍在光可成像介電層110的表面上。為了達成完全覆蓋，光可成像介電層110重複地在光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，加工第一光可成像介電層110進一步包含使用熱源固化第一光可成像介電層110。該熱源可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。在一個具體例中，該熱源可包含烘箱。該烘箱可具有大約± 0.5%的預定溫度的溫度均勻性。此外，該烘箱可包含低微粒環境控制以保護污染，例如，使用HEPA過濾爐內的空氣。在一個具體例中，HEPA過濾器的使用可產生10級(ISO 4級)的空氣品質。此外，該烘箱可構形成具有低氧位準以防止任何層的氧化。
圖1E顯示載體104、第一層102和106、該第一層的加工部分108、在該加工的第一金屬層108的一者上的圖案化的第一可光可成像介電層110、以及在該第一光可成像介電層上的金屬層114之圖示111。在一個具體例中，該金屬層114可藉由在該圖案化的第一光可成像介電層110上無電極電鍍該金屬層114來形成。
無電電鍍，亦稱為化學或自催化電鍍，可指涉及在不使用外部電力的情況下在水溶液中發生許多併發反應的非電池(non-galvanic plating)電鍍方法。該無電製程的溶液可能需含有還原劑。無電電鍍可使用氧化還原反應將金屬沉積在物體上而無電流通過。因為其允許恆定的金屬離子濃度浸泡物體的全部部分，所以其可沿著邊緣、孔內部、以及在用電鍍難以均勻電鍍的不規則形狀的物體上均勻地沉積金屬。
在一個具體例中，該金屬層114可包括銅層。該金屬層的形成可至少部分地藉由濕式製程及/或濺鍍類型製程完成。銅可藉由在鹼性溶液中用甲醛還原錯合的銅進行電鍍。該反應可由鈀催化。
另擇地或另外地，在各式具體例中，可使用濺鍍晶種製程用於形成金屬層114。該濺鍍製程可執行例如用於增加半導體封裝體的細微線間距(FLS)。該濺鍍晶種製程可包括Ti/Cu層、或Cu合金層的濺鍍。該濺鍍可為，例如射頻(RF)濺鍍沉積、離子束濺鍍沉積、活性濺鍍沉積、離子輔助濺鍍沉積、高目標利用率濺鍍沉積及/或氣流濺鍍沉積。
圖1F顯示載體104、第一層102和106、該第一層的加工部分108、在該加工的第一金屬層108的一者上的圖案化的第一可光可成像介電層110、在該第一光可成像介電層上的金屬層114、以及在該第一光可成像介電層和該金屬層114上的第一乾膜抗蝕層116。
在一個具體例中，可藉由在圖案化的第一光可成像介電層110和金屬層114上層壓第一乾膜層116來形成第一乾膜層116。在另一個具體例中，該第一乾膜抗蝕層116可藉由任何適宜的機制，包括但不限於物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
再者，可加工第一乾膜抗蝕層116以圖案化該第一乾膜抗蝕層116。在各式具體例中，該乾膜抗蝕層的加工可使用各式工具執行，包括但不限於，負性顯影劑、曝光套件、透明膜、和泡沫刷、層壓機、切割裝置(例如，鋒利的剪刀或織物切割器)、及/或安全燈(例如，由黃色或紅色40瓦白熾燈泡點亮的工作區域)。
第一乾膜抗蝕層116的形成一般可進一步包括建立安全燈的環境、乾膜抗蝕劑的施加、乾膜抗蝕劑的曝光、乾膜抗蝕劑的顯影、以及乾膜抗蝕劑的剝離(在使用後)。
圖1G顯示載體104的第一結構115、第一層102和106、該第一層的加工部分108、在該加工的第一金屬層108的一者上的圖案化的第一可光可成像介電層110、在該圖案化的第一光可成像介電層110上的金屬層114、第一乾膜抗蝕層116、以及焊墊118。
可在圖案化的第一乾膜抗蝕層116和圖案化的第一光可成像介電層110中形成焊墊118，以產生第一結構115。該焊墊118可在圖案化的第一乾膜抗蝕層116和圖案化的第一光可成像介電層110中使用電解電鍍(亦稱為電鍍)焊墊金屬層118形成。
在一個具體例中，該電鍍可使用電沉積，例如，使用電流以減少溶解的金屬陽離子，使得該等金屬陽離子形成與第一金屬層108接觸的共格(coherent)金屬塗層。
在一個具體例中，就電鍍製程而言，可首先生成第一種金屬晶種層(例如，銅晶種層)。該晶種層可藉由濺鍍技術沉積。在一個具體例中，該第一步驟可包括結構115的潤濕。在該製程期間，所有溝槽和通孔(例如，在圖案化中建立的該等)可用水填充而無任何氣泡殘餘。此可使用清潔劑或超聲波系統執行。
隨後該結構115可用電解液或藉由一組旋轉的噴嘴的噴塗浸沒。該製程可能需要溫度控制。金屬離子可藉此排出並沉積在可作為陰極的晶種層上。最後，該結構115可能需要清潔和乾燥(例如，使用烘箱)。
該等焊墊118可包含銅，但亦可電鍍其他金屬。非限制性的例子包括金、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
圖1H顯示載體104、第一層102和106、該第一層的加工部分108、在該加工的第一金屬層108的一者上的圖案化的第一可光可成像介電層110、在該圖案化的第一光可成像介電層110上的金屬層114、以及焊墊118的圖示117，其中圖1G的乾燥的抗蝕層116已從圖1G的第一結構115去除。
在一個具體例中，去除乾燥的抗蝕層116可進一步包括從圖1G的第一結構115剝離該乾燥的抗蝕層116。圖1G的乾燥的抗蝕層116的去除可使用化學性地改變該抗蝕劑的液體抗蝕剝膜劑，使其不再黏附至底下的層。該抗蝕剝膜劑可包含專門配製成去除乾燥的抗蝕層的有機材料。在一個具體例中，該抗蝕剝離劑可包含pH為大約5至大約8的抗蝕剝離溶液組成物，其含有酸與不含金屬離子鹼的鹽類、水溶性有機溶劑以及任擇地與腐蝕抑製劑在一起的水。
在一個具體例中，去除圖1G的乾燥的抗蝕層116可進一步包括蝕刻圖1G的第一結構115。在另一個具體例中，該蝕刻可包括閃光蝕刻(flash etch)。在一個具體例中，圖1G的乾燥的抗蝕層116可用包括硫酸和過氧化氫的食人魚蝕刻(piranha etch)進行蝕刻。
在一個具體例中，乾燥的抗蝕層116的去除可大致地使用蝕刻時間和已知的蝕刻速率控制。在一個具體例中，該蝕刻完全去除圖1G的結構115的乾燥的抗蝕層而不會損壞底層。此可部分地基於兩個材料中的蝕刻速率的比率(選擇性)來完成。在各式具體例中，該蝕刻可包括產生尖銳的、良好控制特徵的非等向性蝕刻。
圖1I顯示載體104、第一層102和106、該第一層的加工部分108、在該加工的第一金屬層108的一者上的圖案化的第一可光可成像介電層110、在該圖案化的第一光可成像介電層110上的金屬層114、和焊墊118、在該經處理的第一焊墊118和圖案化的第一光可成像介電層110上的第二光可成像介電層120、以及在該第二光可成像介電層120中額外的焊墊122之圖示119。儘管金屬層114並未顯示於下文中，但是其仍然存在。
在各式具體例中，可加工第一焊墊118以處理第一焊墊的表面。該加工可進一步包括對該等第一焊墊118的銅粗化處理，例如提升譬如聚合物層的後續層的黏著性。在一個具體例中，該金屬粗化處理可使該第一焊墊118具有大約0.1微米(um)至大約5 um的平均表面粗糙度，例如藉由表面粗糙度測量來測量。
再者，該第二光可成像介電層120可在該經處理的第一焊墊118和該圖案化的第一光可成像介電層110上形成。在一個具體例中，該第二光可成像介電層120的形成進一步包含將該第二光可成像介電層120層壓在該經處理的第一焊墊118和該圖案化的第一光可成像介電層110上。在另一個具體例中，該第二光可成像介電層120可藉由任何適宜的機制沉積，包括但不限於，物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
在一個具體例中，該(第二)光可成像介電層120可包括乾膜。該乾膜可獨立於其他類型之間，因為該塗層已經以均勻的厚度、半固體膜塗佈在聚酯基材上存在，並且使用者藉由層壓將該基材施加至該經處理的第一焊墊118和該圖案化的第一光可成像介電層110。
再者，生成顯示於圖119的結構的各式中間步驟可包括加工該第二光可成像介電層120以圖案化該第二光可成像介電層120，相似於圖1C的討論但不一定與其相同。
該中間步驟可進一步包括可形成在該圖案化的第二光可成像介電層上的第三金屬層(未顯示)。在一個具體例中，該形成第三金屬層可進一步包括將第三金屬層無電極電鍍在該圖案化的第二光可成像介電層120上。無電電鍍，亦稱為化學或自催化電鍍，可指涉及在不使用外部電力的情況下在水溶液中發生許多併發反應的非電池電鍍方法。用於該無電製程的溶液可能需含有還原劑。
在一個具體例中，生成顯示於圖119的結構的各式中間步驟可包括形成在該圖案化的第二光可成像介電層120上的第二乾膜抗蝕層(未顯示)。
在一個具體例中，該第二乾膜層的形成可進一步包含在該圖案化的第二可光可成像介電層120上層壓該第二乾膜層。在另一個具體例中，該第二乾膜抗蝕層可藉由任何適宜的機制沉積，包括但不限於，物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
在一個具體例中，生成顯示於圖119的結構的各式中間步驟可包括加工該第二乾膜抗蝕層以圖案化該第二乾膜抗蝕層。在一個具體例中，加工第二乾膜抗蝕層可進一步包括使用遮罩曝光該第二乾膜抗蝕層。該遮罩可包括，例如光遮罩，其可指具有允許光以界定圖案照射通過的孔或透明物之不透明板。在一個具體例中，該光遮罩可包括以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯。在另一個具體例中，該等光遮罩可在預定波長使用，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，遮罩圖案和乾膜抗蝕層圖案之間可為一一對應的關係，例如，使用一對一的光罩對準曝光機。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍在光可成像介電層110的表面上。為了達成完全覆蓋，該乾膜抗蝕層重複地在光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，生成顯示於圖119的結構的各式中間步驟可包括在圖案化的第二乾膜抗蝕層和圖案化的第二光可成像介電層120中形成第二焊墊122，以產生第二結構119。該等焊墊122的形成可進一步包括在圖案化的第二乾膜抗蝕層和圖案化的第二光可成像介電層中電解電鍍(亦稱為電鍍)焊墊金屬層122。在一個具體例中，該電鍍可使用電沉積，例如，使用電流以減少溶解的金屬陽離子，使得該等金屬陽離子形成與第一焊墊118接觸的共格金屬塗層。
直到此點製備的結構可浸入含有允許電流的一或多個溶解金屬鹽的溶液(稱為電解質)以及其他離子。可使用電源供應器供應直流電至陽極、氧化金屬原子，此包含並允許該等溶解在溶液中。在該第一焊墊118(其可作為電路的陰極)處，在溶液和該第一焊墊118之間的界面處的電解質溶液溶解的金屬離子可被還原，使得該等「電鍍析出」至第一焊墊118上。陽極溶解的速率等於陰極電鍍的速率，相對於通過電路的電流速率。以此方式，在電解質浴中的離子由陽極連續地補充。
在一個具體例中，可首先生成第一金屬晶種層(例如，銅晶種層)用於電鍍製程。該晶種層可藉由濺鍍技術沉積。在一個具體例中，第一步驟可包括結構119的潤濕。在該製程期間，所有溝槽和通孔(例如，在圖案化中建立的該等)可用水填充而無任何氣泡殘餘。此可使用清潔劑或超聲波系統執行。
該等焊墊122可包含銅，但亦可電鍍其他金屬。非限制性的例子包括金、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
在一個具體例中，生成顯示於圖119的結構的各式中間步驟可包括從該第二結構119去除的第二乾燥的抗蝕層。在一個具體例中，去除該第二乾燥的抗蝕層可進一步包括從該第二結構119剝離乾膜抗蝕劑。
去除該乾燥的抗蝕層可使用化學性地改變該抗蝕劑的液體抗蝕剝離劑，使其不再黏附至底下的層。該抗蝕剝離劑可包含專門配製成去除乾燥的抗蝕層的有機材料。在一個具體例中，該抗蝕剝離劑可包含pH為大約5至大約8的抗蝕剝離溶液組成物，其含有酸與不含金屬離子鹼的鹽類、水溶性有機溶劑以及任擇地與腐蝕抑製劑在一起的水。
在一個具體例中，去除該乾燥的抗蝕層可進一步包括蝕刻該第二結構。在另一個具體例中，該蝕刻可包括閃光蝕刻。在一個具體例中，該乾式抗蝕膜的去除可用包括硫酸和過氧化氫的食人魚蝕刻進行蝕刻。在一個具體例中，該乾燥的抗蝕層的去除可使用蝕刻時間和已知的蝕刻速率大致地控制。在一個具體例中，該蝕刻完全去除結構的乾燥的抗蝕層，而不會損壞底層。此可部分地基於兩個材料中的蝕刻速率的比率(選擇性)來完成。在各式具體例中，該蝕刻可包括產生尖銳的、良好控制特徵的非等向性蝕刻。
圖1J顯示載體104、第一層102和106、該第一層的加工部分108、在該加工的第一金屬層108的一者上的圖案化的第一可光可成像介電層110、在該圖案化的第一光可成像介電層110上的金屬層114、和焊墊118、在該經處理的第一焊墊118和圖案化的第一光可成像介電層110上的第二光可成像介電層120、在該第二光可成像介電層120中額外的焊墊122、以及可在該等第二焊墊122和該第二圖案化光可成像介電層120上形成的第一光阻層124的圖示121。
在一個具體例中，該第一光阻層124的形成進一步包含將該第一光阻層124層壓在該等第二焊墊和該第二圖案化光可成像的可光介電層120上。在另一個具體例中，該第一光阻層110可藉由任何適宜的機制沉積，包括但不限於，物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制等。
再者，第一光阻層124的加工可進一步包括圖案化該第一光阻層124。在一個具體例中，加工第一光阻層124可進一步包括使用遮罩曝光該第一光阻層124。在一個具體例中，加工第一光阻層124可進一步包括使用紫外光源顯影該第一光阻層124。留下該第一光阻層124的曝光區域，並且該第一光阻層124的其餘部分被顯影。在一個具體例中，加工第一光阻層124進一步包含使用熱源固化第一光阻層124。該熱源可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。
圖1K顯示載體104、第一層102和106、該第一層的加工部分108、在該加工的第一金屬層108的一者上的圖案化的第一可光可成像介電層110、在該圖案化的第一光可成像介電層110上的金屬層114、和焊墊118、在該經處理的第一焊墊118和圖案化的第一光可成像介電層110上的第二光可成像介電層120、在該第二光可成像介電層120中額外的焊墊122、以及第一光阻層124的圖示123，其中結構121 (見圖IJ)可從包含第一金屬層106的載體104去除。
在一個具體例中，去除結構121 (見圖1J)可進一步包括從包含第一金屬層106的載體剝離結構121。去除結構121可使用化學性地改變該第二結構的液體抗蝕剝離劑，使其不再黏附至底下的層。該抗蝕剝離劑可包含專門配製成去除該第二結構的有機材料。在一個具體例中，該抗蝕剝離劑可包含pH為大約5至大約8的抗蝕剝離溶液組成物，其含有酸與不含金屬離子鹼的鹽類、水溶性有機溶劑以及任擇地與腐蝕抑製劑在一起的水。
在一個具體例中，去除結構121可進一步包括蝕刻該結構121。在另一個具體例中，該蝕刻可包括閃光蝕刻。在一個具體例中，該結構121的去除可用包括硫酸和過氧化氫的食人魚蝕刻進行蝕刻。在一個具體例中，該結構121的去除可大致地使用蝕刻時間和已知的蝕刻速率控制。在一個具體例中，該蝕刻完全去除結構121，而不會損壞底層。此可部分地基於兩個材料中的蝕刻速率的比率(選擇性)來完成。在各式具體例中，該蝕刻可包括產生尖銳的、良好控制特徵的非等向性蝕刻。
圖2A-2G根據本揭示內容的示範具體例顯示基於無凸塊無雷射嵌入式基材結構(BLESS)架構的光可成像介電層的示範流程的圖示。
圖2A顯示包含犧牲材料的載體104的圖示201。第一層106可進一步在該載體104的相對側上形成。在一個具體例中，該等層106可包含金屬層。第一層106可包括但不限於鋁、銀、銅、以及類似金屬、及/或鋁、銀、銅、其等的組合、或類似組合的合金。第一層106可為任何適宜的厚度。在示範具體例中，第一層106可為任何適宜的厚度，例如，大約1 μm至大約1,000 μm厚，另外的例子的厚度大約為15 μm至約30 μm厚。
在各式具體例中，該等層106可包含金屬、半金屬、或介金屬材料。在各式具體例中，該等層102和106可包含金屬材料。非限制性的例子包括金、銅、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
在各式具體例中，該等層102和106可包含半金屬材料。非限制性的例子包括砷、銻、鉍、α-錫(灰錫)和石墨、以及碲化汞(HgTe)。半金屬材料亦可為此類材料的任何混合物。
在各式具體例中，該等層106可包含介金屬材料。非限制性的例子包括金和鋁介金屬、銅和錫介金屬、錫和鎳介金屬、錫和銀。介金屬材料亦可為此類材料的任何合金。
該等層102和106可經由濺鍍、糊膏印刷、塗刷、原子層沉積(ALD)、或各式不同的物理氣相沉積(PVD)技術沉積。該等層106可藉由包括例如冷軋或熱軋的任何適宜的方法層壓在該載體104的頂部上。在示範具體例中，該層106可在預定的溫度和壓力下熱壓在該載體104的頂部上。此外，可經由上述任何技術的任一者(或本案未明確地命名的其他技術)沉積該層，隨後經由任何其他技術撿取和放置在該載體104上、或層壓在該載體104上、或定位在該載體104的頂部。
在另一個具體例中，第二層108可形成在該載體的相對側上。在各式具體例中，該等第一層106可包含金屬、半金屬、或介金屬材料。在一個具體例中，該第二層108可包括但不限於鋁、銀、銅、以及類似金屬、及/或鋁、銀、銅、其等的組合、或類似組合的合金。該第二層108可與第一層相同的材料或不同的材料。該層可為任何適宜的厚度。在示範具體例中，該等層108可為任何適宜的厚度，例如，大約1 μm至大約1,000 μm厚，另一個例子為大約15 μm至約30 μm厚的厚度。該第二層可為與該第一層相同或不同的厚度。該層可藉由濺鍍、糊膏印刷、塗刷、原子層沉積(ALD)、或各式不同的物理氣相沉積(PVD)技術沉積。
再者，可加工層108以處理在載體兩側上的層108的表面。該加工可進一步包括層108的銅粗化處理，例如，為了提升例如如下文說明的各式聚合物及/或介電層之後續層沉積的黏著性。
圖2B顯示包含犧牲材料的載體104、形成在該載體104的相對側上的第一層106、第二金屬層108、以及可在該載體104的兩側上加工圖案化第一光可成像介電層110之光可成像介電層110的圖示203。在各式具體例中，光可成像介電層110可為任何適宜的厚度，例如大約1 μm至大約1,000 μm厚，另一個例子為大約1 μm至大約40 μm厚的厚度。
圖2C顯示載體104、第一層106、第二金屬層108、光可成像介電層110、金屬層114、以及在該載體104的兩側上電鍍的第一焊墊118的圖示205。在一個具體例中，該等焊墊118可藉由在圖案化光可成像介電層110上無電極電鍍製成。另擇地或另外地，在各式具體例中，濺鍍晶種製程可用於形成金屬層114。該濺鍍製程可執行，例如，增加半導體封裝體的細微線間隔(FLS)。該濺鍍晶種製程可包括Ti/Cu層、或Cu合金層的濺鍍。
在一個具體例中，在該等圖案化光可成像介電層110上的乾膜抗蝕層(未顯示)可在載體的兩側上形成。在一個具體例中，該等乾膜抗蝕層的形成進一步包含將乾膜層層壓在圖案化的光可成像介電層110上。在另一個具體例中，該等乾膜抗蝕層可藉由任何適宜的機理沉積。再者，在一個具體例中，可加工乾膜抗蝕層，以在載體的兩側上圖案化第一乾膜抗蝕層。
在一個具體例中，焊墊118可形成在載體的兩側上之圖案化的乾膜抗蝕層和圖案化光可成像介電層110以產生第一結構。該等焊墊118的形成可進一步包括在該等圖案化的乾膜抗蝕層和該等圖案化的光可成像介電層110中電解電鍍焊墊金屬層118。
在一個具體例中，該電鍍可使用電沉積，例如，使用電流來減少溶解的金屬陽離子，使得該等金屬陽離子形成與金屬層接觸的共格金屬塗層。在製造中直到此點的該結構可浸入含有一或多個溶解的金屬鹽以及允許電流的其他離子的溶液(稱為電解質)。
在一個具體例中，該等乾燥的抗蝕層可從載體兩側的結構上去除。在一個具體例中，去除該等乾燥的抗蝕層可進一步包括從該結構剝離該等乾膜抗蝕層。
圖2D顯示半導體封裝體的圖示207，該半導體封裝體包括載體104、第一層106、光可成像介電層110、金屬層114、電鍍的第一焊墊118、和額外的光可成像介電層120和224以及焊墊121和228，除了圖案化的金屬層122和226之外。再者，圖2D顯示可藉由圖案化光可成像介電層224形成的空腔223。
可重複上述討論的步驟，以生成具有嵌入式焊墊的多個光可成像介電層壓層(譬如，120和224)，該等步驟包括層壓光可成像介電層、曝光層壓的光可成像介電層、顯影層壓的光可成像介電層、固化層壓的光可成像介電層、將焊墊電鍍至固化的層壓光可成像介電層中、以及圖案化內嵌焊墊(例如，121和228)之固化的層壓光可成像介電層。再者，該結構可相應地進行曝光和顯影，以產生如圖2D顯示的空腔和通孔。
圖2E顯示載體104、第一層106、光可成像介電層110、金屬層114、電鍍的第一焊墊118、和額外的光可成像介電層120和224、焊墊121和228、圖案化的金屬層122和226、以及可在載體104的兩側上對應的空腔223(見圖2D)接附的晶粒230之圖示209。在一個具體例中，晶粒230可用晶粒結合膜(DFB)接附在載體的兩側上。
圖2F顯示載體104、第一層106、光可成像介電層110、金屬層114、電鍍的第一焊墊118、和額外的光可成像介電層120和224、焊墊121和228、圖案化的金屬層122和226、附著的晶粒230、和可形成在載體兩側的第二圖案化光可成像介電層232之圖示211。在一個具體例中，該等第二光可成像介電層232可層壓、用微影技術曝光、顯影、固化、和圖案化。
圖2G顯示載體104、第一層106、光可成像介電層110、金屬層114、電鍍的第一焊墊118、和額外的光可成像介電層120和224、焊墊121和228、圖案化的金屬層122和226、晶粒230、在該載體104兩側的形成第二結構的焊墊234之圖示213。該等焊墊234的形成可進一步包括在圖案化的光可成像介電層中的電解電鍍(亦稱為電鍍)焊墊金屬層。在一個具體例中，該電鍍可使用電沉積，例如，使用電流以減少溶解的金屬陽離子，使得該等金屬陽離子形成與底層焊墊接觸的共格金屬塗層。再者，圖案化的光阻層236可形成第二光可成像介電層232的頂部。
圖2H顯示載體104、第一層106、光可成像介電層110、金屬層114、電鍍的第一焊墊118、和額外的光可成像介電層120和224、焊墊121和228、圖案化的金屬層122和226、晶粒230，在該載體104兩側形成的焊墊234、以及形成第二結構的第二光可成像介電層232之圖示215。該等焊墊234的形成可進一步包括在圖案化的光可成像介電層中的電解電鍍(亦稱為電鍍)焊墊金屬層。再者，在圖2H中，圖2G的213的結構的第一部分250和第二部分251已去除。在一個具體例中，去除第一部分250和第二部分251可進一步包括從該結構剝離第一和第二部分。
圖3A-3C顯示例如圖1結構的製造之與本揭示內容的各式具體例有關的製造流程的示範流程圖的圖示。於是，為了便於理解，將參照圖1的對應元件，但不應解釋為限於與圖1說明有關的具體例。
在區塊302中，可提供包含一層犧牲材料的載體104。該犧牲材料可包括但不限於，例如，矽、二氧化矽、氧化鋁、藍寶石、鍺、砷化鎵(GaAs)、矽和鍺的合金、或磷化銦(InP)的一薄片材料。
在區塊304中，可形成在載體104上的第一層102和106。在一個具體例中，該等第一層102和106可包含一第一金屬層。該金屬層可包括但不限於鋁、銀、銅、和類似金屬、及/或鋁、銀、銅、該等的組合、或類似組合的合金。該金屬層可為任何適宜的厚度。在示範具體例中，第一層102和106可為任何適宜的厚度，例如，大約1 μm至大約1,000 μm厚，另外的例子的厚度為大約15 μm至約30 μm厚。
在各式具體例中，第一層102和106可包含金屬、半金屬、或介金屬材料。在各式具體例中，該第一層102和106可包含金屬材料。非限制性的例子包括金、銅、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
在各式具體例中，第一層102和106可包含半金屬材料。非限制性的例子包括砷、銻、鉍、α-錫(灰錫)和石墨、以及碲化汞(HgTe)。半金屬材料亦可為此類材料的任何混合物。
在各式具體例中，第一層102和106可包括介金屬材料。非限制性的例子包括金和鋁介金屬、銅和錫介金屬、錫和鎳介金屬、錫和銀介金屬、錫和鋅介金屬、以及任何類似介金屬。介金屬材料亦可為此類材料的任何合金。
該等層102和106可經由濺鍍、糊膏印刷、塗刷、原子層沉積(ALD)、或各式不同的物理氣相沉積(PVD)技術沉積。該等層102和106可藉由包括例如冷軋或熱軋的任何適宜的方法層壓在載體104的頂部上。在示範具體例中，該等層102和106可在預定的溫度和壓力下熱壓在載體104的頂部上。此外，該層可經由上述技術的任一者(或本案未明確地命名的其他技術)沉積，隨後經由任何其他技術撿取和放置在載體104上、或層壓在載體104上、或定位在載體104的頂部。
在區塊306中，可加工第一金屬層102和106以處理該等第一金屬層102和106的表面。該加工可進一步包括第一金屬層102和106的銅粗化處理，例如，為了提升例如如下文說明的各式聚合物及/或介電層之後續層沉積的黏著性。該銅粗化處理可包括表面粗糙劑的應用，例如形成金屬層102和106的粗糙表面的有機酸類型的微蝕刻溶液。該粗化的金屬表面形貌可助於達成金屬對乾膜、聚合物及/或樹脂的高黏著性。在一個具體例中，該金屬粗化處理可使金屬層102和106具有大約0.1 μm至大約5 μm的平均表面粗糙度，例如藉由表面粗糙度測量來測量。在一個具體例中，第一金屬層102和106的表面粗糙度可藉由在該等金屬層102和106的表面上施加表面粗化處理更長的時間來增加，例如大約10分鐘和大約20分鐘。
另擇地或另外地，在另一個具體例中，該加工可進一步包括第一金屬層102和106的提升黏著性處理。該提升黏著性處理可包括施加例如雙(三甲基甲矽烷基)胺(「六甲基二矽氮烷」，HMDS)的液體或氣體黏著性提升劑，以提升光可成像介電層的黏著性(參見下文)。黏附提升處理可用於提升半導體封裝體的細微線空間(FLS)。該FLS可引起更好的佈線、更好的外形尺寸、及/或更好的基材設計參數。
在區塊308中，可在經處理的第一金屬層上形成第一光可成像介電層110。在一個具體例中，該第一光可成像介電層110的形成進一步包含將該第一光可成像介電層110層壓在經加工的第一金屬層108上。在另一個具體例中，該第一光可成像介電層110可藉由任何適宜的機制沉積，包括但不限於物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
在一個具體例中，可用於成像光可成像介電層110的光的類型可包括但不限於UV、DUV(深UV)、以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在一個具體例中，該顯影的光波長的參數可與施加的光可成像介電層110的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予光可成像介電層110所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，光可成像介電層110可包括乾膜。該乾膜可獨立於其他類型之間，因為該塗層已經以均勻的厚度、半固體膜塗佈在聚酯基材上存在，並且使用者藉由層壓將該基材施加至加工的第一金屬層108。
在區塊310中，可加工第一光可成像介電層110以圖案化該第一光可成像介電層110。在一個具體例中，加工第一光可成像介電層110可進一步包括使用遮罩112曝光該第一光可成像介電層110。該遮罩可包括，例如光遮罩112，其可指具有允許光照射通過限定圖案的孔或透明物的不透明板。在一個具體例中，該光遮罩112可包括以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯。在另一個具體例中，該光遮罩112可用在預定波長，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，遮罩圖案和光可成像介電層圖案之間可為一一對應的關係，例如，使用一對一的光罩對準曝光機。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍在光可成像介電層110的表面上。為了達成完全覆蓋，該光可成像介電層重複地在光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，加工第一光可成像介電層110可進一步包括使用紫外光源顯影該第一光可成像介電層110。在一個具體例中，可用於成像光可成像介電層110的光的類型可包括但不限於UV、DUV (深UV)、以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在各式具體例中，該第一光可成像介電層110的顯影可包括透過遮罩暴露於紫外光源數秒鐘。該第一光可成像介電層110的曝光區域留下，其餘的第一光可成像介電層110被顯影。
在一個具體例中，顯影的光波長的參數可與施加的光可成像介電層110的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予光可成像介電層110所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，加工第一光可成像介電層110進一步包含使用熱源固化第一光可成像介電層110。該熱源可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。在一個具體例中，該熱源可包含烘箱。該烘箱可具有大約± 0.5%的預定溫度的溫度均勻性。此外，該烘箱可包含低微粒環境控制以保護污染，例如，使用HEPA過濾爐內的空氣。在一個具體例中，HEPA過濾器的使用可產生10級(ISO 4級)的空氣品質。此外，該烘箱可構形成具有低氧位準以防止任何層的氧化。
在區塊312中，可在圖案化的第一光可成像介電層110上形成金屬層114。在一個具體例中，形成該金屬層114可進一步包括將金屬層114無電極電鍍在圖案化的第一光可成像介電層110上。無電電鍍，亦稱為化學或自催化電鍍，可指涉及在不使用外部電力的情況下在水溶液中發生許多併發反應的非電池電鍍方法。該無電製程的溶液可能需含有還原劑。無電電鍍可使用氧化還原反應將金屬沉積在物體上而無電流通過。因為其允許恆定的金屬離子濃度浸泡物體的全部部分，所以其可沿著邊緣、孔內部、以及在用電鍍難以均勻電鍍的不規則形狀的物體上均勻地沉積金屬。
在一個具體例中，金屬層114可包括銅層。金屬層的形成可至少部分地藉由濕製程及/或濺鍍類型的製程完成。銅可藉由在鹼性溶液中用甲醛還原錯合的銅進行電鍍。該反應可由鈀催化。
另擇地或另外地，在各式具體例中，可使用濺鍍晶種製程用於形成金屬層114。可執行該濺鍍製程，例如用於增加半導體封裝體的細微線間距(FLS)。該濺鍍晶種製程可包括Ti/Cu層、或Cu合金層的濺鍍。該濺鍍可為，例如射頻(RF)濺鍍沉積、離子束濺鍍沉積、活性濺鍍沉積、離子輔助濺鍍沉積、高目標利用率濺鍍沉積、及/或氣流濺鍍沉積。
在區塊314中，可在圖案化的第一光可成像介電層110上形成第一乾膜抗蝕層116。在一個具體例中，該第一乾膜層116的形成進一步包含在圖案化的第一光可成像介電層110上層壓該第一乾膜層116。在另一個具體例中，該第一乾膜抗蝕層116可藉由任何適宜的機制沉積，包括但不限於物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
在各式具體例中，可使用大約100°C至大約115°C (大約212-大約239°F)的層壓軋輥溫度來形成乾膜層；可使用以m/min (相當於ft/min)為單位具有大約1.0 m/min公差之大約2.0 m/min (相當於具有大約3.3ft/min公差之大約6.5 ft/min)的速度來形成乾膜層；可使用以kg/cm2 (或相當於以PSI)為單位具有大約1.5 kg/cm2 公差之大約2.5 kg/cm2 (相當於具有大約20 PSI公差之大約40 PSI)的壓力來形成乾膜層。
在區塊316中，可加工第一乾膜抗蝕層116以圖案化第一乾膜抗蝕層116。在各式具體例中，乾膜抗蝕層116的加工可使用各式工具執行，包括但不限於，負性顯影劑、曝光套件、透明膜、和泡沫刷，層壓機、切割裝置(例如，鋒利的剪刀或織物切割器)、及/或安全燈(例如，由黃色或紅色40瓦白熾燈泡點亮的工作區域)。
第一乾膜抗蝕層116的形成一般可進一步包括建立安全燈的環境、乾膜抗蝕劑的施加、乾膜抗蝕劑的曝光、乾膜抗蝕劑的顯影、以及乾膜抗蝕劑的剝離(在使用後)。
在一個具體例中，乾膜抗蝕層116可被環境光曝光，因此可使用昏暗的工作區域。由紅色或黃色40瓦白熾燈泡照亮的暗室可能為最佳選擇。對於層壓機，可使用下列參數：大約50°C至大約80°C (約120°F至約176°F)的密封條溫度。
在一個具體例中，加工第一乾膜抗蝕層116可進一步包括使用遮罩曝光該第一乾膜抗蝕層116。該遮罩可包括，例如光遮罩，其可指具有允許光以界定圖案照射通過的孔或透明物之不透明板。在一個具體例中，該光遮罩可包括以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯。在另一個具體例中，該等光遮罩可用在預定波長，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，遮罩圖案和乾膜抗蝕層116圖案之間可為一一對應的關係，例如使用一對一的光罩對準曝光機。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍在乾膜抗蝕層116的表面上。為了達成完全覆蓋，該乾膜抗蝕層116重複地從光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，加工第一乾膜抗蝕層116可進一步包括使用紫外光源顯影該第一乾膜抗蝕層116。在一個具體例中，可用於成像光可成像介電層110的光的類型可包括但不限於UV、DUV (深UV)、以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在各式具體例中，該第一乾膜抗蝕層116的顯影可包括透過遮罩暴露於紫外光源數秒鐘。該第一乾膜抗蝕層的曝光區域留下，其餘的第一乾膜抗蝕層被顯影。在一個具體例中，顯影光的波長參數可與施加的乾膜抗蝕層116的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予乾膜抗蝕層116所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，加工第一乾膜抗蝕層116進一步包含使用熱源固化第一乾膜抗蝕層116。該熱源可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。在一個具體例中，該熱源可包含烘箱。該烘箱可具有大約± 0.5%的預定溫度的溫度均勻性。此外，該烘箱可包含低微粒環境控制以保護污染，例如，使用高效能粒子捕獲(HEPA)過濾爐內的空氣。在一個具體例中，HEPA過濾器的使用可產生10級(ISO 4級)的空氣品質。此外，該烘箱可構形成具有低氧位準以防止任何層的氧化。
在區塊318中，可在圖案化的第一乾膜抗蝕層116和圖案化的第一光可成像介電層110中形成焊墊118，以產生第一結構115。該等焊墊118的形成可進一步包括在圖案化的第一乾膜抗蝕層116和圖案化的第一光可成像介電層110中電解電鍍(亦稱為電鍍)焊墊金屬層118。在一個具體例中，該電鍍可使用電沉積，例如使用電流以減少溶解的金屬陽離子，使得該等金屬陽離子形成與第一金屬層108接觸的共格金屬塗層。
直到此點製備的結構可浸入含有允許電流的一或多個溶解金屬鹽的溶液(稱為電解質)以及其他離子。可使用電源供應器供應直流電至陽極、氧化金屬原子，其包含並允許該等溶解在溶液中。在第一金屬層108 (其可作為電路的陰極)處，在溶液和該第一金屬層108之間的界面處電解質溶液溶解的金屬離子可被還原，使得該等「電鍍析出」至第一金屬層108上。陽極溶解的速率等於陰極電鍍的速率，相對於通過電路的電流速率。以此方式，在電解質浴中的離子由陽極連續地補充。
在一個具體例中，可首先生成第一金屬晶種層(例如，銅晶種層)用於電鍍製程。該晶種層可藉由濺鍍技術沉積。在一個具體例中，第一步驟可包括結構115的潤濕。在該製程期間，所有溝槽和通孔(例如，在圖案化中建立的該等)可用水填充而無任何氣泡殘餘。此可使用清潔劑或超音波系統執行。該結構115隨後可被電解液浸沒或由一組旋轉的噴嘴噴射。此製程可能需要溫度控制。金屬離子可藉此排出並沉積在可作為陰極的晶種層上。最後，該結構115可能需要清潔和乾燥(例如，使用烘箱)。
在各式具體例中，焊墊118可包括銅，但亦可電鍍其他金屬。非限制性的例子包括金、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
在區塊320中，乾燥的抗蝕層116可從第一結構115去除。在一個具體例中，去除乾燥的抗蝕層116可進一步包括從該第一結構115剝離該乾膜抗蝕層116。去除乾燥的抗蝕層116可使用化學性地改變該抗蝕劑的液體抗蝕剝離劑，使其不再黏附至底下的層。該抗蝕剝離劑可包含專門配製成去除乾燥的抗蝕層的有機材料。在一個具體例中，該抗蝕剝離劑可包含pH為大約5至大約8的抗蝕剝離溶液組成物，其含有酸與不含金屬離子鹼的鹽類、水溶性有機溶劑以及任擇地與腐蝕抑製劑在一起的水。
在一個具體例中，去除乾燥的抗蝕層116可進一步包括蝕刻第一結構115。在另一個具體例中，該蝕刻可包括閃光蝕刻。在一個具體例中，該乾式抗蝕膜116可用包括硫酸和過氧化氫的食人魚蝕刻進行蝕刻。在一個具體例中，該乾燥的抗蝕層116的去除可使用蝕刻時間和已知的蝕刻速率大致地控制。在一個具體例中，該蝕刻完全去除結構115的乾燥的抗蝕層，而不會損壞底層。此可部分地基於兩個材料中的蝕刻速率的比率(選擇性)來完成。在各式具體例中，該蝕刻可包括產生尖銳的、良好控制特徵的非等向性蝕刻。
在區塊322中，可加工第一焊墊118以處理該等第一焊墊118的表面。該加工可進一步包括對該等第一焊墊118的銅粗化處理，例如提升譬如聚合物層的後續層的黏著性。該銅粗化處理可包括施加表面粗糙劑，例如產生第一焊墊118的粗化表面的有機酸型微蝕刻溶液。該粗化的金屬表面形貌可助於達成金屬對乾膜、聚合物及/或樹脂的高黏著性。在一個具體例中，該金屬粗化處理可使第一焊墊118具有大約0.1微米(um)至大約5 um的平均表面粗糙度，例如藉由表面粗糙度測量來測量。在一個具體例中，第一焊墊118的表面粗糙度可藉由在第一焊墊118的表面上施加表面粗化處理更長的時間來增加，例如大約10分鐘和大約20分鐘。
在另一個具體例中，該加工可進一步包括第一焊墊118的提升黏著性處理。該提升黏著性處理可包括施加例如雙(三甲基甲矽烷基)胺(「六甲基二矽氮烷」，HMDS)的液體或氣體黏著性提升劑，以提升光可成像介電層110的黏著性。
在區塊324中，可在經處理的第一焊墊118和圖案化的第一光可成像介電層110上形成第二光可成像介電層120。在一個具體例中，該第二光可成像介電層120的形成進一步包含在經處理的第一焊墊118和圖案化的第一可光可成像介電層110上層壓該第二光可成像介電層120。在另一個具體例中，該第二可光可成像介電層120可藉由任何適宜的機制沉積，包括但不限於物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
在一個具體例中，可用於成像光可成像介電層120的光的類型可包括但不限於UV、DUV(深UV)、以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在一個具體例中，該顯影光的波長參數可與施加的光可成像介電層120的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予光可成像介電層120所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，光可成像介電層120可包括乾膜。該乾膜可獨立存在於其他類型中，因為塗層已經以均勻的厚度、半固體膜塗佈在聚酯基材上存在，並且使用者藉由層壓將該基材施加至經處理的第一焊墊118和圖案化的第一光可成像介電層110。
在區塊326中，可加工第二光可成像介電層120以圖案化該第二光可成像介電層120。在一個具體例中，加工第二光可成像介電層120可進一步包括使用遮罩曝光該第二光可成像介電層120。該遮罩可包括，例如光遮罩，其可指具有允許光照射通過限定圖案的孔或透明物的不透明板。在一個具體例中，該光遮罩可包括以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯。在另一個具體例中，該光遮罩用在預定波長，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，遮罩圖案和光可成像介電層圖案之間可為一一對應的關係，例如，使用一對一的光罩對準曝光機。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍在光可成像介電層120的表面上。為了達成完全覆蓋，該光可成像介電層重複地在光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，加工第二光可成像介電層120可進一步包括使用紫外光源顯影該第二光可成像介電層120。在一個具體例中，可用於成像光可成像介電層120的光的類型可包括但不限於UV、DUV (深UV)、以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在各式具體例中，該第二光可成像介電層120的顯影可包括透過遮罩暴露於紫外光源數秒鐘。該第二光可成像介電層120的曝光區域留下，其餘的第二光可成像介電層120被顯影。在一個具體例中，顯影的光波長的參數可與施加的光可成像介電層120的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予光可成像介電層120所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，加工第一光可成像介電層120進一步包含使用熱源固化第一光可成像介電層120。該熱源可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。在一個具體例中，該熱源可包含烘箱。該烘箱可具有大約± 0.5%的預定溫度的溫度均勻性。此外，該烘箱可包含低微粒環境控制以保護污染，例如，使用HEPA過濾爐內的空氣。在一個具體例中，HEPA過濾器的使用可產生10級(ISO 4級)的空氣品質。此外，該烘箱可構形成具有低氧位準以防止任何層的氧化。
在區塊328中，可在圖案化的第二可光可成像介電層120上形成第三金屬層(未顯示)。在一個具體例中，形成該第三金屬層可進一步包括在圖案化的第二光可成像介電層上的無電極電鍍第三金屬層。無電電鍍，亦稱為化學或自催化電鍍，可指涉及在不使用外部電力的情況下在水溶液中發生許多併發反應的非電池電鍍方法。該無電製程的溶液可能需含有還原劑。
在區塊330中，可在圖案化的第二光可成像介電層120上形成第二乾膜抗蝕層(未顯示)。在一個具體例中，第二乾膜抗蝕層的形成進一步包含將該第二乾膜抗蝕層層壓在圖案化的第二光可成像介電層120上。在另一個具體例中，該第二乾膜抗蝕層可藉由任何適宜的機制沉積，包括但不限於物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
在各式具體例中，可使用大約100°C至大約115°C (大約212至大約239°F)的層壓軋輥溫度來形成乾膜層；可使用以m/min (相當於ft/min)為單位具有大約1.0 m/min公差之大約2.0 m/min (相當於具有大約3.3 ft/min公差之大約6.5 ft/min)的速度來形成乾膜層；可使用以kg/cm2 (或相當於以PSI)為單位具有大約1.5 kg/cm2 公差之大約2.5 kg/cm2 (相當於具有大約20 PSI公差之大約40 PSI)的壓力來形成乾膜層。
在區塊332中，可加工第二乾膜抗蝕層(未顯示)以圖案化該第二乾膜抗蝕層。在一個具體例中，加工第二乾膜抗蝕層可進一步包括使用遮罩曝光該第二乾膜抗蝕層。該遮罩可包括，例如光遮罩，其可指具有允許光以界定圖案照射通過的孔或透明物之不透明板。在一個具體例中，該光遮罩可包括以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯。在另一個具體例中，該等光遮罩可用在預定波長，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，遮罩圖案和乾膜抗蝕層圖案之間可為一一對應的關係，例如使用一對一的光罩對準曝光機。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍在乾膜抗蝕層的表面上。為了達成完全覆蓋，該乾膜抗蝕層重複地從光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，加工第二乾膜抗蝕層可進一步包括使用紫外光源顯影該第二乾膜抗蝕層。在一個具體例中，可用於成像光可成像介電層120的光的類型可包括但不限於UV、DUV(深UV)、以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在各式具體例中，該第二乾膜抗蝕層的顯影可包括透過遮罩暴露於紫外光源數秒鐘。該第二乾膜抗蝕層的曝光區域留下，其餘的第二乾膜抗蝕層被顯影。
在一個具體例中，顯影光的波長參數可與施加的乾膜抗蝕層的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予乾膜抗蝕層所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，加工第二乾膜抗蝕層進一步包含使用熱源固化第二乾膜抗蝕層。該熱源可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。在一個具體例中，該熱源可包含烘箱。該烘箱可具有大約± 0.5%的預定溫度的溫度均勻性。此外，該烘箱可包含低微粒環境控制以保護污染，例如，使用HEPA過濾爐內的空氣。在一個具體例中，HEPA過濾器的使用可包括產生10級(ISO 4級)空氣質量的HEPA過濾器。此外，該烘箱可構形成具有低氧位準以防止任何層的氧化。
在區塊334中，可在圖案化的第二乾膜抗蝕層和圖案化的第二光可成像介電層中至少形成一第二焊墊122，以產生結構119。
該等焊墊122的形成可進一步包括在圖案化的第二乾膜抗蝕層和圖案化的第二光可成像介電層120中的電解電鍍(亦稱為電鍍)焊墊金屬層。
在一個具體例中，該電鍍可使用電沉積，例如使用電流以減少溶解的金屬陽離子，使得該等金屬陽離子形成與第一焊墊118接觸的共格金屬塗層。
直到此點製備的結構可浸入含有允許電流的一或多個溶解金屬鹽的溶液(稱為電解質)以及其他離子。可使用電源供應器供應直流電至陽極、氧化金屬原子，其包含並允許該等溶解在溶液中。在第一焊墊118 (其可作為電路的陰極)處，在溶液和該第一焊墊118之間的界面處電解質溶液溶解的金屬離子可被還原，使得該等「電鍍析出」至第一焊墊118上。陽極溶解的速率等於陰極電鍍的速率，相對於通過電路的電流速率。以此方式，在電解質浴中的離子由陽極連續地補充。
在一個具體例中，可首先生成第一金屬晶種層(例如，銅晶種層)用於電鍍製程。該晶種層可藉由濺鍍技術沉積。在一個具體例中，第一步驟可包括結構119的潤濕。在該製程期間，所有溝槽和通孔(譬如，在圖案化中建立的該等)可用水填充而無任何氣泡殘餘。此可使用清潔劑或超音波系統執行。
該結構119隨後可被電解液浸沒或由一組旋轉的噴嘴噴射。此製程可能需要溫度控制。金屬離子可藉此排出並沉積在可作為陰極的晶種層上。最後，該結構119可能需要清潔和乾燥(例如，使用烘箱)。
焊墊122可包含銅，但亦可電鍍其他金屬。非限制性的例子包括金、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
在區塊336中，第二乾燥的抗蝕層(未顯示)可從結構119去除。在一個具體例中，去除第二乾燥的抗蝕層可進一步包括從結構119剝離乾膜抗蝕層。去除乾燥的抗蝕層可使用化學性地改變該抗蝕劑的液體抗蝕剝離劑，使其不再黏附至底下的層。該抗蝕剝離劑可包含專門配製成去除乾燥的抗蝕層的有機材料。在一個具體例中，該抗蝕剝離劑可包含pH為大約5至大約8的抗蝕剝離溶液組成物，其含有酸與不含金屬離子鹼的鹽類、水溶性有機溶劑以及任擇地與腐蝕抑製劑在一起的水。
在一個具體例中，去除乾燥的抗蝕層可進一步包括蝕刻結構119。在另一個具體例中，該蝕刻可包括閃光蝕刻。在一個具體例中，該乾式蝕刻膜可用包括硫酸和過氧化氫的食人魚蝕刻進行蝕刻。
在一個具體例中，該乾燥的抗蝕層的去除可使用蝕刻時間和已知的蝕刻速率大致地控制。在一個具體例中，該蝕刻完全去除結構119的乾燥的抗蝕層，而不會損壞底層。此可部分地基於兩個材料中的蝕刻速率的比率(選擇性)來完成。在各式具體例中，該蝕刻可包括產生尖銳的、良好控制特徵的非等向性蝕刻。
在區塊338中，第一光阻層124可在第二焊墊122和第二圖案化的光可成像介電層120上形成。在一個具體例中，第一光阻層124的形成進一步包含將該第一光阻層124層壓在第二焊墊和第二圖案化的光可成像介電層120上。在另一個具體例中，該第一光阻層124可藉由任何適宜的機制沉積，包括但不限於物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
在各式具體例中，可使用大約100°C至大約115°C (大約212 –大約239°F)的層壓軋輥溫度來形成第一光阻層；可使用以m/min(相當於ft/min)為單位具有大約1.0 m/min公差之大約2.0 m/min(相當於具有大約3.3 ft/min公差之大約6.5 ft/min)的速度來形成第一光阻層；可使用以kg/cm2 (或相當於以PSI)為單位具有大約1.5 kg/cm2 公差之大約2.5 kg/cm2 (相當於具有大約20 PSI公差之大約40 PSI)的壓力來形成第一光阻層。
在區塊340中，可加工第一光阻層124以圖案化該第一光阻層124。在一個具體例中，加工第一光阻層124可進一步包括使用遮罩曝光該第一光阻層124。該遮罩可包括，例如光遮罩，其其可指具有允許光以界定圖案照射通過的孔或透明物之不透明板。在一個具體例中，該光遮罩可包括以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯。在另一個具體例中，該等光遮罩可用在預定波長，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，遮罩圖案和光阻層124圖案之間可為一一對應的關係，例如使用一對一的光罩對準曝光機。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍在第一光阻層124的表面上。為了達成完全覆蓋，該光阻層124重複地從光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，加工第一光阻層124可進一步包括使用紫外光源顯影該第一光阻層124。在一個具體例中，可用於成像第一光阻層124的光的類型可包括但不限於UV，DUV (深UV)，以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在各式具體例中，該第一光阻層124的顯影可包括透過遮罩暴露於紫外光源數秒鐘。該第一光阻層124的曝光區域留下，其餘的第一光阻層124被顯影。在一個具體例中，顯影光的波長參數可與施加的第一光阻層124的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予第一光阻層124所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，加工第一光阻層124進一步包含使用熱源固化第一光阻層124。該熱源可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。在一個具體例中，該熱源可包括烘箱。該烘箱可具有大約± 0.5%的預定溫度的溫度均勻性。此外，該烘箱可包含低微粒環境控制以保護污染，例如，使用HEPA過濾爐內的空氣。在一個具體例中，HEPA過濾器的使用可包括產生10級(ISO 4級)空氣質量的HEPA過濾器。此外，該烘箱可構形成具有低氧位準以防止任何層的氧化。
在區塊342中，結構121可從包含第一金屬層106的載體104去除。在一個具體例中，去除該結構121可進一步包括從包含第一金屬層106的載體104中剝離該結構121。去除結構121可使用化學性地改變該結構的液體抗蝕剝離劑，使其不再黏附至底下的層。該抗蝕剝離劑可包含特殊配製以去除該結構的有機材料。在一個具體例中，該抗蝕剝離劑可包含pH為大約5至大約8的抗蝕剝離溶液組成物，其含有酸與不含金屬離子鹼的鹽類、水溶性有機溶劑以及任擇地與腐蝕抑製劑在一起的水。
在一個具體例中，去除該結構121可進一步包括蝕刻結構121。在另一個具體例中，該蝕刻可包括閃光蝕刻。在一個具體例中，該第二結構121可用包括硫酸和過氧化氫的食人魚蝕刻來蝕刻。在一個具體例中，該結構121的去除可大致地使用蝕刻時間和已知的蝕刻速率控制。在一個具體例中，該蝕刻完全去除結構121，而不會損壞底層。此可部分地基於兩個材料中的蝕刻速率的比率(選擇性)來完成。在各式具體例中，該蝕刻可包括產生尖銳的、良好控制特徵的非等向性蝕刻。
圖4顯示例如圖3結構的製造之與本揭示內容的各式具體例有關的製造流程的示範流程圖的圖示。於是，為了便於理解，將參照圖2的對應元件，但不應被解釋為限於與圖2說明有關的具體例。
在區塊402中，可提供包含一層犧牲材料的載體104。該犧牲材料可包括但不限於，例如，矽、二氧化矽、氧化鋁、藍寶石、鍺、砷化鎵(GaAs)、矽和鍺的合金、或磷化銦(InP)的一薄片材料。
在區塊404中，在載體104上的第一層106可形成在載體104的兩側。在一個具體例中，該第一層106可包括第一金屬層。該等金屬層可包括但不限於鋁、銀、銅、和類似金屬、及/或鋁、銀、銅、該等的組合、或類似組合的合金。該金屬層可具有任何適宜的厚度。在另一個具體例中，第一層102和106可為任何適宜的厚度，例如，大約1 μm至大約1,000 μm厚，另外的例子的厚度為大約15 μm至約30 μm厚。
在各式具體例中，第一層106可包括金屬、半金屬、或介金屬材料。在各式具體例中，該等層106可包括金屬材料。非限制性的例子包括金、銅、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
在各式具體例中，該等層106可包含半金屬材料。非限制性的例子包括砷、銻、鉍、α-錫(灰錫)和石墨、以及碲化汞(HgTe)。半金屬材料亦可為此類材料的任何混合物。
在各式具體例中，該等層106可包含介金屬材料。非限制性的例子包括金和鋁介金屬、銅和錫介金屬、錫和鎳介金屬、錫和銀介金屬、錫和鋅介金屬、以及任何類似介金屬。介金屬材料亦可為此類材料的任何合金。
該等層106可藉由濺鍍、糊膏印刷、塗刷、原子層沉積(ALD)、或各式不同的物理氣相沉積(PVD)技術沉積。該等層106可藉由包括例如冷軋或熱軋的任何適宜的方法層壓在載體104的頂部上。在示範具體例中，該等層106可在預定的溫度和壓力下熱壓在載體104的頂部上。此外，該等層106可經由上述技術的任一者(或本案未明確地命名的其他技術)沉積，隨後經由任何其他技術撿取和放置在載體104上、或層壓在載體104上、或定位在載體104的頂部。
此處(From hereinout)，該等層可簡稱為金屬層，儘管應理解的是，第一層和第二層可包括金屬、半金屬和、介金屬材料。
在區塊406中，可加工該等金屬層106以處理該等層106的表面並且在載體的兩側上產生經處理的金屬層108。
該加工可進一步包括該等金屬層106的銅粗化處理，例如，為了提升譬如如下文說明的聚合物層之後續層沉積的黏著性。該銅粗化處理可包括表面粗糙劑的應用，例如創建金屬層106的粗化表面的有機酸類型的微蝕刻溶液。該粗化的金屬表面形貌可助於達成金屬對乾膜、聚合物及/或樹脂的高黏著性。在一個具體例中，該金屬粗化處理可使金屬層108具有大約0.1 μm至大約5 μm的平均表面粗糙度，例如藉由表面粗糙度測量的測量。在一個具體例中，可藉由在金屬層108的表面上施加表面粗化處理例如大約10分鐘和大約20分鐘的更長時間來增加該第一金屬層108的表面粗糙度。
另擇地或另外地，在另一個具體例中，該加工可進一步包括該等層106的提升黏著性處理。該提升黏著性處理可包括施加例如雙(三甲基甲矽烷基)胺(「六甲基二矽氮烷」，HMDS)的液體或氣體黏著性提升劑，以提升光可成像介電層的黏著性(參見下文)。該提升黏著性處理可用於提升半導體封裝體的細微線空間(FLS)。該FLS可引起更好的佈線、更好的外形尺寸、及/或更好的基材設計參數。
在區塊408中，在經處理的金屬層108上的光可成像介電層110可在載體104的兩側上形成。在一個具體例中，光可成像介電層110的形成進一步包含將第一光可成像介電層110層壓在該經處理的金屬層108上。在另一個具體例中，光可成像介電層110可藉由任何適宜的機制沉積，包括但不限於，物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
在一個具體例中，可用於對光可成像介電層110進行成像的光類型可包括但不限於UV、DUV (深UV)、以及分別具有大約436 nm和大約365 nm波長的水銀蒸氣燈的g和I線。在一個具體例中，顯影光波長的參數可與施加的光可成像介電層110的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予光可成像介電層110所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，光可成像介電層110可包括乾膜。該乾膜可獨立於其他類型之間，因為該塗層已經以均勻的厚度、半固體膜塗佈在聚酯基材上存在，並且使用者藉由層壓將該基材施加至加工的第一金屬層108。
在區塊410中，可加工光可成像介電層110以圖案化在載體的兩側上的光可成像介電層110。在一個具體例中，加工等光可成像介電層110可進一步包括使用遮罩曝光該等光可成像介電層110。該遮罩可包括，例如光遮罩，其可指具有允許光照射通過限定圖案的孔或透明物的不透明板。在一個具體例中，該光遮罩可包括以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯。在另一個具體例中，該光遮罩可用在預定波長，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，遮罩圖案和光可成像介電層圖案之間可為一一對應的關係，例如，使用一對一的光罩對準曝光機。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍在光可成像介電層110的表面上。為了達成完全覆蓋，光可成像介電層110重複地在光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，加工光可成像介電層110可進一步包括使用紫外光源顯影光可成像介電層110。在一個具體例中，可用於成像光可成像介電層110的光的類型可包括但不限於UV、DUV (深UV)、以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在各式具體例中，光可成像介電層110的顯影可包括透過遮罩暴露於紫外光源數秒鐘。該等光可成像介電層110的曝光區域留下，其餘的光可成像介電層110被顯影。在一個具體例中，顯影的光波長的參數可與施加的光可成像介電層110的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予光可成像介電層110所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，加工光可成像介電層110進一步包含使用熱源固化光可成像介電層110。該熱源可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。在一個具體例中，該熱源可包括烘箱。該烘箱可具有大約± 0.5%的預定溫度的溫度均勻性。此外，該烘箱可包含低微粒環境控制以保護污染，例如，使用HEPA過濾爐內的空氣。在一個具體例中，HEPA過濾器的使用可產生10級(ISO 4級) 的空氣品質。此外，該烘箱可構形成具有低氧位準以防止任何層的氧化。
在區塊412中，在圖案化的光可成像介電層110上的金屬層114可在載體的兩側上形成。在一個具體例中，形成金屬層114可進一步包括將金屬層114無電鍍電鍍在圖案化的光可成像介電層110上。
無電電鍍，亦稱為化學或自催化電鍍，可指涉及在不使用外部電力的情況下在水溶液中發生許多併發反應的非電池電鍍方法。該無電製程的溶液可能需含有還原劑。無電電鍍可使用氧化還原反應將金屬沉積在物體上而無電流通過。因為其允許恆定的金屬離子濃度浸泡物體的全部部分，所以其可沿著邊緣、孔內部、以及在用電鍍難以均勻電鍍的不規則形狀的物體上均勻地沉積金屬。
在一個具體例中，金屬層114可包括銅層。金屬層的形成可至少部分地藉由濕製程及/或濺鍍類型的製程完成。銅可藉由在鹼性溶液中用甲醛還原錯合的銅進行電鍍。該反應可由鈀催化。
另擇地或另外地，在各式具體例中，可使用濺鍍晶種製程用於形成金屬層114。可執行該濺鍍製程，例如用於增加半導體封裝體的細微線間距(FLS)。該濺鍍晶種製程可包括Ti/Cu層、或Cu合金層的濺鍍。該濺鍍可為，例如射頻(RF)濺鍍沉積、離子束濺鍍沉積、活性濺鍍沉積、離子輔助濺鍍沉積、高目標利用率濺鍍沉積、及/或氣流濺鍍沉積。
在區塊414中，在圖案化的光可成像介電層上的乾膜抗蝕層(未顯示)可在載體的兩側上形成。在一個具體例中，該乾膜層的形成進一步包含將乾膜層層壓在圖案化的光可成像介電層上。在另一個具體例中，該乾膜抗蝕層可藉由任何適宜的機制沉積，包括但不限於物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
在各式具體例中，可使用大約100°C至大約115°C (大約212-大約239°F)的層壓軋輥溫度來形成乾膜層；可使用以m/min(相當於ft/min)為單位具有大約1.0 m/min公差之大約2.0 m/min(相當於具有大約3.3 ft/min公差之大約6.5 ft/min)的速度來形成乾膜層；可使用以kg/cm2 (或相當於以PSI)為單位具有大約1.5 kg/cm2 公差之大約2.5 kg/cm2 (相當於具有大約20 PSI公差之大約40 PSI)的壓力來形成乾膜層。
在區塊416中，可加工乾膜抗蝕層以圖案化在載體的兩側上的第一乾膜抗蝕層。在各式具體例中，乾膜抗蝕層的加工可使用各式工具進行，包括但不限於，負性顯影劑、曝光套件、透明膜、和泡沫刷，層壓機、切割裝置(例如，鋒利的剪刀或織物切割器)、及/或安全燈(例如，由黃色或紅色40瓦白熾燈泡點亮的工作區域)。
第一乾膜抗蝕層的形成一般可進一步包括建立安全燈的環境、乾膜抗蝕劑的施加、乾膜抗蝕劑的曝光、乾膜抗蝕劑的顯影、以及乾膜抗蝕劑的剝離(在使用後)。在一個具體例中，乾膜抗蝕層可藉被環境光曝光，因此可使用昏暗的工作區域。由紅色或黃色40瓦白熾燈泡照亮的暗室可能為最佳選擇。對於層壓機，可使用下列參數：大約50°C至大約80°C (約120°F至約176°F)的密封條溫度。
在一個具體例中，加工第一乾膜抗蝕層可進一步包括使用遮罩曝光乾膜抗蝕層。該遮罩可包括，例如光遮罩，可指具有允許光以界定圖案照射通過的孔或透明物之不透明板。在一個具體例中，該光遮罩可包括以以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯。在另一個具體例中，該等光遮罩可用在預定波長，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，遮罩圖案和乾膜抗蝕層圖案之間可為一一對應的關係，例如使用一對一的光罩對準曝光機。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍在乾膜抗蝕層的表面上。為了達成完全覆蓋，乾膜抗蝕層重複地從光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，加工乾膜抗蝕層可進一步包括使用紫外光源顯影乾膜抗蝕層。在一個具體例中，可用於成像光可成像介電層的光的類型可包括但不限於UV、DUV (深UV)、以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在各式具體例中，第一乾膜抗蝕層的顯影可包括透過遮罩暴露於紫外光源數秒鐘。該第一乾膜抗蝕層的曝光區域留下，其餘的第一乾膜抗蝕層被顯影。
在一個具體例中，顯影光的波長參數可與施加的乾膜抗蝕層的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予乾膜抗蝕層所需的性能變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，加工乾膜抗蝕層進一步包含使用熱源固化乾膜抗蝕層。該熱源可可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。在一個具體例中，該熱源可包含烘箱。該烘箱可具有大約± 0.5%的預定溫度的溫度均勻性。此外，該烘箱可包括低微粒環境控制以保護污染，例如，使用高效能粒子捕獲(HEPA)過濾爐內的空氣。在一個具體例中，HEPA過濾器的使用可包括產生10級(ISO 4級)空氣品質的HEPA過濾器。此外，該烘箱可構形成具有低氧位準以防止任何層的氧化。
在區塊418中，可在載體的兩側上的圖案化乾膜抗蝕層和圖案化光可成像介電層110上形成焊墊118，以產生第一結構205。該等焊墊118的形成可進一步包括在圖案化的乾膜抗蝕層和圖案化的光可成像介電層中電解電鍍(亦稱為電鍍)焊墊金屬層。
在一個具體例中，該電鍍可使用電沉積，例如，使用電流來減少溶解的金屬陽離子，使得該等金屬陽離子形成與金屬層接觸的共格金屬塗層。直到此點製備的結構可浸入含有允許電流的一或多個溶解金屬鹽的溶液(稱為電解質)以及其他離子。可使用電源供應器供應直流電至陽極、氧化金屬原子，其包含並允許該等溶解在溶液中。在金屬層(其可作為電路的陰極)處，在溶液與金屬層之間的界面處電解質溶液溶解的金屬離子可被還原，使得該等「電鍍析出」至金屬層上。陽極溶解的速率等於陰極電鍍的速率，相對於通過電路的電流。以此方式，在電解質浴中的離子由陽極連續地補充。
在一個具體例中，可首先生成第一種金屬晶種層(例如，銅晶種層)用於電鍍製程。該晶種層可藉由濺鍍技術沉積。在一個具體例中，第一步驟可包括結構205的潤濕。在該製程期間，所有溝槽和通孔(例如，在圖案化中建立的該等)可用水填充而無任何氣泡殘餘。此可使用清潔劑或超音波系統執行。該結構205隨後可被電解液浸沒或由一組旋轉的噴嘴噴射。此製程可能需要溫度控制。金屬離子可藉此排出並沉積在可作為陰極的晶種層上。最後，該結構205可能需要清潔和乾燥(例如，使用烘箱)。
焊墊118可包括銅，但亦可電鍍其他金屬。非限制性的例子包括金、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
在區塊420中，乾膜抗蝕層可從載體兩側上的結構205去除。
在一個具體例中，去除乾燥的抗蝕層可進一步包括從結構205剝離乾膜抗蝕層。
去除乾燥的抗蝕層可使用化學性地改變該抗蝕劑的液體抗蝕剝離劑，使其不再黏附至底下的層。該抗蝕剝離劑可包含專門配製成去除乾燥的抗蝕層的有機材料。在一個具體例中，該抗蝕剝離劑可包含pH為大約5至大約8的抗蝕剝離溶液組成物，其含有酸與不含金屬離子鹼的鹽類、水溶性有機溶劑以及任擇地與腐蝕抑製劑在一起的水。
在一個具體例中，去除乾燥的抗蝕層可進一步包括蝕刻第一結構205。在另一個具體例中，蝕刻可包括閃光蝕刻。在一個具體例中，乾膜蝕刻層可用包括硫酸和過氧化氫的食人魚蝕刻進行蝕刻。
在一個具體例中，乾燥的抗蝕層的去除可使用蝕刻時間和已知的蝕刻速率大致地控制。在一個具體例中，該蝕刻完全去除結構205的乾燥的抗蝕層，而不會損壞底層。此可部分地基於兩個材料中的蝕刻速率的比率(選擇性)來完成。在各式具體例中，該蝕刻可包括產生尖銳的、良好控制特徵的非等向性蝕刻。
在區塊438中，可重複上述在區塊422-436中表示的步驟，以生成具有嵌入式焊墊121和228的多個光可成像介電層壓層(120和224)，該等步驟包括層壓光可成像介電層、曝光層壓的光可成像介電層、顯影層壓的光可成像介電層、固化層壓的光可成像介電層、將焊墊電鍍至固化的層壓光可成像介電層中、以及圖案化具有嵌入在固化的層壓光可成像介電層中的焊墊之固化的層壓光可成像介電層。再者，該結構可相應地進行曝光和顯影，以產生如圖2D顯示的空腔223和通孔。
在區塊440中，晶粒230可接附在載體104的兩側上的對應的空腔223處。在一個具體例中，晶粒230可用晶粒結合膜(DFB)接附在載體104的兩側上。
在區塊442中，光可成像介電層232可在載體的兩側上形成。此可包括下列步驟：層壓光可成像介電層232、用微影技術曝光層壓的光可成像介電層232、顯影層壓的光可成像介電層232、固化層壓的光可成像介電層232、以及圖案化固化的層壓光可成像介電層232。
在區塊444中，光可成像介電層232可用焊墊234電鍍在載體的兩側上，以形成結構213。焊墊234的形成可進一步包括在圖案化的光可成像介電層232中電解電鍍(亦稱為電鍍)焊墊金屬層234。在一個具體例中，該電鍍可使用電沉積，使用電流以減少溶解的金屬陽離子，使得該等金屬陽離子形成與底層的焊墊228接觸的共格金屬塗層。
該等焊墊234可包括銅，但亦可電鍍其他金屬。非限制性的例子包括金、銀、鋁、鋅、錫、鉑、和任何類似金屬。金屬材料亦可為此類材料的任何合金。
在區塊446中，結構213可從包含經處理的第一金屬層的載體的兩側脫離。
在一個具體例中，結構213的脫離可進一步包括從包含經處理的第一金屬層106的載體104中剝離結構213的第一部分250和第二部分251。
去除結構213的第一部分250和第二部分251可包括使用液體抗蝕剝離劑，其化學性地改變結構213的第一部分250和第二部分251的部分，使其不再黏附至底下的層。該抗蝕剝離劑可包含專門配製成去除結構的第一和第二部分的有機材料。在一個具體例中，該抗蝕剝離劑可包含pH為大約5至大約8的抗蝕剝離溶液組成物，其含有酸與不含金屬離子鹼的鹽類、水溶性有機溶劑以及任擇地與腐蝕抑製劑在一起的水。
在一個具體例中，去除結構213的第一部分250和第二部分251可進一步包括蝕刻結構213的第一部分250和第二部分251。在另一個具體例中，該蝕刻可包括閃光蝕刻。在一個具體例中，乾膜抗蝕劑可用包括硫酸和過氧化氫的食人魚蝕刻進行蝕刻。
在一個具體例中，結構213的第一部分250和第二部分251的去除可大致地使用蝕刻時間和已知的蝕刻速率控制。在一個具體例中，該蝕刻完全去除結構213的第一部分250和第二部分251而不會損壞底層。此可部分地基於兩個材料中的蝕刻速率的比率(選擇性)來完成。在各式具體例中，該蝕刻可包括產生尖銳的、良好控制特徵的非等向性蝕刻。
在區塊448中，光阻層236可形成在結構213的脫離的第一部分250和第二部分251上電鍍有焊墊的光可成像介電層232上。
在一個具體例中，光阻層的形成進一步包含將光阻層層壓在光可成像介電層232中電鍍有焊墊234的光可成像介電層232上。在另一個具體例中，光阻層236可藉由任何適宜的機制沉積，包括但不限於，物理氣相沉積、化學氣相沉積、濺鍍、金屬膏沉積、其等的組合、或類似機制。
可使用大約100°C至大約115°C (大約212-大約239°F)的層壓軋輥溫度來形成光阻層；可使用以m/min(相當於ft/min)為單位具有大約1.0 m/min公差之大約2.0 m/min(相當於具有大約3.3 ft/min公差之大約6.5 ft/min)的速度來形成第一光阻層；可使用以kg/cm2 (或相當於以PSI)為單位具有大約1.5 kg/cm2 公差之大約2.5 kg/cm2 (相當於具有大約20 PSI公差之大約40 PSI)的壓力來形成光阻層。
在區塊450中，可加工光阻層236以圖案化光阻層236。在一個具體例中，加工光阻層可進一步包括使用遮罩曝光光阻層236。遮罩可包括，例如光遮罩，其可指具有允許光以界定圖案照射通過的孔或透明物之不透明板。在一個具體例中，該光遮罩可包括以鉻金屬吸收膜界定的圖案覆蓋的透明熔融二氧化矽毛坯。在另一個具體例中，該等光遮罩可用在預定波長，包括但不限於大約436 nm、大約365 nm、大約248 nm、和大約193 nm。在一個具體例中，例如，遮罩圖案和光阻層圖案之間可為一一對應的關係，例如使用一對一的光罩對準曝光機。在其他具體例中，可用具有縮小光學的步進器和掃描器將圖案投射和收縮四或五倍至光阻層236的表面上。為了達成完全覆蓋，光阻層236可重複地從光學行下方的位置到位置「步進」，直到達成完全曝光。
在一個具體例中，加工光阻層236可進一步包括使用紫外光源顯影光阻層236。在一個具體例中，可用於成像光阻層236的光的類型可包括但不限於UV、DUV (深UV)、以及分別具有大約436 nm和大約365 nm波長的g和I線的水銀蒸氣燈。在各式具體例中，光阻層236的顯影可包括透過遮罩暴露於紫外光源數秒鐘。光阻層236的暴光區域留下，其餘的光阻層236可被顯影。在一個具體例中，顯影光的波長參數可與施加的光阻層236的厚度有關，其中較薄的層對應於較短的波長。此可允許減少縱橫比和減少最小特徵尺寸。
在一個具體例中，可使用各式化學品永久地賦予光阻層236所需的性質變化。該化學品可包括但不限於聚(甲基丙烯酸甲酯) (PMMA)、聚(甲基戊二醯亞胺) (PMGI)、酚醛樹脂(DNQ/Novolac)、和SU-8。在一個具體例中，化學品可以液體施加，並且一般以旋塗確保厚度的均勻性。
在一個具體例中，加工光阻層236可進一步包含使用熱源固化光阻層236。該熱源可生成大約120 °C至大約140 °C、大約45分鐘的預定溫度的熱量。在一個具體例中，熱源可包括烘箱。該烘箱可具有大約± 0.5%的預定溫度的溫度均勻性。此外，該烘箱可包含低微粒環境控制以保護污染，例如，使用HEPA過濾爐內的空氣。在一個具體例中，HEPA過濾器的使用可包括產生10級(ISO 4級)空氣質量的HEPA過濾器。此外，該烘箱可構形成具有低氧位準以防止任何層的氧化。
圖5根據本揭示內容的一或多個具體例描繪系統500的例子。在一個具體例中，系統500包括但不限於桌上型電腦、膝上型電腦、輕省筆電、平板電腦、筆記型電腦、個人數位助理(PDA)、伺服器、工作站、蜂巢式電話、移動計算裝置、智慧型手機、網際網路用具或任何其他類型的計算裝置。在一些具體例中，系統500可包括系統單晶片(SOC)系統。
在一個具體例中，系統500包括處理器510和處理器N 505的多個處理器，其中處理器505具有與處理器510的邏輯類似或相同的邏輯。在一個具體例中，處理器510具有一或多個處理核心(本案由處理核心512和處理核心512N表示，其中512N表示在處理器510內的第N個處理器核心，其中N為正整數)。可存在更多的處理核心(但在圖5的圖示中未描繪)。在一些具體例中，處理核心512包括但不限於提取指令的預取邏輯、解碼指令的解碼邏輯、執行指令的執行邏輯、其等的組合、或類似物。在一些具體例中，處理器510具有用於系統500快取指令及/或數據的快取記憶體516。快取記憶體516可組成包括快取記憶體的一或多個級別的階層式結構。
在一些具體例中，處理器510包括記憶體控制器(MC)514，其構形成執行使處理器510能夠存取以及與包括揮發性記憶體532及/或非揮發性記憶體534的記憶體530通信的功能。在一些具體例中，處理器510可與記憶體530和晶片組520耦合。處理器510亦可耦合至無線天線578，以與構形成傳送及/或接收無線信號的任何裝置進行通信。在一個具體例中，該無線天線介面578根據但不限於IEEE 802.11標準及其相關的家族、Home Plug AV(HPAV)、超寬頻(UWB)、藍牙、WiMax、或任何形式的無線通信協議進行操作。
在一些具體例中，揮發性記憶體532包括但不限於同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)、RAMBUS動態隨機存取記憶體(RDRAM)、及/或隨機存取記憶體裝置的任何其他類型。非揮發性記憶體534包括但不限於快閃記憶體、相變記憶體(PCM)、唯讀記憶體(ROM)，電子抹除式可複寫唯讀記憶體(EEPROM)、或非揮發性記憶體裝置的任何其他類型。
記憶體530儲存由處理器510執行的信息和指令。在一個具體例中，當處理器510正在執行指令時，記憶體530亦可儲存臨時變數或其他中間信息。在例示的具體例中，晶片組520經由點對點(PtP或P-P)介面517和P-P介面522與處理器510連接。晶片組520使處理器510能夠連接到系統500中的其他元件。在本揭示內容的一些具體例中，P-P介面517和P-P介面522可根據例如Intel®快速通道互連(QPI)或類似物的PtP通信協議進行操作。在其他具體例中，可使用不同的互連件。
在一些具體例中，晶片組520可構形成與處理器510、550N，顯示裝置540、以及其他裝置572、576、574、560、562、564、566、577、等等進行通信。晶片組520亦可耦合至無線天線578與構形成傳送及/或接收無線信號的任何裝置進行通信。
晶片組520經由介面526連接至顯示裝置540。顯示器540可為例如液晶顯示器(LCD)、電漿顯示器、陰極射線管(CRT)顯示器、或視覺顯示裝置的任何其他形式。在本揭示內容的一些具體例中，處理器510和晶片組520被集成至單一SOC中。此外，晶片組520連接至與各式元件574、560、562、564、和566互連的匯流排550及/或匯流排555。匯流排550和匯流排555可經由匯流排橋接器572互連。在一個具體例中，晶片組520經由介面524及/或504、智慧TV 576、消費性電子產品577、等等與非揮發性記憶體560、(多個)儲存裝置562、鍵盤/滑鼠564、網絡介面566耦合。
在一個具體例中，(多個)儲存裝置562可包括但不限於固態硬碟磁碟機、硬碟磁碟機、通用序列匯流排快閃記憶體磁碟機、或計算機數據儲存媒體的任何其他形式。在一個具體例中，網絡介面566係藉由眾所周知的網絡介面標準的任何類型來實現，包括但不限於乙太網絡介面、通用序列匯流排(USB)介面、週邊組件互連(PCI)快捷介面、無線介面及/或任何其他適宜的介面類型。在一個具體例中，該無線介面根據但不限於IEEE 802.11標準及其相關的家族、Home Plug AV(HPAV)、超寬頻(UWB)、藍牙、WiMax、或無線通信協議的任何形式進行操作。
儘管在圖5中顯示的模塊被描繪成在系統500內的單獨區塊，這些區塊中的一些區塊的執行功能可集成在單一半導體電路內，或可使用兩個或多個單獨的積體電路來實施。例如，儘管快取記憶體516被描繪成在處理器510內的單獨區塊，但快取記憶體516或其等選擇的元件可併入處理器核心512中。
應注意的是，本案說明的系統500可為其等微電子封裝體及構造的任何適宜類型，包括例如系統級封裝體(SiP)、系統封裝體(SOP)、堆疊式封裝(PoP)、中介板、3D堆疊封裝體、等等。再者，微電子組件的任何適宜類型可設置在如本案說明的半導體封裝體中。例如，微控制器、微處理器、基頻處理器、數字信號處理器、記憶體晶粒、場閘陣列、邏輯閘晶粒、被動組件晶粒、MEMS、表面貼裝裝置、特殊應用積體電路、基頻處理器、放大器、濾波器、其等的組合、或類似物可封裝在如本案揭示的半導體封裝體中。如本案揭示的半導體封裝體(例如，結合圖1-4的任一者說明的半導體封裝體)可設置在包括消費性、工業、軍事、通訊、基礎設施、及/或其他電子裝置的任何種類的電子裝置中。
根據本揭示內容的示範具體例，可有一形成一半導體封裝體的方法。該方法可包含：提供一載體；在該載體的至少一面上形成一第一金屬層；在該第一金屬層上形成一第一光可成像層；形成至少部分地配置在該第一光可成像層上的至少一第一焊墊，以產生一第一結構；形成至少部分地配置在該至少一第一焊墊和該第一光可成像層上的一第二光可成像層；形成至少部分地配置在該第二光可成像層上的至少一第二焊墊；形成至少部分地配置在該至少一第一焊墊和該第二光可成像層上的一第一光阻層，以產生一第二結構；以及從該載體去除包含該第一光阻層的該第二結構。
實例可包括下列特徵的一或多者。其中該加工該第一金屬層以處理該第一金屬層的一表面的該方法進一步包含該第一金屬層的銅粗化處理，並且可進一步包含該第一金屬層的一黏著性提升處理。該方法可進一步包含加工該第一光可成像層以圖案化該第一光可成像層。該方法可進一步包含形成至少部分地配置在該圖案化的第一光可成像層上的一第二金屬層、形成至少部分地配置在該圖案化的第一光可成像層上的一第一乾膜抗蝕層、或加工該乾膜抗蝕層以圖案化該第一乾膜抗蝕層。形成至少部分地配置在該圖案化的第一光可成像層上的該第二金屬層可進一步包含無電極電鍍該第二金屬層或第二金屬層的濺鍍晶種的形成。該方法可進一步包含對該至少一第一焊墊的一表面的一銅粗化處理。該方法可進一步包含加工該第二光可成像層以圖案化該第二光可成像層。該方法可進一步包含以下一或多者：在該圖案化的第二光可成像層上形成一第三金屬層、在該圖案化的第二光可成像層上形成一第二乾膜抗蝕層、或加工該第二乾膜抗蝕層以圖案化該第二乾膜抗蝕層。形成至少部分地配置在該第一光可成像層上的至少一第一焊墊以產生一第一結構可包含電解電鍍該至少一第一焊墊金屬層。
根據本揭示內容的示範具體例，可有一半導體封裝。該半導體封裝可包含：一載體；在該載體的至少一面上的一第一金屬層；在該第一金屬層上的一第一光可成像層；在該第一光可成像層上的一第二金屬層；至少部分地配置在一第一乾膜抗蝕層和一圖案化的第一光可成像層上的至少一第一焊墊；至少部分地配置在該至少一第一焊墊和該圖案化的第一光可成像層上的一圖案化的第二光可成像層；至少部分地配置在該圖案化的第二光可成像層上的一第二金屬層；至少部分地配置在該圖案化的第二光可成像層上的至少一第二焊墊；以及；至少部分地配置在該至少一第一焊墊和該第二圖案化的光可成像層上的一第一光阻層。
實例可包括下列特徵的一或多者。該半導體封裝體的該第一金屬層可包括銅或錫的一或多者。該第一金屬層可進一步包含一經處理的第一金屬層，該經處理的金屬層可包含該第一金屬層的一銅粗化處理的表面，或者可包括該第一金屬層的一經增黏處理的表面。該第二金屬層可包含形成第二金屬層的一濺鍍晶種，其可進一步包含形成第二金屬層的一鈦或一銅晶種層中的一或多者。該半導體封裝體可進一步包含以下一或多者：至少部分地配置在該圖案化的第二光可成像層上的一第三金屬層，以及至少部分地配置在該圖案化的第二光可成像層上的一第二乾膜抗蝕層。第二金屬層可進一步包含一無電極電鍍的第二金屬層。該半導體封裝體的至少一第一焊墊可進一步包含一電解電鍍的第一焊墊。
根據本揭示內容的示範具體例，可存在一電子封裝體。該電子封裝體可包含一半導體封裝體，其可進一步包含：提供一載體；在該載體的至少一面上形成一第一金屬層；在該第一金屬層上形成第一光可成像層；形成至少部分地配置在該第一光可成像層上的至少一第一焊墊，以產生一第一結構；形成至少部分地配置在該至少一第一焊墊和該第一光可成像層上的一第二光可成像層；形成至少部分地配置在該第二光可成像層上的至少一第二焊墊；形成至少部分地配置在該至少一第一焊墊和該第二光可成像層上的一第一光阻層，以產生一第二結構；以及從該載體去除包含該第一光阻層的該第二結構。
實例可包括下列特徵的一或多者。其中加工該第一金屬層以處理第一金屬層的表面的該裝置可進一步包含該第一金屬層的銅粗化處理，以及可進一步包含該第一金屬層的一黏著性提升處理。該裝置可進一步包含加工該第一光可成像層以圖案化該第一光可成像層。該裝置可進一步包含形成至少部分地配置在該圖案化的第一光可成像層上的一第二金屬層、形成至少部分地配置在該圖案化的第一光可成像層上的一第一乾膜抗蝕層、或加工該第一乾膜抗蝕層以圖案化該第一乾膜抗蝕層。形成至少部分地配置在該圖案化的第一光可成像層上的該第二金屬層可進一步包含無電極電鍍該第二金屬層或該第二金屬層的濺鍍晶種的形成。該裝置可進一步包含對該至少一第一焊墊的一表面的一銅粗化處理。該裝置可進一步包含加工該第二光可成像層以圖案化該第二光可成像層。該裝置可進一步包含以下一或多者：在該圖案化的第二光可成像層上形成一第三金屬層、在該圖案化的第二光可成像層上形成一第二乾膜抗蝕層、或加工該第二乾膜抗蝕層以圖案化該第二乾膜抗蝕層。形成至少部分地配置在該第一光可成像層上的至少一第一焊墊以產生一第一結構進一步包含電解電鍍該至少一第一焊墊金屬層。
應理解的是，本案說明的設備可為其等微電子封裝體及構造的任何適宜類型，包括例如系統級封裝體(SiP)、系統封裝體(SOP)、堆疊式封裝(PoP)、中介板、3D堆疊封裝體、等等。事實上，微電子組件的任何適宜類型可設置在如本案說明的半導體封裝體中。例如，可封裝在如本案揭示的半導體封裝體中的微控制器、微處理器、基頻處理器、數字信號處理器、記憶體晶粒、場閘陣列、邏輯閘晶粒、被動組件晶粒、MEMS、表面貼裝裝置、特殊應用積體電路、基頻處理器、放大器、濾波器、其等的組合、或類似物。如本案揭示，半導體封裝體可設置在包括消費性、工業、軍事、通訊、基礎設施、及/或其他電子裝置的任何種類的電子裝置中。
如本案說明的半導體封裝體可用於容納一或多個處理器。該一或多個處理器可包括但不限於中央處理單元(CPU)、(多個)數位信號處理器(DSP)、精簡指令集計算機(RISC)、複雜指令集計算機(CISC)、微處理器、微控制器、現場可編程閘陣列(FPGA)、或其等的任何組合。該處理器亦可包括用於操控特定數據處理功能或任務的一或多個特殊應用積體電路(ASICs)或特殊應用標準產品(ASSPs)。在某些具體例中，該處理器可基於Intel®架構系統並且在電子裝置中包括的一或多個處理器和任何晶片組可來自Intel®處理器和晶片組的家族，例如(多個)Intel® Atom®處理器家族或Intel-64處理器(譬如，SandyBridge®、IvyBridge®、Haswell®、Broadwell®、Skylake®、等等)。
此外或另擇地，如本案說明的半導體封裝體可用於容納一或多個記憶體晶片。該記憶體可包括一或多個揮發性及/或非揮發性記憶體裝置，包括但不限於磁性儲存裝置、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、動態RAM (DRAM)、靜態RAM (SRAM)、同步動態RAM (SDRAM)、雙倍資料率(DDR) SDRAM (DDR-SDRAM)、RAM-BUS DRAM (RDRAM)、快閃記憶體裝置、電子抹除式可複寫唯讀記憶體(EEPROM)、非揮發性RAM (NVRAM)、通用序列匯流排(USB)可移動式記憶體、或其等的組合。
在示範具體例中，內部設置有半導體封裝體的電子裝置可為計算裝置。此類計算裝置可容納上方可配置半導體封裝體連接件的一或多個主板。該主板可包括數個組件，包括但不限於一處理器及/或至少一個通信晶片。該處理器可經由例如半導體封裝體的電性連接實質地和電性連接至該主板。該計算裝置可進一步包括複數個通信晶片。舉例而言，一第一通信晶片可專門用於較短範圍的無線通信，例如Wi-Fi與藍芽，以及一第二‎通信晶片可專門用於較長範圍的無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、與其他。在各式示範具體例中，該計算裝置可為膝上型電腦、輕省筆電、筆記型電腦、超輕薄電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超便攜式PC、移動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、‎便攜式音樂播放器、數位錄影機、其等的組合、或類似物。在另外的示範具體例中，該計算裝置可為處理數據的任何其他電子裝置。
本案已說明了各式特徵、態樣、和具體例。如本領域技術人員將理解的是，該特徵、態樣、和具體例易於彼此組合以及變化和修改。因此，本揭示內容應認為涵蓋此類組合、變化、和修改。
本案採用的術語和表示方式係用於說明術語和非限制性，並且在使用此類術語和表達方式時無意排除所顯示和所說明特徵的任何相當於物(或其等的部分)，並且應認知的是，在申請專利範圍內進行各式變化為可能的。其他變化、修改、和替代方案亦為可能的。據此，申請專利範圍係旨在涵蓋所有此類等效物。
雖然本揭示內容包括各式具體例，至少包括最佳模式，但是應理解的是，鑑於前述說明，許多替代方案、變化、和修改對於本領域技術人員將為顯而易見。據此，本揭示內容旨在包括落在所附申請專利範圍內的所有此類替代方案、變化、和修改。本案揭示的或在附圖中顯示的所有事項將以例示性和非限制性的意義來解釋。
本書面說明使用例子來揭示本揭示內容包括最佳模式的某些具體例，並且亦使得本領域任何技術人員能夠實踐本揭示內容的某些具體例，包括製造和使用任何設備、裝置或系統以及執行任何合併的方法和製程。本發明的某些具體例的可專利範疇係在申請專利範圍中界定，並且可包括本領域技術人員想到的其他例子。此類其他例子係意欲在申請專利範圍之範疇內，假使該等具有不與申請專利範圍的字面語言不同的結構元件，或假使該等包括與申請專利範圍的字面語言無實質差異的等效的結構元件。
101‧‧‧圖示
102‧‧‧第一層
103‧‧‧圖示
104‧‧‧載體
106‧‧‧第一層
107‧‧‧圖示
108‧‧‧第一層的加工部分
109‧‧‧圖示
110‧‧‧第一光可成像介電層
111‧‧‧圖示
112‧‧‧光遮罩
113‧‧‧光
114‧‧‧金屬層
115‧‧‧第一結構
116‧‧‧第一乾膜抗蝕層
117‧‧‧圖示
118‧‧‧焊墊
119‧‧‧圖示
120‧‧‧第二光可成像介電層
121‧‧‧圖示/結構
122‧‧‧焊墊
123‧‧‧圖示
124‧‧‧第一光阻層
201、203、205、207、209、211、213、215‧‧‧圖示
223‧‧‧空腔
224‧‧‧光可成像介電層
226‧‧‧圖案化的金屬層
228‧‧‧焊墊
230‧‧‧晶粒
232‧‧‧光可成像介電層
234‧‧‧焊墊
236‧‧‧圖案化的光阻層
250‧‧‧第一部分
251‧‧‧第二部分
302、304、306、308、310、312、314、316、318、320、322、324、326、328、330、332、334、336、338、340、342、402、404、406、408、410、412、414、416、418、420、422、424、426、428、430、432、434、436、438、440、442、444、446、448、450‧‧‧區塊
500‧‧‧系統
505‧‧‧處理器N
510‧‧‧處理器
512‧‧‧處理核心
512N‧‧‧處理核心
514‧‧‧記憶體控制器
516‧‧‧快取記憶體
517‧‧‧點對點(PtP或P-P)介面
520‧‧‧晶片組
522‧‧‧P-P介面
524、526‧‧‧介面
530‧‧‧記憶體
532‧‧‧揮發性記憶體
534‧‧‧非揮發性記憶體
540‧‧‧顯示器/顯示裝置
550‧‧‧匯流排
560‧‧‧非揮發性記憶體
562‧‧‧儲存裝置
564‧‧‧鍵盤/滑鼠
566‧‧‧網絡介面
572‧‧‧匯流排橋接器
574‧‧‧裝置
576‧‧‧智慧型TV
577‧‧‧消費性電子產品
578‧‧‧無線天線
現將參照附圖，該等附圖不一定按比例繪製，其中：
圖1A-1K根據本揭示內容的示範具體例顯示基於無凸塊無雷射嵌入式基材結構(BLESS)架構的光可成像介電層的示範流程的圖示。
圖2A-2H根據本揭示內容的示範具體例顯示基於BLESS架構的光可成像介電層的另一個示範作業流程圖。
圖3A-3C根據本揭示內容的示範具體例顯示用於示範半導體封裝體的製造之示範操作的流程圖，該半導體封裝體具有基於BLESS架構的光可成像介電層。
圖4A-4C根據本揭示內容的示範具體例顯示用於示範半導體封裝體的製造之第二例子的示範操作的第二流程圖，該半導體封裝體具有基於BLESS架構的光可成像介電層。
圖5根據本揭示內容的一或多個示範具體例描繪一系統圖。

Claims (20)

  1. 一種形成一半導體封裝體的方法，該方法包含： 提供一載體； 在該載體的至少一面上形成一第一金屬層； 在該第一金屬層上形成一第一光可成像層； 形成至少部分地被配置在該第一光可成像層之上的至少一第一焊墊，以產生一第一結構； 形成至少部分地被配置在該至少一第一焊墊和該第一光可成像層之上的一第二光可成像層； 形成至少部分地被配置在該第二光可成像層之上的至少一第二焊墊； 形成至少部分地被配置在該至少一第一焊墊和該第二光可成像層上的一第一光阻層，以產生一第二結構；以及 從該載體去除包含該第一光阻層的該第二結構。
  2. 如請求項1的方法，其中加工該第一金屬層以處理該第一金屬層的一表面進一步包含該第一金屬層的一銅粗化處理。
  3. 如請求項2的方法，其中加工該第一金屬層以處理該第一金屬層的一表面進一步包含該第一金屬層的一黏著性提升處理。
  4. 如請求項1的方法，其進一步包含加工該第一光可成像層以圖案化該第一光可成像層。
  5. 如請求項4的方法，其進一步包含以下一或多者：形成至少部分地被配置在經圖案化的該第一光可成像層之上的一第二金屬層、形成至少部分地被配置在經圖案化的該第一光可成像層之上的一第一乾膜抗蝕層、或加工該第一乾膜抗蝕層以圖案化該第一乾膜抗蝕層。
  6. 如請求項5的方法，其中該形成至少部分地被配置在經圖案化的該第一光可成像層之上的該第二金屬層進一步包含無電極電鍍該第二金屬層。
  7. 如請求項5的方法，其中該形成至少部分地被配置在經圖案化的該第一光可成像層之上的該第二金屬層進一步包含該第二金屬層的濺鍍晶種之形成。
  8. 如請求項1的方法，其進一步包含對該至少一第一焊墊的一表面的一銅粗化處理。
  9. 如請求項1的方法，其中該方法進一步包含加工該第二光可成像層以圖案化該第二光可成像層。
  10. 如請求項9的方法，其中該方法進一步包含以下一或多者：在經圖案化的該第二光可成像層上形成一第三金屬層、在經圖案化的該第二光可成像層上形成一第二乾膜抗蝕層、或加工該第二乾膜抗蝕層以圖案化該第二乾膜抗蝕層。
  11. 如請求項1的方法，其中該形成至少部分地被配置在該第一光可成像層之上的至少一第一焊墊以產生一第一結構進一步包含電解電鍍該至少一第一焊墊金屬層。
  12. 一種半導體封裝體，其包含： 一載體； 在該載體的至少一面上的一第一金屬層； 在該第一金屬層上的一第一光可成像層； 在該第一光可成像層上的一第二金屬層； 至少部分地被配置在一第一乾膜抗蝕層和一圖案化的第一光可成像層之上的至少一第一焊墊； 至少部分地被配置在該至少一第一焊墊和該圖案化的第一光可成像層之上的一圖案化的第二光可成像層； 至少部分地被配置在該圖案化的第二光可成像層之上的一第二金屬層； 至少部分地被配置在該圖案化的第二光可成像層之上的至少一第二焊墊；以及 至少部分地被配置在該至少一第一焊墊和該第二圖案化的光可成像層之上的一第一光阻層。
  13. 如請求項12的半導體封裝體，其中該第一金屬層包含銅或錫的一或多者。
  14. 如請求項12的半導體封裝體，其中該第一金屬層進一步包含一經處理的第一金屬層，該經處理的金屬層進一步包含該第一金屬層的一經銅粗化處理的表面。
  15. 如請求項12的半導體封裝體，其中該第一金屬層進一步包含一經處理的第一金屬層，該經處理的金屬層進一步包含該第一金屬層的一經黏著性提升處理的表面。
  16. 如請求項12的半導體封裝體，其中該第二金屬層進一步包含一濺鍍晶種所形成的第二金屬層。
  17. 如請求項16的半導體封裝體，其中該濺鍍晶種所形成的第二金屬層進一步包含一鈦或一銅晶種層中的一或多者所形成的第二金屬層。
  18. 如請求項12的半導體封裝體，其進一步包含以下一或多者：至少部分地被配置在該圖案化的第二光可成像層之上的一第三金屬層，以及至少部分地被配置在該圖案化的第二光可成像層之上的一第二乾膜抗蝕層。
  19. 如請求項12的半導體封裝體，其中該第二金屬層進一步包含一無電極電鍍的第二金屬層。
  20. 如請求項12的半導體封裝體，其中該至少一第一焊墊進一步包含一電解電鍍的第一焊墊。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112599424A (zh) * 2020-12-16 2021-04-02 南通越亚半导体有限公司 一种超薄基板结构的制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322450B2 (en) * 2018-10-18 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package and method of forming the same
US10847400B2 (en) * 2018-12-28 2020-11-24 Applied Materials, Inc. Adhesive-less substrate bonding to carrier plate
US11622448B2 (en) * 2019-07-08 2023-04-04 Intel Corporation Sandwich-molded cores for high-inductance architectures
KR20220000273A (ko) * 2020-06-25 2022-01-03 삼성전자주식회사 반도체 패키지
CN112103268B (zh) * 2020-08-05 2021-08-03 珠海越亚半导体股份有限公司 一种嵌入式封装结构及其制造方法
US20220352076A1 (en) * 2021-04-29 2022-11-03 Intel Corporation Electronic substrate having an embedded etch stop to control cavity depth in glass layers therein

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6871396B2 (en) 2000-02-09 2005-03-29 Matsushita Electric Industrial Co., Ltd. Transfer material for wiring substrate
US8367540B2 (en) * 2009-11-19 2013-02-05 International Business Machines Corporation Interconnect structure including a modified photoresist as a permanent interconnect dielectric and method of fabricating same
US9013037B2 (en) * 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
CN107170689B (zh) 2013-06-11 2019-12-31 唐山国芯晶源电子有限公司 芯片封装基板
US9293437B2 (en) * 2014-02-20 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3DIC and method of making same
TWI538127B (zh) 2014-03-28 2016-06-11 恆勁科技股份有限公司 封裝裝置及其製作方法
US9633965B2 (en) * 2014-08-08 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US9756738B2 (en) * 2014-11-14 2017-09-05 Dyi-chung Hu Redistribution film for IC package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112599424A (zh) * 2020-12-16 2021-04-02 南通越亚半导体有限公司 一种超薄基板结构的制造方法

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