TW201811658A - 用於微機電系統(mems)裝置及互補金屬氧化物半導體(cmos)裝置之整合方案 - Google Patents

用於微機電系統(mems)裝置及互補金屬氧化物半導體(cmos)裝置之整合方案 Download PDF

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Abstract

本發明實施例提供用於將互補金屬氧化物半導體(CMOS)裝置與微機電系統(MEMS)裝置整合之程序。在一些實施例中，使該等MEMS裝置形成於一犧牲基板或晶圓上，將該犧牲基板或晶圓接合至一CMOS晶粒或晶圓，且移除該犧牲基板或晶圓。在其他實施例中，使該等MEMS裝置形成於一CMOS晶粒或晶圓之一犧牲區域上方且隨後移除該犧牲區域。本發明實施例亦提供由該等程序產生之積體電路(IC)。

Description

用於微機電系統(MEMS)裝置及互補金屬氧化物半導體(CMOS)裝置之整合方案
本發明實施例係有關用於微機電系統(MEMS)裝置及互補金屬氧化物半導體(CMOS)裝置之整合方案。
微機電系統(MEMS)裝置係整合機械組件及電組件以感測物理量及/或根據周圍環境行動之顯微級裝置。近年來，MEMS裝置變得日益普遍。例如，MEMS加速度計常見於氣囊充氣系統、平板電腦及智慧型電話中。
根據本發明一實施例，一種積體電路(IC)包括：一半導體基板；一後段製程(BEOL)互連結構，其位於該半導體基板上方；一壓電層，其位於該BEOL互連結構上方且包括一微機電系統(MEMS)裝置；一第一電極層及一第二電極層，其等位於該BEOL互連結構上方，其中該壓電層配置於該第一電極層與該第二電極層之間，且其中該第二電極層包括延伸穿過該壓電層而至該第一電極層之一通孔；及一空腔，其位於該半導體基板與該壓電層之間，其中該MEMS裝置經組態以在該空腔內移動。 根據本發明一實施例，一種用於製造一積體電路(IC)之方法包括：形成覆蓋一半導體基板之一後段製程(BEOL)互連結構，其中該BEOL互連結構包括一介電堆疊；使一第一蝕刻執行至該介電堆疊中以形成橫向環繞一犧牲介電區域之一溝槽；形成加襯於該溝槽中之一橫向蝕刻停止層；形成覆蓋該介電堆疊及該橫向蝕刻停止層之一壓電層；及使一第二蝕刻執行至該犧牲介電區域中以移除該犧牲介電區域且形成一空腔來代替該犧牲介電區域。 根據本發明一實施例，一種用於製造一積體電路(IC)之方法包括：使一頂部佈線層形成於堆疊於一半導體基板上方之層間介電(ILD)層上方，其中形成透過該等ILD層中之佈線電耦合至該半導體基板上之電子裝置的該頂部佈線層；使一壓電層形成於一犧牲基板上方；使一第一電極層形成於該犧牲基板上方；將該犧牲基板接合至該半導體基板，使得該犧牲基板覆於該頂部佈線層及該壓電層上方；移除該犧牲基板；及形成位於該壓電層上且包括延伸穿過該壓電層而至該第一電極層之一通孔的一第二電極層。
相關申請案之參考 本申請案主張2016年7月27日申請之美國臨時申請案第62/367,326號之權利，該案之全文以引用之方式併入本文中。 本發明實施例提供用於實施本發明實施例之不同構件之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本發明實施例。當然，此等僅為實例且不意欲具限制性。例如，在以下描述中，使一第一構件形成於一第二構件上方或一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件的實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸的實施例。另外，本發明實施例可在各種實例中重複元件符號及/或字母。此重複係為了簡單及清楚且其本身不指示所討論之各種實施例及/或組態之間之一關係。 此外，為便於描述，空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者)在本文中可用於描述一元件或構件與另外(若干)元件或(若干)構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋使用或操作中之裝置之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)且亦可據此解譯本文所使用之空間相對描述詞。 微機電系統(MEMS)裝置通常與互補金屬氧化物半導體(CMOS)裝置封裝在一起且電耦合至CMOS裝置。為此，一方法接合一MEMS晶粒及一CMOS晶粒且使用引線接合來將該MEMS晶粒電耦合至該CMOS晶粒。然而，引線接合導致引起低效能之大量寄生電容。此外，該方法在晶粒級處執行，使得該方法具有長封裝時間及高封裝複雜性，藉此導致高成本。 用於將MEMS裝置及CMOS裝置封裝及電耦合在一起之另一方法使用犧牲層來使MEMS裝置直接形成於CMOS晶粒上。例如，可使一犧牲層形成於一CMOS晶粒上方，使得該CMOS晶粒之一後段製程(BEOL)互連結構位於該犧牲層與該CMOS晶粒之一半導體基板之間。此外，可使一壓電層形成於該犧牲層上方，且可形成延伸穿過該壓電層而至該犧牲層之一釋放孔。在形成該釋放孔之後，可透過該釋放孔將一蝕刻劑施加至該犧牲層以至少部分移除該犧牲層且使一空腔形成於該CMOS晶粒與該壓電層之間。 上述方法之一挑戰在於：高溫會損壞CMOS晶粒上之裝置及/或損壞犧牲層。例如，用於濺鍍或依其他方式形成壓電層之高溫會損壞用於犧牲層之光阻劑或一有機化合物。上述方法之又一挑戰出現於BEOL互連結構之一介電層用於犧牲層時。在此情形中，BEOL互連結構之佈線層可隨著介電層被移除而剝離或依其他方式受損。 鑑於上文，本申請案係針對一種用於將CMOS裝置與MEMS裝置整合在一起之方法以及由該方法產生之積體電路(IC)。在該方法之一些第一實施例中，形成覆蓋一半導體基板及CMOS裝置之一BEOL互連結構，其中該BEOL互連結構包括一介電堆疊。使一第一蝕刻執行至該介電堆疊中以形成橫向圍封一犧牲介電區域之一溝槽。形成加襯於該溝槽中且具有與該介電堆疊之一頂面齊平之一頂面的一橫向蝕刻停止層。形成覆蓋該BEOL互連結構及該橫向蝕刻停止層之一壓電層。此外，使該壓電層形成有透過該BEOL互連結構電耦合至該等CMOS裝置之一MEMS裝置。使一第二蝕刻執行至該犧牲介電區域中以移除該犧牲介電區域且形成一空腔來代替該犧牲介電區域。 有利地，該方法之該等第一實施例可在晶圓級處執行以減少封裝時間且降低封裝複雜性。此繼而可導致低成本。此外，該方法之該等第一實施例有利地不依賴引線接合，使得MEMS裝置與CMOS裝置之間之寄生電容可降低。再者，該方法之該等第一實施例係單晶的，此係因為：該等第一實施例可使用一單一晶圓來執行，使得成本可降低。 在該方法之一些第二實施例中，使一頂部佈線層形成於堆疊於一半導體基板上方之層間介電(ILD)層上方，且進一步形成透過該等ILD層中之佈線層電耦合至配置於該半導體基板中之CMOS裝置的該頂部佈線層。使一壓電層形成於一犧牲基板上方，且進一步使該壓電層形成有一MEMS裝置。在形成該壓電層之前或在形成該壓電層之後，使一第一電極層形成於該犧牲基板上方。在形成該第一電極層之後，將該犧牲基板接合至該半導體基板，使得該犧牲基板覆於該頂部佈線層及該壓電層上方。移除該犧牲基板。一第二電極層形成於該壓電層上且包括延伸穿過該壓電層而至該第一電極層之一通孔，其中在該接合之前或在該接合之後形成該第二電極。藉由該接合或藉由該接合之後所形成之通孔而將該MEMS裝置電耦合至該等CMOS裝置。 有利地，該方法之該等第二實施例可在晶圓級處執行以減少封裝時間且降低封裝複雜性。此繼而可導致低成本。此外，該方法之該等第二實施例有利地不依賴引線接合，使得MEMS裝置與CMOS裝置之間之寄生電容可降低。再者，該方法之該等第二實施例可在接合之後具有降低步驟數且不取決於一犧牲層。 參考圖1，圖中提供包括與一MEMS裝置104整合之CMOS裝置102之一IC之一些實施例之一橫截面圖100。如圖中所繪示，CMOS裝置102配置於一半導體基板106上方，凹入至半導體基板106之一上表面或頂面下方。CMOS裝置102可為(例如)絕緣閘場效電晶體(IGFET)、金屬氧化物半導體場效電晶體(MOSFET)、一些其他電晶體或上述各者之一組合。半導體基板106可為(例如)單晶矽之一塊體基板或一些其他半導體之一塊體基板。 一BEOL互連結構108至少部分覆蓋CMOS裝置102及半導體基板106，且經組態以使CMOS裝置102彼此電耦合及/或將CMOS裝置102電耦合至MEMS裝置104。BEOL互連結構108包括一介電區域110以及交替堆疊於介電區域110內之複數個佈線層112及複數個通孔層114。介電區域110可為(例如)二氧化矽、低κ介電質、一些其他介電質或上述各者之一組合。如本文所使用，一低κ介電質具有小於約3.9之一介電常數κ。 佈線層112及通孔層114係導電的且可(例如)為鋁銅、銅、鋁、鎢、一些其他導電材料或上述各者之一組合。此外，佈線層112及通孔層114共同界定CMOS裝置102與MEMS裝置104之間之導電路徑。再者，佈線層112由個別引線(圖中未標記)構成，且通孔層114由個別通孔構成。通孔層114包括一接觸通孔層116及一或多個引線間通孔層118。接觸通孔層116位於CMOS裝置102與一底部佈線層之間以提供CMOS裝置102與底部佈線層之間之電耦合。(若干)引線間通孔層118位於相鄰佈線層之間以提供該等相鄰佈線層之間之電耦合。在一些實施例中，通孔層114亦包括一裝置間通孔層120。裝置間通孔層120位於一頂部佈線層與MEMS裝置104之間以提供頂部佈線層與MEMS裝置104之間之電耦合。 一壓電層122配置於BEOL互連結構108及半導體基板106上方，且在半導體基板106上方由一空腔124間隔。此外，壓電層122包括MEMS裝置104且可為(例如)氮化鋁、氧化鋅、鋯鈦酸鉛、一些其他壓電材料或上述各者之一組合。MEMS裝置104透過BEOL互連結構108電耦合至CMOS裝置102，且可為(例如)一麥克風、一加速度計、一運動感測器、一壓力感測器或一陀螺儀。 在操作中，MEMS裝置104可(例如)回應於一外部刺激而在空腔124內移動或振動。此移動或振動產生取決於移動或振動之程度而可預測地變動之一電壓，使得該電壓可由CMOS裝置102用於量測外部刺激。外部刺激可為(例如) IC之加速度及/或移動、衝擊MEMS裝置104之聲波、或空腔124與IC之一周圍環境之間之一壓力差。替代地，在操作中，MEMS裝置104可(例如)回應於來自CMOS裝置102之一電壓而在空腔124內移動或振動。 一第一電極層126及一第二電極層128配置於壓電層122上，其中第一電極層126及第二電極層128之一者位於壓電層122上方且第一電極層126及第二電極層128之另一者位於壓電層122下方。此外，第一電極層126及第二電極層128透過BEOL互連結構108電耦合至CMOS裝置102，且電耦合至MEMS裝置104。第一電極層126及第二電極層128包括對應第一電極及第二電極，且第二電極層128進一步包括一或多個通孔130。(若干)通孔130之至少一者延伸穿過壓電層122而至第一電極層126且將第一電極層126電耦合至第二電極層128。第一電極層126及第二電極層128可為鋁銅、鋁、鉬、金、鉑、一些其他導電材料或上述各者之一組合。 在一些實施例中，一晶種層132鄰接第一電極層126及壓電層122，使得第一電極層126配置於壓電層122與晶種層132之間。晶種層132可為(例如)相同於壓電層122之材料，及/或可為(例如)氮化矽、氮化鋁、氧化鋅、鋯鈦酸鉛、對蒸氣氫氟酸(VHF)或緩衝氧化蝕刻劑(BOE)耐蝕之一些其他材料或上述各者之一組合。 參考圖2A至圖2J，圖中提供圖1之IC之一些更詳細實施例之橫截面圖200A至200J。 如由圖2A之橫截面圖200A所繪示，CMOS裝置102配置於一半導體基板106上方且由一BEOL互連結構108覆蓋。BEOL互連結構108包括一介電區域110以及佈線層112及通孔層114。介電區域110包括彼此上下堆疊之層間介電(ILD)層202以及覆蓋ILD層202之一垂直蝕刻停止層204及一鈍化層206。垂直蝕刻停止層204界定配置於其上方之一空腔124之一底面且可為(例如)氮化鋁、氧化鋁、碳化矽或對VHF或BOE耐蝕之一些其他材料。鈍化層206配置於垂直蝕刻停止層204上方且橫向延伸以圍封ILD層202及垂直蝕刻停止層204上方之空腔124。鈍化層206及ILD層202可為(例如)二氧化矽、低κ介電質、一些其他介電質或上述各者之一組合。 佈線層112及通孔層114交替堆疊於介電區域110內。通孔層114包括將佈線層112電耦合至CMOS裝置之一接觸通孔層116及一或多個引線間通孔層118。此外，通孔層114包括將一頂部佈線層112a電耦合至覆於頂部佈線層112a上方之一第一電極層126的一裝置間通孔層120。頂部佈線層112a由鈍化層206部分覆蓋且包括配置於空腔124中之引線。裝置間通孔層120自頂部佈線層112a延伸穿過鈍化層206及一晶種層132而至第一電極層126。晶種層132配置於鈍化層206上方，位於鈍化層206與第一電極層126之間，且界定空腔124之一頂面。 一壓電層122及一第二電極層128覆蓋第一電極層126及晶種層132，且壓電層122進一步填充第一電極層126之個別電極之間之間隙。壓電層122包括一MEMS裝置104及一釋放孔208。MEMS裝置104覆蓋空腔124且經組態以在空腔124內移動或振動。此外，MEMS裝置104透過第一電極層126及第二電極層128及BEOL互連結構108電耦合至CMOS裝置102。釋放孔208延伸穿過壓電層122且使空腔124與IC之一周圍環境連通。第二電極層128配置於壓電層122上方且包括一或多個通孔130，通孔130延伸穿過壓電層122而至第一電極層126，藉此電耦合第一電極層126及第二電極層128。 一橫向蝕刻停止層210配置於空腔124中且界定空腔124之側壁。橫向蝕刻停止層210自垂直蝕刻停止層204垂直延伸至晶種層132且橫向延伸以圍封空腔124。在一些實施例中，橫向蝕刻停止層210呈環形及/或具有一U形輪廓，此係因為其沿空腔124之一邊界橫向延伸。此外，在一些實施例中，U形輪廓之一內部填充有一填料層212。橫向蝕刻停止層210可為(例如)氮化鋁、氧化鋁、碳化矽或對VHF或BOE耐蝕之一些其他材料。填料層212可為(例如)二氧化矽、低κ介電質、一些其他介電質或上述各者之一組合。 如由圖2B之橫截面圖200B所繪示，圖中提供圖2A之一變體，其中壓電層122之一底面配置於第一電極層126上方。此外，隔離溝槽214延伸穿過壓電層122及第一電極層126而至晶種層132。隔離溝槽214界定第一電極層126中之個別電極且提供該等個別電極之間之電隔離。 如由圖2C之橫截面圖200C及圖2D之橫截面圖200D所繪示，圖中分別提供圖2A及圖2B之變體，其中空腔124自晶種層132延伸至半導體基板106。在此等實施例中，橫向蝕刻停止層210及填料層212自半導體基板106延伸至晶種層132。此外，省略圖2A及圖2B之垂直蝕刻停止層204，且省略圖2A及圖2B中之直接位於空腔124下方之BEOL互連結構108之一區域。 如由圖2E之橫截面圖200E所繪示，圖中提供圖2C之一變體，其中空腔124延伸穿過半導體基板106。在此等實施例中，MEMS裝置104可為(例如)一麥克風。 如由圖2F之橫截面圖200F所繪示，CMOS裝置102配置於一半導體基板106上方且由一BEOL互連結構108覆蓋。BEOL互連結構108包括一介電區域110以及佈線層112及通孔層114。介電區域110包括彼此上下堆疊之ILD層202以及覆蓋ILD層202之一第一鈍化層206a及一第二鈍化層206b。第一鈍化層206a覆蓋佈線層112及通孔層114且界定覆於第一鈍化層206a上方之一空腔124之一底面。第二鈍化層206b配置於第一鈍化層206a上方且在一接合界面216處接觸第一鈍化層206a。此外，第二鈍化層206b橫向環繞空腔124以界定空腔124之側壁。第一鈍化層206a及第二鈍化層206b可為(例如)二氧化矽、一些其他氧化物、一些其他介電質或上述各者之一組合。 一壓電層122及一第二電極層128覆蓋第二鈍化層206b及空腔124且進一步界定空腔124之一頂面。壓電層122配置於第二電極層128上方且包括一MEMS裝置104。MEMS裝置104覆蓋空腔124且經組態以在空腔124內移動或振動。此外，MEMS裝置104透過第二電極層128及BEOL互連結構108電耦合至CMOS裝置102。第二電極層128凹入至第二鈍化層206b之一上表面或頂面下方，且在一些實施例中具有與第二鈍化層之上表面或頂面齊平之一上表面或頂面。此外，第二電極層128包括延伸穿過壓電層122而至第一電極層126之一或多個第一通孔130，第一電極層126覆於壓電層122上方。 第一電極層126配置於壓電層122上方且由一晶種層132及一或多個頂蓋層218覆蓋。此外，第一電極層126凹入至壓電層122之一上表面或頂面下方，且在一些實施例中具有與壓電層122之上表面或頂面齊平之一上表面或頂面。(若干)頂蓋層218覆於晶種層132上方，且在一些實施例中包括一第一頂蓋層218a及一第二頂蓋層218b，其等經堆疊使得第二頂蓋層218b覆於第一頂蓋層218a上方。第一頂蓋層218a及第二頂蓋層218b係不同材料，且在一些實施例中，第一頂蓋層218a及第二頂蓋層218b分別為一多晶材料及一介電材料。例如，第一頂蓋層218a可為二氧化矽或一些其他氧化物，且第二頂蓋層218b可為多晶矽。 一第三電極層220a配置於(若干)頂蓋層218上方且將CMOS裝置102電耦合至MEMS裝置104。第三電極層220a包括個別電極及複數個第二通孔222。個別電極覆於頂蓋層218上方且在一些實施例中由延伸穿過第二頂蓋層218b之隔離溝槽224電隔離。第二通孔222分別延伸至BEOL互連結構108之一頂部佈線層112a及第二電極層128，且將第三電極層220a分別電耦合至CMOS裝置102及MEMS裝置104。第三電極層220a可為(例如)鋁銅、鋁、鉬、金、鉑、一些其他導電材料或上述各者之一組合。 如由圖2G之橫截面圖200G所繪示，圖中提供圖2F之一變體，其中壓電層122、第一電極層126及晶種層132由一圍封介電層226橫向圍封。圍封介電層226垂直配置於第二鈍化層206b與(若干)頂蓋層218之間，且可為(例如)二氧化矽、氮化矽、一些其他氧化物或氮化物、一些其他介電質或上述各者之一組合。 如由圖2H之橫截面圖200H所繪示，圖中提供圖2F之一變體，其中省略圖2F之第一鈍化層206a及第二鈍化層206b。此外，頂部佈線層112a包括橫向延伸以圍封且界定一空腔124之側壁的一引線228，且可(例如)比下伏佈線層厚及/或呈環形。再者，頂部佈線層112a在接合界面216處與第二電極層128共價或共晶接合。例如，頂部佈線層112a及第二電極層128可為鋁銅，可為鋁，可為金，或可為摻雜矽，且可在接合界面216處共價接合。作為另一實例，頂部佈線層112a及第二電極層128可分別為鋁及鍺，可分別為金及鍺，或可分別為金及摻雜矽，且可在接合界面216處共晶接合。再者，第二通孔222延伸至第一電極層126且將第三電極層220a電耦合至MEMS裝置104。 如由圖2I之橫截面圖200I及圖2J之橫截面圖200J所繪示，圖中分別提供圖2F及圖2G之變體，其中第一鈍化層206a界定空腔124之一底面且橫向圍封空腔124以界定空腔124之側壁。此外，第二鈍化層206b界定空腔124之一頂面，省略圖2F及圖2G之晶種層132及圖2F及圖2G之(若干)頂蓋層218，且由壓電層122覆蓋第一電極層126。再者，第二電極層128配置於壓電層122上方且至少部分覆蓋配置於壓電層122上方之一第三電極層220b。第二電極層128包括分別延伸穿過壓電層122及圍封介電層226而分別至第一電極層126及頂部佈線層112a之通孔130a、130b。第三電極層220b可為(例如)鋁銅、鋁、鉬、金、鉑、一些其他導電材料或上述各者之一組合。 參考圖3至圖7、圖8A至圖8E及圖9A至圖9F，圖中提供用於製造圖2A至圖2D之IC之方法之一些實施例之一系列橫截面圖300至700、800A至800E、900A至900F。 如由圖3之橫截面圖300所繪示，一垂直蝕刻停止層204形成於一BEOL互連結構108之ILD層202上方。ILD層202覆蓋配置於一半導體基板106頂上之CMOS裝置102，且進一步容納一或多個佈線層112及一或多個通孔層114。一或多個佈線層112及一或多個通孔層114交替堆疊於ILD層202內，且電耦合至CMOS裝置102。垂直蝕刻停止層204可(例如)藉由濺鍍或氣相沈積而形成，及/或可(例如)由氮化鋁、氧化鋁、碳化矽或對VHF或BOE耐蝕之一介電材料形成。 儘管圖3中僅展示一單一佈線層及一單一通孔層，但應瞭解，複數個佈線層可與複數個通孔層交替堆疊。例如，(若干)佈線層112可包括一底部佈線層及其上方之一或多個中間佈線層(圖中未展示)，且(若干)通孔層114可包括一接觸通孔層116及一或多個引線間通孔層(圖中未展示)。接觸通孔層116自底部佈線層延伸至CMOS裝置102以提供底部佈線層與CMOS裝置102之間之電耦合，且一或多個引線間通孔層延伸於相鄰佈線層之間以提供相鄰佈線層之間之電耦合。 如由圖4之橫截面圖400所繪示，形成一頂部佈線層112a及一頂部引線間通孔層118a。頂部佈線層112a形成於垂直蝕刻停止層204及頂部引線間通孔層118a上方。此外，形成藉由頂部引線間通孔層118a電耦合至一下伏佈線層之頂部佈線層112a。形成延伸穿過垂直蝕刻停止層204而至下伏佈線層之頂部引線間通孔層118a。頂部佈線層112a可(例如)由鋁銅、鉬、鋁或金形成，且頂部引線間通孔118a可(例如)由鎢形成。此外，頂部佈線層112a及頂部引線間通孔層118a可(例如)藉由一雙鑲嵌式程序或一單鑲嵌式程序而形成。如本文所使用，雙鑲嵌式程序及單鑲嵌程序分別為不受限於銅之雙鑲嵌程序及單鑲嵌程序。 亦如由圖4之橫截面圖400所繪示，形成覆蓋頂部佈線層112a及垂直蝕刻停止層204之一鈍化層206。此外，形成具有一平坦上表面或頂面之鈍化層206。鈍化層206可(例如)由二氧化矽、低κ介電質、一些其他介電質或上述各者之一組合形成。 在一些實施例中，用於形成鈍化層206之程序包括：沈積或生長鈍化層206；及隨後使一平坦化執行至鈍化層206之上表面或頂面中。鈍化層206可藉由(例如)熱氧化、氣相沈積、濺鍍或一些其他沈積或生長程序而沈積或生長。此外，平坦化可(例如)藉由一化學機械拋光(CMP)而執行。 如由圖5之橫截面圖500所繪示，使一第一蝕刻執行至鈍化層206中以使橫向圍封一犧牲介電區域504之一溝槽502形成於鈍化層206中。溝槽502可(例如)具有一環形。在一些實施例中，用於執行第一蝕刻之程序包括：使一光阻層形成於鈍化層206上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至鈍化層206；及移除該光阻層。 如由圖6之橫截面圖600所繪示，一橫向蝕刻停止層210形成於鈍化層206上方，且進一步形成加襯於溝槽502 (參閱(例如)圖5)及鈍化層206中之橫向蝕刻停止層210。可(例如)形成等形地加襯於溝槽502及鈍化層206中之橫向蝕刻停止層210，及/或橫向蝕刻停止層210可(例如)由氮化鋁、氧化鋁、碳化矽或對VHF或BOE耐蝕之一介電材料形成。此外，橫向蝕刻停止層210可(例如)藉由濺鍍或氣相沈積而形成。 亦如由圖6之橫截面圖600所繪示，一填料層212形成於橫向蝕刻停止層210及鈍化層206上方，且進一步填充未由橫向蝕刻停止層210填充之溝槽502 (參閱(例如)圖5)之一部分。填料層212可(例如)由二氧化矽、一些其他氧化物或一些其他介電質形成，及/或可藉由(例如)濺鍍、熱氧化或氣相沈積而形成。 如由圖7之橫截面圖700所繪示，使一平坦化執行至橫向蝕刻停止層210及填料層212中以使橫向蝕刻停止層210及填料層212之各自上表面或頂面與鈍化層206之上表面或頂面共面。平坦化可(例如)藉由一CMP而執行。 亦如由圖7之橫截面圖700所繪示，形成覆蓋鈍化層206、橫向蝕刻停止層210及填料層212之一晶種層132。晶種層132可(例如)由氮化鋁、氧化鋁、碳化矽或對VHF或BOE耐蝕之一介電材料形成。此外，晶種層132可(例如)藉由濺鍍或氣相沈積而形成。 參考圖8A至圖8E，圖中提供用於製造圖2A之IC之一方法之一些實施例之一系列橫截面圖800A至800E。 如由圖8A之橫截面圖800A所繪示，形成一第一電極層126及一裝置間通孔層120。第一電極層126形成於晶種層132及裝置間通孔層120上方。此外，形成電耦合至裝置間通孔層120且藉由裝置間通孔層120進一步電耦合至頂部佈線層112a之第一電極層126。形成延伸穿過晶種層132而至頂部佈線層112a之裝置間通孔層120。第一電極層126可(例如)由鉬、鋁、金或鉑形成，且裝置間通孔層120可(例如)由鎢形成。此外，第一電極層126及裝置間通孔層120可(例如)藉由一雙鑲嵌式程序或一單鑲嵌式程序而形成。 如由圖8B之橫截面圖800B所繪示，形成覆蓋晶種層132及第一電極層126之一壓電層122。在一些實施例中，壓電層122由氮化鋁、氧化鋅或鋯鈦酸鉛形成，及/或由相同於晶種層132之材料形成。此外，在一些實施例中，壓電層122藉由濺鍍或氣相沈積而形成，及/或自晶種層132生長。 如由圖8C之橫截面圖800C所繪示，使一第二蝕刻執行至壓電層122中以形成曝露第一電極層126之一或多個通孔802。在一些實施例中，用於執行第二蝕刻之程序包括：使一光阻層形成於壓電層122上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至壓電層122；及移除該光阻層。 如由圖8D之橫截面圖800D所繪示，一第二電極層128形成於壓電層122上方。此外，形成加襯於(若干)通孔802中之第二電極層128，使得第二電極層128電耦合至第一電極層126。可(例如)形成等形地加襯於(若干)通孔802中之第二電極層128，及/或第二電極層128可(例如)由鋁銅、鉬、鋁或金形成。 在一些實施例中，用於形成第二電極層128之程序包括：沈積或生長第二電極層128；及隨後圖案化第二電極層128。第二電極層128可(例如)藉由(例如)濺鍍或氣相沈積而沈積或生長。此外，可(例如)使用光微影來圖案化第二電極層128。 亦如由圖8D之橫截面圖800D所繪示，使一第三蝕刻執行至壓電層122及晶種層132中以形成曝露犧牲介電區域504之一釋放開口804。在一些實施例中，用於執行第三蝕刻之程序包括：使一光阻層形成於壓電層122及第二電極層128上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至壓電層122及晶種層132；及移除該光阻層。 如由圖8E之橫截面圖800E所繪示，透過釋放開口804使一第四蝕刻執行至犧牲介電區域504 (參閱圖8D)中以移除犧牲介電區域504且形成一空腔124來代替犧牲介電區域504。在一些實施例中，藉由透過釋放開口804將一蝕刻劑施加至犧牲介電區域504而執行第四蝕刻。蝕刻劑可為(例如) VHF或BOE。此外，在一些實施例中，垂直蝕刻停止層204及橫向蝕刻停止層210、晶種層132及壓電層122係相同材料及/或對蝕刻劑耐蝕，使得空腔124之界限被明確界定。 參考圖9A至圖9F，圖中提供用於製造圖2B之IC之一方法之一些實施例之一系列橫截面圖900A至900F。圖9A至圖9F之實施例可替代(例如)圖8A至圖8E之實施例及/或可(例如)自圖7繼續。 如由圖9A之橫截面圖900A所繪示，形成一第一電極層126及一裝置間通孔層120。晶種層132及裝置間通孔層120上方形成未經圖案化之第一電極層126。此外，形成電耦合至裝置間通孔層120且藉由裝置間通孔層120電耦合至頂部佈線層112a之第一電極層126。形成延伸穿過晶種層132而至頂部佈線層112a之裝置間通孔層120。 在一些實施例中，除第一電極層126未經圖案化之外，如相對於圖8A所描述般形成第一電極層126及裝置間通孔層120。此外，在一些實施例中，形成程序包括：使一選擇性蝕刻執行至鈍化層206及晶種層132中以形成曝露頂部佈線層112a之一或多個裝置間通孔。其後，形成程序包括：沈積或生長填充該(等)裝置間通孔且覆蓋晶種層132之一導電層；及使一平坦化執行至該導電層之一上表面或頂面中。在一些實施例中，平坦化及形成程序終止於留間隔於晶種層132之一上表面或頂面上方之上表面或頂面，使得第一電極層126及裝置間通孔層120一起整合於導電層中。在其他實施例中，平坦化使導電層之一上表面或頂面與晶種層132之一上表面或頂面共面，使得導電層係裝置間通孔層120。在此等其他實施例中，形成程序進一步包括：使第一電極層126沈積或生長於裝置間通孔層120及晶種層132上方。 如由圖9B之橫截面圖900B所繪示，形成覆蓋晶種層132及第一電極層126之一壓電層122。可(例如)如相對於圖8B所描述般形成壓電層122。 如由圖9C之橫截面圖900C所繪示，使一第二蝕刻執行至壓電層122中以形成曝露第一電極層126之一或多個通孔802。可(例如)如相對於圖8C所描述般執行第二蝕刻。 如由圖9D之橫截面圖900D所繪示，一第二電極層128形成於壓電層122上方。此外，形成加襯於(若干)通孔802中之第二電極層128，使得第二電極層128電耦合至第一電極層126。可(例如)如相對於圖8D所描述般形成第二電極層128。 亦如由圖9D之橫截面圖900D所繪示，使一第三蝕刻執行至壓電層122及第一電極層126中。第三蝕刻將第一電極層126圖案化成個別電極，且形成使該等個別電極電隔離之隔離溝槽214。在一些實施例中，用於執行第三蝕刻之程序包括：使一光阻層形成於壓電層122及第二電極層128上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至壓電層122及第一電極層126；及移除該光阻層。 如由圖9E之橫截面圖900E所繪示，使一第四蝕刻執行至壓電層122、第一電極層126及晶種層132中以形成曝露犧牲介電區域504之一釋放開口804。可(例如)如相對於圖8D所描述般執行第四蝕刻。 如由圖9F之橫截面圖900F所繪示，透過釋放開口804使一第五蝕刻執行至犧牲介電區域504 (參閱(例如)圖9E)中以移除犧牲介電區域504且形成一空腔124來代替犧牲介電區域504。可(例如)如相對於圖8E所描述般執行第五蝕刻。 有利地，壓電層122可為高品質的，此係因為在形成壓電層122之後圖案化第一電極層126。例如，壓電層122可具有一高度一致結晶定向。由於壓電層122之高品質，MEMS裝置104可(例如)具有高效能，諸如對外部刺激高度敏感。 儘管圖3至圖7、圖8A至圖8E及圖9A至圖9F之實施例係針對圖2A及圖2B之IC，但圖3至圖7、圖8A至圖8E及圖9A至圖9F之實施例可經擴充以在其他實施例中形成圖2C及圖2D之IC。在此等其他實施例中，省略圖3之垂直蝕刻停止層204，且圖5之溝槽502延伸至半導體基板106之一上表面或頂面。此繼而使圖5之犧牲介電區域504擴展至半導體基板106之上表面或頂面。此外，在此等其他實施例中，佈線層112及通孔層114受限於犧牲介電區域504外，且圖8E或圖9F之蝕刻使用相對於半導體基板106而選擇或偏好犧牲介電區域504之一蝕刻劑。 參考圖10至圖18，圖中提供用於製造圖2E之IC之一方法之一些實施例之一系列橫截面圖1000至1800。 如由圖10之橫截面圖1000所繪示，提供或依其他方式形成一CMOS IC。CMOS IC包括配置於一半導體基板106頂上之CMOS裝置102及覆蓋CMOS裝置102及半導體基板106之一BEOL互連結構108。BEOL互連結構108包括一介電區域110以及交替堆疊於介電區域110內之複數個佈線層112及複數個通孔層114。介電區域包括彼此上下堆疊之ILD層202及覆蓋ILD層202之一鈍化層206。複數個佈線層112包括透過通孔層114及下伏佈線層電耦合至CMOS裝置102之一頂部佈線層112a。通孔層114包括一接觸通孔層116及一或多個引線間通孔層118。 如由圖11之橫截面圖1100所繪示，使一第一蝕刻執行至鈍化層206及ILD層202中，直至半導體基板106，藉此形成橫向圍封一犧牲介電區域504之一溝槽502。可(例如)如相對於圖5所描述般執行第一蝕刻。 如由圖12之橫截面圖1200所繪示，形成一橫向蝕刻停止層210及一填料層212。橫向蝕刻停止層210形成於鈍化層206上方，且進一步形成加襯於溝槽502及鈍化層206中之橫向蝕刻停止層210。填料層212形成於橫向蝕刻停止層210及鈍化層206上方，且進一步填充未由橫向蝕刻停止層210填充之溝槽502之一部分。可(例如)如相對於圖6所描述般形成橫向蝕刻停止層210及填料層212。 如由圖13之橫截面圖1300所繪示，使一平坦化執行至橫向蝕刻停止層210及填料層212中以使橫向蝕刻停止層210及填料層212之各自上表面或頂面與鈍化層206之一上表面或頂面共面。可(例如)如相對於圖7所描述般執行平坦化。 亦如由圖13之橫截面圖1300所繪示，形成覆蓋鈍化層206、橫向蝕刻停止層210及填料層212之一晶種層132。可(例如)如相對於圖7所描述般形成晶種層132。 如由圖14之橫截面圖1400所繪示，形成一第一電極層126及一裝置間通孔層120。第一電極層126形成於晶種層132及裝置間通孔層120上方。此外，形成電耦合至裝置間通孔層120且進一步藉由裝置間通孔層120電耦合至頂部佈線層112a之第一電極層126。形成延伸穿過晶種層132而至頂部佈線層112a之裝置間通孔層120。可(例如)如相對於圖8A所描述般形成第一電極層126及裝置間通孔層120。 亦如由圖14之橫截面圖1400所繪示，形成覆蓋晶種層132及第一電極層126之一壓電層122。可(例如)如相對於圖8B所描述般形成壓電層122。 如由圖15之橫截面圖1500所繪示，使一第二蝕刻執行至壓電層122中以形成曝露第一電極層126之一或多個通孔802。可(例如)如相對於圖8C所描述般執行第二蝕刻。 如由圖16之橫截面圖1600所繪示，一第二電極層128形成於壓電層122上方。此外，形成加襯於一或多個通孔802中之第二電極層128，使得第二電極層128電耦合至第一電極層126。可(例如)如相對於圖8D所描述般形成第二電極層128。 亦如由圖16之橫截面圖1600所繪示，在一些實施例中，使一第三蝕刻執行至壓電層122及晶種層132中以形成曝露犧牲介電區域504之一釋放開口804。可(例如)如相對於圖8D所描述般執行第三蝕刻。 如由圖17之橫截面圖1700所繪示，使一第四蝕刻執行至半導體基板106中以形成曝露犧牲介電區域504之一空腔124。此外，形成由半導體基板106橫向圍封之空腔124。在一些實施例中，用於執行第四蝕刻之程序包括：使圖16之結構旋轉，使得半導體基板106覆於BEOL互連結構108上方。此外，程序包括：使一光阻層形成於半導體基板106上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至半導體基板106；及移除該光阻層。 如由圖18之橫截面圖1800所繪示，透過釋放開口804及/或空腔124使一第五蝕刻執行至犧牲介電區域504 (參閱(例如)圖17)中以移除犧牲介電區域504且擴展空腔124。在一些實施例中，藉由透過釋放開口804及/或空腔124將一蝕刻劑施加至犧牲介電區域504而執行第五蝕刻。蝕刻劑可為(例如) VHF或BOE。此外，在一些實施例中，橫向蝕刻停止層210、晶種層132及壓電層122係相同材料，及/或橫向蝕刻停止層210、晶種層132、壓電層122及半導體基板106對蝕刻劑耐蝕。 有利地，圖3至圖7、圖8A至圖8E、圖9A至圖9F及圖10至圖18之方法在無需使用引線接合之情況下形成整合在一起之MEMS裝置104及CMOS裝置102，使得MEMS裝置104與CMOS裝置102之間之寄生電容可降低。此外，方法可有利地在晶圓級處執行以減少封裝時間且降低封裝複雜性。此外，方法係有利地為單晶的，此係因為CMOS裝置102直接形成於CMOS裝置102之半導體基板(例如晶圓) 106上，無需使用犧牲基板或接合。此外，藉由使MEMS裝置104之空腔124形成於CMOS裝置102之BEOL互連結構108中，且藉由使用垂直蝕刻停止層204及橫向蝕刻停止層210，空腔124之界限被有利地明確界定且空腔124可有利地擴大。此外，方法可取決於延伸穿過半導體基板106之空腔124而用於形成麥克風或其他MEMS裝置。 參考圖19，圖中提供圖3至圖7、圖8A至圖8E、圖9A至圖9F及圖10至圖18之方法之一些實施例之一流程圖1900。 在1902中，使一頂部佈線層形成於一ILD堆疊上方，其中該ILD堆疊覆蓋CMOS裝置且容納電耦合至該等CMOS裝置之一或多個佈線層。參閱(例如)圖4或圖10。 在1904中，形成覆蓋該ILD堆疊及該頂部佈線層之一鈍化層。參閱(例如)圖4或圖10。 在1906中，使一第一蝕刻執行至至少該鈍化層中以使橫向環繞一犧牲介電區域之一溝槽形成於該鈍化層中。參閱(例如)圖5或圖11。 在1908中，形成加襯於該溝槽中且具有與該鈍化層之頂面齊平之一頂面的一橫向蝕刻停止層。參閱(例如)圖6及圖7或圖12及圖13。 在1910中，形成堆疊於該鈍化層及該橫向蝕刻停止層上方之一晶種層、一第一電極層及一壓電層。參閱(例如)圖7、圖8A及圖8B、圖7、圖9A及圖9B或圖13及圖14。 在1912中，形成位於該壓電層上方且延伸穿過該壓電層而至該第一電極層之一第二電極層。參閱(例如)圖8C及圖8D、圖9C及圖9D或圖15及圖16。 在1914中，使一第二蝕刻執行至該犧牲介電區域中以移除該犧牲介電區域且形成一空腔。參閱(例如)圖8E、圖9F或圖18。 儘管本文中已將由流程圖1900描述之方法繪示且描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯為意在限制。例如，一些動作可依不同順序發生及/或與除本文所繪示及/或所描述之動作或事件之外之其他動作或事件同時發生。此外，可不需要所有繪示動作來實施本文描述之一或多個態樣或實施例，而是可在一或多個單獨動作及/或階段中實施本文所描繪之動作之一或多者。 參考圖20、圖21、圖22A至圖22I、圖23A至圖23K，圖中提供用於製造圖2F及圖2G之IC之方法之一些實施例之一系列橫截面圖2000、2100、2200A至2200I、2300A至2300K。 如由圖20之橫截面圖2000所繪示，提供或依其他方式形成一CMOS IC。CMOS IC包括配置於一半導體基板106頂上之CMOS裝置102及覆蓋CMOS裝置102及半導體基板106之一BEOL互連結構108。BEOL互連結構108包括一介電區域110以及交替堆疊於介電區域110內之複數個佈線層112及複數個通孔層114。介電區域包括彼此上下堆疊之ILD層202及覆蓋ILD層202之一第一鈍化層206a。複數個佈線層112包括透過下伏佈線層及通孔層114電耦合至CMOS裝置102之一頂部佈線層112a。通孔層114包括一接觸通孔層116及一或多個引線間通孔層118。 如由圖21之橫截面圖2100所繪示，形成堆疊於一犧牲基板2002上方且覆蓋犧牲基板2002之一或多個頂蓋層218。犧牲基板2002可為(例如)單晶矽之一塊體基板或一些其他半導體之一塊體基板。用於形成(若干)頂蓋層218之程序可(例如)包括：藉由濺鍍、熱氧化、氣相沈積或上述各者之一組合而循序沈積及/或生長個別頂蓋層218a、218b、218c。 在一些實施例中，(若干)頂蓋層218經形成有一第一頂蓋層218a、第一頂蓋層218a下方之一第二頂蓋層218b及第二頂蓋層218b底部之一第三頂蓋層218c。此外，在一些實施例中，第一頂蓋層218a及第三頂蓋層218c由相同材料形成，且第二頂蓋層218b由不同於第一頂蓋層218a及第三頂蓋層218c之一材料形成。例如，第一頂蓋層218a及第三頂蓋層218c可由二氧化矽或一些其他介電質形成，及/或第二頂蓋層218b可由多晶矽形成。在其他實施例中，(若干)頂蓋層218僅經形成有第一頂蓋層218a。在其他實施例中，(若干)頂蓋層218僅經形成有第一頂蓋層218a及第二頂蓋層218b。 參考圖22A至圖22I，圖中提供用於製造圖2F之IC之一方法之一些實施例之一系列橫截面圖2200A至圖2200I。 如由圖22A之橫截面圖2200A所繪示，形成覆蓋(若干)頂蓋層218之一晶種層132。晶種層132可(例如)由氮化鋁、氧化鋁、碳化矽或對VHF或BOE耐蝕之一介電材料形成。此外，晶種層132可(例如)藉由濺鍍或氣相沈積而形成。 亦如由圖22A之橫截面圖2200A所繪示，一第一電極層126形成於晶種層132上方，且進一步形成有複數個個別電極。在一些實施例中，第一電極層126由鉬、鋁、金或鉑形成。此外，在一些實施例中，用於形成第一電極層126之程序包括：沈積或生長覆蓋晶種層132之第一電極層126；及隨後圖案化第一電極層126。第一電極層126可(例如)藉由(例如)濺鍍或氣相沈積而沈積或生長，且第一電極層126可(例如)使用光微影來圖案化。 亦如由圖22A之橫截面圖2200A所繪示，形成覆蓋晶種層132及第一電極層126之一壓電層122。在一些實施例中，壓電層122由氮化鋁、氧化鋅或鋯鈦酸鉛形成，及/或由相同於晶種層132之材料形成。此外，在一些實施例中，壓電層122藉由濺鍍或氣相沈積而形成及/或自晶種層132生長。 如由圖22B之橫截面圖2200B所繪示，使一第一蝕刻執行至壓電層122中以形成曝露第一電極層126之一或多個第一通孔802。在一些實施例中，用於執行第一蝕刻之程序包括：使一光阻層形成於壓電層122上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至壓電層122；及移除該光阻層。 如由圖22C之橫截面圖2200C所繪示，一第二電極層128形成於壓電層122上方。此外，形成加襯於(若干)第一通孔802中之第二電極層128，使得第二電極層128電耦合至第一電極層126。可(例如)形成等形地加襯於(若干)第一通孔802中之第二電極層128，及/或第二電極層128可(例如)由鋁銅、鉬、鋁或金形成。 在一些實施例中，用於形成第二電極層128之程序包括：沈積或生長第二電極層128；及隨後圖案化第二電極層128。第二電極層128可(例如)藉由(例如)濺鍍或氣相沈積而沈積或生長。此外，可(例如)使用光微影來圖案化第二電極層128。 如由圖22D之橫截面圖2200D所繪示，形成覆蓋壓電層122及第二電極層128之一第二鈍化層206b。此外，第二鈍化層206b經形成有一平坦上表面或頂面。第二鈍化層206b可由(例如)二氧化矽、低κ介電質、一些其他介電質或上述各者之一組合形成。 在一些實施例中，用於形成第二鈍化層206b之程序包括：沈積或生長第二鈍化層206b；及隨後使一平坦化執行至第二鈍化層206b之上表面或頂面中。第二鈍化層206b可(例如)藉由(例如)氣相沈積、熱氧化或濺鍍而沈積或生長。平坦化可(例如)藉由一CMP而執行。 如由圖22E之橫截面圖2200E所繪示，使一第二蝕刻執行至第二鈍化層206b中以形成曝露第二電極層128之一空腔124。在一些實施例中，用於執行第二蝕刻之程序包括：使一光阻層形成於第二鈍化層206b上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第二鈍化層206b；及移除該光阻層。 如由圖22F之橫截面圖2200F所繪示，圖22E之半導體結構沿第一鈍化層206a與第二鈍化層206b之間之一接合界面216熔融接合至圖20之CMOS IC。在一些實施例中，根據一親水熔融接合程序而執行熔融接合。 如由圖22G之橫截面圖2200G所繪示，移除圖22F之犧牲基板2002。此外，在一些實施例中，移除(若干)頂蓋層218之至少一者。例如，可移除圖22F之第三頂蓋層218c。在一些實施例中，用於移除犧牲基板2002及/或(若干)頂蓋層218之至少一者的程序包括一CMP及/或一回蝕。 如由圖22H之橫截面圖2200H所繪示，使一第三蝕刻執行至(若干)頂蓋層218中，穿過壓電層122而執行至頂部佈線層112a及第二電極層128以形成分別曝露頂部佈線層112a及第二電極層128之複數個第二通孔2202。 在一些實施例中，用於執行第三蝕刻之程序包括：使一第一光阻層形成於(若干)頂蓋層218上方且圖案化該第一光阻層。在此等實施例中，在該第一光阻層準備就緒之後將一第一蝕刻劑施加至(若干)頂蓋層218及壓電層122以形成曝露第二電極層128之一通孔，且隨後移除該第一光阻層。此外，在一些實施例中，程序包括：在移除該第一光阻層之後，使一第二光阻層於形成(若干)頂蓋層218上方且圖案化該第二光阻層。在此等實施例中，在該第二光阻層準備就緒之後將一第二蝕刻劑施加至(若干)頂蓋層218、壓電層122及第一鈍化層206a及第二鈍化層206b以形成曝露頂部佈線層112a之一通孔，且移除該第二光阻層。 如由圖22I之橫截面圖2200I所繪示，一第三電極層220a形成於晶種層132及(若干)頂蓋層218上方。此外，形成加襯於第二通孔2202中之第三電極層220a，使得第三電極層220a電耦合至頂部佈線層112a及第二電極層128。第三電極層220a可(例如)由鋁銅、銅、鋁、鎢或一些其他導電材料形成。 在一些實施例中，用於形成第三電極層220a之程序包括：沈積或生長第三電極層220a；及隨後圖案化第三電極層220a。第三電極層220a可(例如)藉由(例如)濺鍍或氣相沈積而沈積或生長，且第三電極層220a可(例如)使用光微影來圖案化。 亦如由圖22I之橫截面圖2200I所繪示，在其中第二頂蓋層218b保留且導電的一些實施例中，使一第四蝕刻執行至第二頂蓋層218b中。第四蝕刻將第二頂蓋層218b圖案化成個別分段，且形成使第三電極層220a之個別電極電隔離之隔離溝槽224，否則，第二頂蓋層218b會將該等電極短接在一起。在一些實施例中，用於執行第四蝕刻之程序包括：使一光阻層形成於第二頂蓋層218b及第三電極層220a上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第二頂蓋層218b；及移除該光阻層。 參考圖23A至圖23K，圖中提供用於製造圖2G之IC之一方法之一些實施例之一系列橫截面圖2300A至2300K。圖23A至圖23K之實施例可替代(例如)圖22A至圖22I之實施例及/或可(例如)自圖21繼續。 如由圖23A之橫截面圖2300A所繪示，一晶種層132形成於(若干)頂蓋層218上方，一第一電極層126形成於晶種層132上方，且一壓電層122形成於第一電極層126上方。此外，形成未圖案化且覆蓋晶種層132之第一電極層126。在一些實施例中，除第一電極層126未經圖案化之外，如相對於圖22A所描述般形成晶種層132、第一電極層126及壓電層122。 如由圖23B之橫截面圖2300B所繪示，使一第一蝕刻執行至晶種層132、第一電極層126及壓電層122中以移除橫向環繞一裝置區域之周邊區域。此外，在一些實施例中，第一蝕刻使一裝置開口2302形成於裝置區域中。在一些實施例中，用於執行第一蝕刻之程序包括：使一光阻層形成於壓電層122上方且圖案化該光阻層；及在該光阻層準備就緒之後將一蝕刻劑施加至晶種層132、第一電極層126及壓電層122。在此等實施例中，程序進一步包括：移除該光阻層。 如由圖23C之橫截面圖2300C所繪示，形成覆蓋且橫向圍封晶種層132、第一電極層126及壓電層122之一圍封介電層226。此外，圍封介電層226經形成有一平坦上表面或頂面。圍封介電層226可(例如)由二氧化矽、一些其他氧化物或一些其他介電質形成。 在一些實施例中，用於形成圍封介電層226之程序包括：沈積或生長圍封介電層226；及隨後使一平坦化執行至圍封介電層226之上表面或頂面中。圍封介電層226可(例如)藉由(例如)濺鍍、氣相沈積或熱氧化而沈積或生長。此外，平坦化可(例如)藉由一CMP而執行。 如由圖23D之橫截面圖2300D所繪示，使一第二蝕刻執行至圍封介電層226中以使圍封介電層226之上表面或頂面凹入至留間隔於壓電層122之一上表面或頂面與晶種層132之一下表面或底面之間之一位置。在一些實施例中，第二蝕刻包括：將一蝕刻劑施加至圍封介電層226達一預定時間段。蝕刻劑可(例如)相對於晶種層132、第一電極層126及壓電層122而選擇或偏好圍封介電層226。 如由圖23E之橫截面圖2300E所繪示，使一第三蝕刻執行至壓電層122中以形成曝露第一電極層126之一或多個通孔802。可(例如)如相對於圖22B所描述般執行第三蝕刻。 如由圖23F之橫截面圖2300F所繪示，一第二電極層128形成於壓電層122及圍封介電層226上方。此外，形成加襯於(若干)通孔802 (參閱(例如)圖23E)中之第二電極層128，使得第二電極層128電耦合至第一電極層126。可(例如)如相對於圖22C所描述般形成第二電極層128。 亦如由圖23F之橫截面圖2300F所繪示，形成覆蓋壓電層122、第二電極層128及圍封介電層226之一第二鈍化層206b。此外，第二鈍化層206b經形成有一平坦上表面或頂面。可(例如)如相對於圖22D所描述般形成第二鈍化層206b。 如由圖23G之橫截面圖2300G所繪示，使一第四蝕刻執行至第二鈍化層206b中以形成曝露第二電極層128之一空腔124。可(例如)如相對於圖22E所描述般執行第四蝕刻。 如由圖23H之橫截面圖2300H所繪示，圖23G之半導體結構沿第一鈍化層206a與第二鈍化層206b之間之一接合界面216熔融接合至圖20之CMOS IC。可(例如)如相對於圖22F所描述般執行接合。 如由圖23I之橫截面圖2300I所繪示，移除圖23H之犧牲基板2002。此外，在一些實施例中，移除(若干)頂蓋層218之至少一者。可(例如)如相對於圖22G所描述般執行移除。 如由圖23J之橫截面圖2300J所繪示，使一第五蝕刻執行至(若干)頂蓋層218中，穿過壓電層122而執行至頂部佈線層112a及第二電極層128以形成分別曝露頂部佈線層112a及第二電極層128之複數個第二通孔2202。可(例如)如相對於圖22H所描述般執行第五蝕刻。 如由圖23K之橫截面圖2300K所繪示，一第三電極層220a形成於晶種層132及(若干)頂蓋層218上方。此外，形成加襯於第二通孔2202中之第三電極層220a，使得第三電極層220a電耦合至頂部佈線層112a及第二電極層128。可(例如)如相對於圖22I所描述般形成第三電極層220a。 亦如由圖23K之橫截面圖2300K所繪示，在其中第二頂蓋層218b保留且導電的一些實施例中，使一第六蝕刻執行至第二頂蓋層218b中。第六蝕刻將第二頂蓋層218b圖案化成個別分段，且形成使第三電極層220a之個別電極電隔離之隔離溝槽224，否則，第二頂蓋層218b會將該等電極短接在一起。可(例如)如相對於圖22I所描述般執行第六蝕刻。 有利地，壓電層122可為高品質的，此係因為在形成壓電層122之後圖案化第一電極層126。例如，壓電層122可具有一高度一致結晶定向。由於壓電層122之高品質，MEMS裝置104可(例如)具有高效能，諸如對外部刺激高度敏感。 參考圖24至圖31，圖中提供用於製造圖2H之IC之一方法之一些實施例之一系列橫截面圖2400至3100。 如由圖24之橫截面圖2400所繪示，形成一頂部佈線層112a及一頂部引線間通孔層118a。頂部佈線層112a形成於一BEOL互連結構108之ILD層202上方且包括橫向延伸以圍封且界定一空腔124之側壁的一引線228。ILD層202覆蓋配置於一半導體基板106頂上之CMOS裝置102，且進一步容納交替堆疊於ILD層202內之一或多個佈線層112及一或多個通孔層114。形成延伸至頂部佈線層112a下方之一佈線層的頂部引線間通孔層118a，且頂部引線間通孔層118a將頂部佈線層112a電耦合至CMOS裝置102。頂部佈線層112a及頂部引線間通孔層118a可(例如)藉由一雙鑲嵌式程序或一單鑲嵌式程序而形成。 如由圖25之橫截面圖2500所繪示，形成堆疊於一犧牲基板2002上方且覆蓋犧牲基板2002之一或多個頂蓋層218。在一些實施例中，(若干)頂蓋層218經形成有一第一頂蓋層218a、第一頂蓋層218a下方之一第二頂蓋層218b及第二頂蓋層218b下方之一第三頂蓋層218c。可(例如)如相對於圖21所描述般形成(若干)頂蓋層218。 亦如由圖25之橫截面圖2500所繪示，一晶種層132形成於(若干)頂蓋層218上方，一第一電極層126形成於晶種層132上方，且一壓電層122形成於第一電極層126上方。在一些實施例中，如相對於圖22A所描述般形成晶種層132、第一電極層126及壓電層122。 如由圖26之橫截面圖2600所繪示，使一第一蝕刻執行至壓電層122中以形成曝露第一電極層126之一或多個第一通孔802。可(例如)如相對於圖22B所描述般執行第一蝕刻。 如由圖27之橫截面圖2700所繪示，一第二電極層128形成於壓電層122上方。此外，形成加襯於(若干)第一通孔802中之第二電極層128，使得第二電極層128電耦合至第一電極層126。可(例如)如相對於圖22C所描述般形成第二電極層128。 如由圖28之橫截面圖2800所繪示，圖27之半導體結構沿頂部佈線層112a與第二電極層128之間之一接合界面216共晶或共價接合至圖24之半導體結構。在一些實施例中，接合程序係其中頂部佈線層112a及第二電極層128係鋁銅、鋁、金或摻雜矽的一共價接合程序。在其他實施例中，接合程序係其中頂部佈線層112a及第二電極層128分別為鋁及鍺、分別為金及鍺或分別為金及摻雜矽的一共晶接合程序。 如由圖29之橫截面圖2900所繪示，移除圖28之犧牲基板2002。此外，在一些實施例中，移除(若干)頂蓋層218之至少一者。可(例如)如相對於圖22G所描述般執行移除。 如由圖30之橫截面圖3000所繪示，使一第二蝕刻穿過(若干)頂蓋層218及晶種層132而執行至第一電極層126以形成曝露第一電極層126之複數個第二通孔2202。在一些實施例中，用於執行第二蝕刻之程序包括：使一光阻層形成於(若干)頂蓋層218上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至(若干)頂蓋層218及晶種層132；及移除該光阻層。 如由圖31之橫截面圖3100所繪示，一第三電極層220a形成於(若干)頂蓋層218上方。此外，形成加襯於第二通孔2202中之第三電極層220a，使得第三電極層220a電耦合至第一電極層126。可(例如)如相對於圖22I所描述般形成第三電極層220a。 亦如由圖31之橫截面圖3100所繪示，在其中第二頂蓋層218b保留且導電的一些實施例中，使一第三蝕刻執行至第二頂蓋層218b中。第三蝕刻將第二頂蓋層218b圖案化成個別分段，且形成使第三電極層220a之個別電極電隔離之隔離溝槽224，否則，第二頂蓋層218b會將該等電極短接在一起。可(例如)如相對於圖22I所描述般執行第三蝕刻。 有利地，圖20、圖21、圖22A至圖22I、圖23A至圖23K及圖24至圖31之方法藉由接合程序且無需使用引線接合而形成整合在一起之MEMS裝置104及CMOS裝置102，使得MEMS裝置104與CMOS裝置102之間之寄生電容可降低。例如，圖24至圖31之方法藉由接合程序本身而提供電耦合。作為另一實例，圖20、圖21、圖22A至圖22I、圖23A至圖23K之方法藉由通孔而提供電耦合。此外，方法可有利地在晶圓級處執行以減少封裝時間且降低封裝複雜性。此外，方法在接合程序之前使MEMS裝置104有利地形成於犧牲基板2002 (參閱(例如)圖21)上以最少化後接合程序。 參考圖32，圖中提供圖20、圖21、圖22A至圖22I、圖23A至圖23K及圖24至圖31之方法之一些實施例之一流程圖3200。 在3202中，使一頂部佈線層形成於一ILD堆疊上方，其中該ILD堆疊覆蓋CMOS裝置及該等CMOS裝置配置於其內之一半導體基板。參閱(例如)圖20或圖24。 在3204中，使一或多個頂蓋層形成於一犧牲基板上方。參閱(例如)圖21或圖25。 在3206中，形成堆疊於該(等)頂蓋層上方之一晶種層、一第一電極層及一壓電層。參閱(例如)圖22A、圖23A或圖25。 在3208中，形成位於該壓電層上方且形成延伸穿過該壓電層而至該第一電極層之一第二電極層。參閱(例如)圖22B及圖22C、圖23E及圖23F或圖26及圖27。 在3210中，將該犧牲基板接合至該半導體基板。參閱(例如)圖22F、圖23H或圖28。 在3212中，移除該犧牲基板，且在一些實施例中，移除該(等)頂蓋層之至少一者。參閱(例如)圖22G、圖23I或圖29。 在3214中，使一第三電極層形成於該晶種層及該(等)頂蓋層上方。參閱(例如)圖22H及圖22I、圖23J及圖23K或圖30及圖31。 儘管本文中已將由流程圖3200描述之方法繪示且描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯為意在限制。例如，一些動作可依不同順序發生及/或與除本文所繪示及/或所描述之動作或事件之外之其他動作或事件同時發生。此外，可不需要所有繪示動作來實施本文描述之一或多個態樣或實施例，而是可在一或多個單獨動作及/或階段中實施本文所描繪之動作之一或多者。 參考圖33至圖35、圖36A至圖36F及圖37A至圖37I，圖中提供用於製造圖2I及圖2J之IC之一程序之一些實施例之一系列橫截面圖3300至3500、3600A至3600F、3700A至3700I。 如由圖33之橫截面圖3300所繪示，提供或依其他方式形成一CMOS IC。CMOS IC包括配置於一半導體基板106頂上之CMOS裝置102及覆蓋CMOS裝置102及半導體基板106之一BEOL互連結構108。BEOL互連結構108包括一介電區域110以及交替堆疊於介電區域110內之複數個佈線層112及複數個通孔層114。介電區域110包括彼此上下堆疊之ILD層202及覆蓋ILD層202之一第一鈍化層206a。複數個佈線層112包括透過下伏佈線層及通孔層114電耦合至CMOS裝置102之一頂部佈線層112a。通孔層114包括一接觸通孔層116及一或多個引線間通孔層118。 如由圖34之橫截面圖3400所繪示，使一第一蝕刻執行至第一鈍化層206a中以形成一空腔124。在一些實施例中，用於執行第一蝕刻之程序包括：使一光阻層形成於第一鈍化層206a上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第一鈍化層206a；移除該光阻層。 如由圖35之橫截面圖3500所繪示，形成堆疊覆蓋一犧牲基板2002之一或多個頂蓋層218。用於形成(若干)頂蓋層218之程序可(例如)包括：藉由濺鍍、熱氧化、氣相沈積或上述各者之一組合而循序沈積及/或生長個別頂蓋層218a。在一些實施例中，(若干)頂蓋層218僅經形成有一第一頂蓋層218a。第一頂蓋層218a可(例如)由二氧化矽或一些其他介電質形成。 亦如由圖35之橫截面圖3500所繪示，形成覆蓋(若干)頂蓋層218之一晶種層132。晶種層132可(例如)由氮化鋁、氧化鋁、碳化矽或對VHF或BOE耐蝕之一介電材料形成。此外，晶種層132可(例如)藉由濺鍍或氣相沈積而形成。 亦如由圖35之橫截面圖3500所繪示，形成覆蓋晶種層132之一第三電極層220b，且進一步形成未經圖案化之第三電極層220b。在一些實施例中，第三電極層220b由鉬、鋁、金或鉑形成。此外，在一些實施例中，用於形成第三電極層220b之程序包括：藉由(例如)濺鍍或氣相沈積而沈積或生長覆蓋晶種層132之第三電極層220b。 亦如由圖35之橫截面圖3500所繪示，形成覆蓋第三電極層220b之一壓電層122。在一些實施例中，壓電層122由氮化鋁、氧化鋅或鋯鈦酸鉛形成，及/或由相同於晶種層132之材料形成。此外，在一些實施例中，壓電層122藉由濺鍍或氣相沈積而形成。 參考圖36A至圖36F，圖中提供用於製造圖2I之IC之一方法之一些實施例之一系列橫截面圖3600A至3600F。 如由圖36A之橫截面圖3600A所繪示，一第一電極層126形成於壓電層122上方，且進一步經形成有複數個個別電極。在一些實施例中，第一電極層126由鉬、鋁、金或鉑形成。此外，在一些實施例中，用於形成第一電極層126之程序包括：沈積或生長覆蓋壓電層122之第一電極層126；及隨後圖案化第一電極層126。第一電極層126可(例如)藉由(例如)濺鍍或氣相沈積而沈積或生長，且第一電極層126可(例如)使用光微影來圖案化。 亦如由圖36A之橫截面圖3600A所繪示，形成覆蓋壓電層122及第一電極層126之一第二鈍化層206b。此外，第二鈍化層206b經形成有一平坦上表面或頂面。第二鈍化層206b可由(例如)二氧化矽、低κ介電質、一些其他介電質或上述各者之一組合形成。 在一些實施例中，用於形成第二鈍化層206b之程序包括：沈積或生長第二鈍化層206b；及隨後使一平坦化執行至第二鈍化層206b之上表面或頂面中。第二鈍化層206b可(例如)藉由(例如)氣相沈積、熱氧化或濺鍍而沈積或生長。平坦化可(例如)藉由一CMP而執行。 如由圖36B之橫截面圖3600B所繪示，圖36A之半導體結構沿第一鈍化層206a與第二鈍化層206b之間之一接合界面216熔融接合至圖34之CMOS IC。在一些實施例中，根據一親水熔融接合程序而執行熔融接合。 如由圖36C之橫截面圖3600C所繪示，移除圖36B之犧牲基板2002、圖36B之(若干)頂蓋層218及圖36B之晶種層132，藉此曝露第三電極層220b。在一些實施例中，用於移除犧牲基板2002、(若干)頂蓋層218及晶種層132之程序包括一CMP及/或一回蝕。 如由圖36D之橫截面圖3600D所繪示，使一第二蝕刻執行至第三電極層220b中以圖案化第三電極層220b且自第三電極層220b形成個別電極。在一些實施例中，用於執行第二蝕刻之程序包括：使一光阻層形成於第三電極層220b上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第三電極層220b；及移除該光阻層。 如由圖36E之橫截面圖3600E所繪示，使一第三蝕刻穿過壓電層122而執行至頂部佈線層112a及第一電極層126以形成分別曝露頂部佈線層112a及第一電極層126之複數個通孔802。 在一些實施例中，用於執行第三蝕刻之程序包括：使一第一光阻層形成於壓電層122及第三電極層220b上方且圖案化該第一光阻層。在此等實施例中，在該第一光阻層準備就緒之後將一第一蝕刻劑施加至壓電層122以形成曝露第一電極層126之一通孔，且移除該第一光阻層。此外，在一些實施例中，程序包括：在移除該第一光阻層之後，使一第二光阻層形成於壓電層122及第三電極層220b上方且圖案化該第二光阻層。在此等實施例中，在該第二光阻層準備就緒之後將一第二蝕刻劑施加至壓電層122及第一鈍化層206a及第二鈍化層206b以形成曝露頂部佈線層112a之一通孔，且移除該第二光阻層。 如由圖36F之橫截面圖3600F所繪示，一第二電極層128形成於壓電層122及第三電極層220b上方。此外，形成加襯於一或多個通孔802中之第二電極層128，使得第二電極層128電耦合至第一電極層126及頂部佈線層112a。在一些實施例中，用於形成第二電極層128之程序包括：沈積或生長第二電極層128；及隨後圖案化第二電極層128。第二電極層128可藉由(例如)濺鍍或氣相沈積而沈積或生長，及/或圖案化可藉由(例如)光微影而執行。 參考圖37A至圖37I，圖中提供用於製造圖2J之IC之一方法之一些實施例之一系列橫截面圖3700A至3700I。圖37A至圖37I之實施例可替代(例如)圖36A至圖36F之實施例及/或可(例如)自圖35繼續。 如由圖37A之橫截面圖3700A所繪示，一第一電極層126形成於壓電層122上方，且形成未經圖案化之第一電極層126。除第一電極層126未經圖案化之外，可(例如)如相對於圖36A所描述般形成第一電極層126。 亦如由圖37A之橫截面圖3700A所繪示，形成覆蓋第一電極層126之一第二鈍化層206b。此外，第二鈍化層206b經形成有一平坦上表面或頂面。可(例如)如相對於圖36A所描述般形成第二鈍化層206b。 如由圖37B之橫截面圖3700B所繪示，圖37A之半導體結構沿第一鈍化層206a與第二鈍化層206b之間之一接合界面216熔融接合至圖34之CMOS IC。可(例如)如相對於圖36B所描述般執行接合。 如由圖37C之橫截面圖3700C所繪示，移除圖37B之犧牲基板2002、圖37B之(若干)頂蓋層218及圖37B之晶種層132，藉此曝露第三電極層220b。可(例如)如相對於圖36C所描述般執行移除。 如由圖37D之橫截面圖3700D所繪示，使一第二蝕刻執行至第三電極層220b、第一電極層126及壓電層122中以移除橫向環繞一裝置區域之周邊區域。此外，在一些實施例中，第二蝕刻使一裝置開口2302形成於裝置區域中。在一些實施例中，用於執行第二蝕刻之程序包括：使一光阻層形成於第三電極層220b上方且圖案化該光阻層；在該光阻層準備就緒之後將一蝕刻劑施加至第三電極層220b、第一電極層126及壓電層122；及移除該光阻層。 如由圖37E之橫截面圖3700E所繪示，形成覆蓋且橫向圍封第三電極層220b、第一電極層126及壓電層122之一圍封介電層226。此外，圍封介電層226經形成有一平坦上表面或頂面。圍封介電層226可(例如)由二氧化矽、一些其他氧化物或一些其他介電質形成。 在一些實施例中，用於形成圍封介電層226之程序包括：沈積或生長圍封介電層226；及隨後使一平坦化執行至圍封介電層226之上表面或頂面中。圍封介電層226可(例如)藉由(例如)濺鍍、氣相沈積或熱氧化而沈積或生長。此外，平坦化可(例如)藉由一CMP而執行。 如由圖37F之橫截面圖3700F所繪示，使一第三蝕刻執行至圍封介電層226中以使圍封介電層226之上表面或頂面凹入至留間隔於第三電極層220b之一上表面或頂面與第一電極層126之一下表面或底面之間之一位置。在一些實施例中，第三蝕刻包括：將一蝕刻劑施加至圍封介電層226達一預定時間段。蝕刻劑可(例如)相對於第三電極層220b、第一電極層126及壓電層122而選擇或偏好圍封介電層226。 如由圖37G之橫截面圖3700G所繪示，使一第四蝕刻執行至第三電極層220b中以圖案化第三電極層220b且自第三電極層220b形成個別電極。可(例如)如相對於圖36D所描述般執行第四蝕刻。 如由圖37H之橫截面圖3700H所繪示，使一第五蝕刻穿過壓電層122而執行至頂部佈線層112a及第一電極層126以形成分別曝露頂部佈線層112a及第一電極層126之複數個通孔802。可(例如)如相對於圖36E所描述般執行第五蝕刻。 如由圖37I之橫截面圖3700I所繪示，一第二電極層128形成於壓電層122及第三電極層220b上方。此外，形成加襯於一或多個通孔802中之第二電極層128，使得第二電極層128電耦合至第一電極層126及頂部佈線層112a。可(例如)如相對於圖36F所描述般形成第二電極層128。 有利地，圖33至圖35、圖36A至圖36F及圖37A至圖37I之方法藉由接合程序且無需使用引線接合而形成整合在一起之MEMS裝置104及CMOS裝置102，使得MEMS裝置104與CMOS裝置102之間之寄生電容可降低。此外，方法可有利地在晶圓級處執行以減少封裝時間且降低封裝複雜性。此外，方法在接合程序之前使MEMS裝置104有利地形成於犧牲基板2002上以最少化後接合程序。此外，方法在形成壓電層122之後圖案化第三電極層220b，使得壓電層122可為高品質的。例如，壓電層122可具有一高度一致結晶定向。由於壓電層122之改良品質，MEMS裝置104可(例如)具有高效能及/或高敏感度。 參考圖38，圖中提供圖33至圖35、圖36A至圖36F及圖37A至圖37I之方法之一些實施例之一流程圖3800。 在3802中，提供包括堆疊於一介電區域內之佈線層的一CMOS IC，其中該等佈線層及該介電區域分別包括一頂部佈線層及覆蓋該頂部佈線層之一第一鈍化層。參閱(例如)圖33。 在3804中，使一蝕刻執行至該第一鈍化層中以形成一空腔。參閱(例如)圖34。 在3806中，使一或多個頂蓋層形成於一犧牲基板上方。參閱(例如)圖35。 在3808中，形成堆疊於該(等)頂蓋層上方之一晶種層、一第三電極層及一壓電層。參閱(例如)圖35。 在3810中，使一第一電極層形成於該壓電層上方。參閱(例如)圖36A或圖37A。 在3812中，形成覆蓋該壓電層及該第一電極層之一第二鈍化層。參閱(例如)圖36A或圖37A。 在3814中，將該第二鈍化層接合至該第一鈍化層。參閱(例如)圖36B或圖37B。 在3816中，移除該犧牲基板及該(等)頂蓋層。參閱(例如)圖36C或圖37C。 在3818中，形成位於該壓電層及該第三電極層上方且延伸穿過該壓電層而至該第一電極層之一第二電極層。參閱(例如)圖36E及圖36F或圖37H及圖37I。 儘管本文中已將由流程圖3800描述之方法繪示且描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯為意在限制。例如，一些動作可依不同順序發生及/或與除本文所繪示及/或所描述之動作或事件之外之其他動作或事件同時發生。此外，可不需要所有繪示動作來實施本文描述之一或多個態樣或實施例，而是可在一或多個單獨動作及/或階段中實施本文所描繪之動作之一或多者。 鑑於上文，本申請案之一些實施例提供一種IC，其包括一半導體基板、一BEOL互連結構、一壓電層、一第一電極層、一第二電極層及一空腔。該BEOL互連結構位於該半導體基板上方。該壓電層位於該BEOL互連結構上方且包括一MEMS裝置。一第一電極層及一第二電極層位於該BEOL互連結構上方。該壓電層配置於該第一電極層與該第二電極層之間，且該第二電極層包括延伸穿過該壓電層而至該第一電極層之一通孔。該空腔位於該半導體基板與該壓電層之間。該MEMS裝置經組態以在該空腔內移動。 此外，本申請案之其他實施例提供一種用於製造一IC之方法。形成覆蓋一半導體基板之一BEOL互連結構，其中該BEOL互連結構包括一介電堆疊。使一第一蝕刻執行至該介電堆疊中以形成橫向環繞一犧牲介電區域之一溝槽。形成加襯於該溝槽中之一橫向蝕刻停止層。形成覆蓋該介電堆疊及該橫向蝕刻停止層之一壓電層。使一第二蝕刻執行至該犧牲介電區域中以移除該犧牲介電區域且形成一空腔來代替該犧牲介電區域。 此外，本申請案之其他實施例提供一種用於製造一IC之方法。使一頂部佈線層形成於堆疊於一半導體基板上方之ILD層上方。形成透過該等ILD層中之佈線電耦合至該半導體基板上之電子裝置的該頂部佈線層。使一壓電層形成於一犧牲基板上方。使一第一電極層形成於該犧牲基板上方。將該犧牲基板接合至該半導體基板，使得該犧牲基板覆於該頂部佈線層及該壓電層上方。移除該犧牲基板。一第二電極層形成於該壓電層上且包括延伸穿過該壓電層而至該第一電極層之一通孔。 上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本發明實施例之態樣。熟習技術者應瞭解，其可容易地使用本發明實施例作為設計或修改用於實施相同目的及/或達成本文所引入之實施例之相同優點之其他程序及結構的一基礎。熟習技術者亦應意識到，此等等效建構不應背離本發明實施例之精神及範疇，且其可在不背離本發明實施例之精神及範疇之情況下對本文作出各種改變、替代及更改。
100‧‧‧橫截面圖
102‧‧‧互補金屬氧化物半導體(CMOS)裝置
104‧‧‧微機電系統(MEMS)裝置
106‧‧‧半導體基板
108‧‧‧後段製程(BEOL)互連結構
110‧‧‧介電區域
112‧‧‧佈線層
112a‧‧‧頂部佈線層
114‧‧‧通孔層
116‧‧‧接觸通孔層
118‧‧‧引線間通孔層
118a‧‧‧頂部引線間通孔層
120‧‧‧裝置間通孔層
122‧‧‧壓電層
124‧‧‧空腔
126‧‧‧第一電極層
128‧‧‧第二電極層
130‧‧‧第一通孔
130a‧‧‧通孔
130b‧‧‧通孔
132‧‧‧晶種層
200A至200J‧‧‧橫截面圖
202‧‧‧層間介電(ILD)層
204‧‧‧垂直蝕刻停止層
206‧‧‧鈍化層
206a‧‧‧第一鈍化層
206b‧‧‧第二鈍化層
208‧‧‧釋放孔
210‧‧‧橫向蝕刻停止層
212‧‧‧填料層
214‧‧‧隔離溝槽
216‧‧‧接合界面
218‧‧‧頂蓋層
218a‧‧‧第一頂蓋層
218b‧‧‧第二頂蓋層
218c‧‧‧第三頂蓋層
220a‧‧‧第三電極層
220b‧‧‧第三電極層
222‧‧‧第二通孔
224‧‧‧隔離溝槽
226‧‧‧圍封介電層
228‧‧‧引線
300‧‧‧橫截面圖
400‧‧‧橫截面圖
500‧‧‧橫截面圖
502‧‧‧溝槽
504‧‧‧犧牲介電區域
600‧‧‧橫截面圖
700‧‧‧橫截面圖
800A至800E‧‧‧橫截面圖
802‧‧‧第一通孔
804‧‧‧釋放開口
900A至900F‧‧‧橫截面圖
1000至1800‧‧‧橫截面圖
1900‧‧‧流程圖
1902‧‧‧使頂部佈線層形成於ILD堆疊上方
1904‧‧‧形成覆蓋ILD堆疊及頂部佈線層之鈍化層
1906‧‧‧使第一蝕刻執行至至少鈍化層中以使橫向環繞犧牲介電區域之溝槽形成鈍化層中
1908‧‧‧形成加襯於溝槽中且具有與鈍化層之頂面齊平之頂面的橫向蝕刻停止層
1910‧‧‧形成堆疊於鈍化層及橫向蝕刻停止層上方之晶種層、第一電極層及壓電層
1912‧‧‧形成位於壓電層上方且延伸穿過壓電層而至第一電極層之第二電極層
1914‧‧‧使第二蝕刻執行至犧牲介電區域中以移除犧牲介電區域且形成空腔
2000‧‧‧橫截面圖
2002‧‧‧犧牲基板
2100‧‧‧橫截面圖
2200A至2200I‧‧‧橫截面圖
2202‧‧‧第二通孔
2300A至2300K‧‧‧橫截面圖
2302‧‧‧裝置開口
2400至3100‧‧‧橫截面圖
3200‧‧‧流程圖
3202‧‧‧使頂部佈線層形成於ILD堆疊上方
3204‧‧‧使一或多個頂蓋層形成於犧牲基板上方
3206‧‧‧形成堆疊於頂蓋層上方之晶種層、第一電極層及壓電層
3208‧‧‧形成位於壓電層上方且延伸穿過壓電層而至第一電極層之第二電極層
3210‧‧‧將犧牲基板接合至半導體基板
3212‧‧‧移除犧牲基板且在一些實施例中移除頂蓋層之至少一者
3214‧‧‧使第三電極層形成於晶種層及頂蓋層上方
3300至3500‧‧‧橫截面圖
3600A至3600F‧‧‧橫截面圖
3700A至3700I‧‧‧橫截面圖
3800‧‧‧流程圖
3802‧‧‧提供包括堆疊於介電區域內之佈線層的CMOS IC
3804‧‧‧使蝕刻執行至第一鈍化層中以形成空腔
3806‧‧‧使一或多個頂蓋層形成於犧牲基板上方
3808‧‧‧形成堆疊於頂蓋層上方之晶種層、第三電極層及壓電層
3810‧‧‧使第一電極層形成於壓電層上方
3812‧‧‧形成覆蓋壓電層及第一電極層之第二鈍化層
3814‧‧‧將第二鈍化層接合至第一鈍化層
3816‧‧‧移除犧牲基板及頂蓋層
3818‧‧‧形成位於壓電層及第三電極層上方且延伸穿過壓電層而至第一電極層之第二電極層
自結合附圖閱讀之以下詳細描述最佳理解本發明實施例之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。實際上，為使討論清楚，可隨意增大或減小各種構件之尺寸。 圖1繪示包括與一微機電系統(MEMS)裝置整合之互補金屬氧化物半導體(CMOS)裝置之一IC之一些實施例之一橫截面圖。 圖2A至圖2J繪示圖1之IC之一些更詳細實施例之橫截面圖。 圖3至圖7、圖8A至圖8E、圖9A至圖9F及圖10至圖18繪示用於製造圖2A至圖2E之IC之方法之一些實施例之一系列橫截面圖。 圖19繪示圖3至圖7、圖8A至圖8E、圖9A至圖9F及圖10至圖18之方法之一些實施例之一流程圖。 圖20、圖21、圖22A至圖22I、圖23A至圖23K及圖24至圖31繪示用於製造圖2F至圖2H之IC之方法之一些實施例之一系列橫截面圖。 圖32繪示圖20、圖21、圖22A至圖22I、圖23A至圖23K及圖24至圖31之方法之一些實施例之一流程圖。 圖33至圖35、圖36A至圖36F及圖37A至圖37I繪示用於製造圖2I及圖2J之IC之方法之一些實施例之一系列橫截面圖。 圖38繪示圖33至圖35、圖36A至圖36F及圖37A至圖37I之方法之一些實施例之一流程圖。

Claims (1)

  1. 一種積體電路(IC)，其包括： 一半導體基板； 一後段製程(BEOL)互連結構，其位於該半導體基板上方； 一壓電層，其位於該BEOL互連結構上方且包括一微機電系統(MEMS)裝置； 一第一電極層及一第二電極層，其等位於該BEOL互連結構上方，其中該壓電層配置於該第一電極層與該第二電極層之間，且其中該第二電極層包括延伸穿過該壓電層而至該第一電極層之一通孔；及 一空腔，其位於該半導體基板與該壓電層之間，其中該MEMS裝置經組態以在該空腔內移動。
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