TW201810610A - 多指靜電放電（esd）保護裝置的增強佈局 - Google Patents

多指靜電放電（esd）保護裝置的增強佈局 Download PDF

Info

Publication number
TW201810610A
TW201810610A TW106113603A TW106113603A TW201810610A TW 201810610 A TW201810610 A TW 201810610A TW 106113603 A TW106113603 A TW 106113603A TW 106113603 A TW106113603 A TW 106113603A TW 201810610 A TW201810610 A TW 201810610A
Authority
TW
Taiwan
Prior art keywords
protection device
finger
esd
esd protection
adjacent
Prior art date
Application number
TW106113603A
Other languages
English (en)
Other versions
TWI762482B (zh
Inventor
阿布Ｔ 卡比爾
Original Assignee
英特矽爾美國有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特矽爾美國有限公司 filed Critical 英特矽爾美國有限公司
Publication of TW201810610A publication Critical patent/TW201810610A/zh
Application granted granted Critical
Publication of TWI762482B publication Critical patent/TWI762482B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42304—Base electrodes for bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種多指ESD保護裝置的增強佈局具有若干實施例。在該等實施例中，用作基於多指NPN（或基於多指PNP）的多指ESD保護裝置中的電壓鉗位器的NPN（或PNP）電晶體的基極觸點設置在多指ESD保護裝置的相對邊緣處並且垂直於多指ESD保護裝置中的指狀物的方向定向。類似地，在基於多指NMOS（或基於多指PMOS）的多指ESD保護裝置中用作電壓鉗位器的NMOS（或PMOS）電晶體的主體觸點設置在多指ESD保護裝置的相對邊緣處並且垂直於多指ESD保護裝置中的指狀物的方向定向。

Description

多指靜電放電（ESD）保護裝置的增強佈局
本專利申請案主張於2016年4月26日提交的美國臨時專利申請第62/327,726號以及2017年3月29日提交的美國臨時專利申請第62/478,461號的優先權，該等申請的全部內容以引用方式併入本文。
本發明的實施例大體係關於靜電放電（ESD）保護，更特定言之係關於用於積體電路的ESD保護裝置的增強佈局。
金氧半導體場效應電晶體（MOSFET）和雙極結型電晶體（BJT）裝置通常用於CMOS積體電路中的靜電放電（ESD）保護，以將任何大的ESD感應電壓脈衝鉗位到足夠低的水平，以避免損壞所涉及的積體電路晶片中的半導體裝置及/或金屬互連件。然而，用於ESD保護的現有的基於雙極和MOSFET的鉗位器不能保護導通電壓低於所使用的ESD鉗位器的觸發電壓的任何半導體裝置。
實施例提供了一種用於多指ESD保護裝置的增強佈局。在一個示例性實施例中，多指ESD保護裝置包括複數個MOSFET裝置，例如並聯連接的複數個接地閘極NMOS（ggNMOS）電晶體裝置。在另一實施例中，MOSFET裝置包括複數個ggPMOS電晶體裝置。在另一個實施例中，多指ESD保護裝置包括並聯連接的複數個NPN電晶體裝置。在另一個實施例中，多指ESD保護裝置包括並聯連接的複數個PNP電晶體裝置。在任何情況下，用作基於多指NPN（或基於多指PNP）的多指ESD保護裝置中的電壓鉗位器的NPN（或PNP）電晶體的基極觸點設置在多指ESD保護裝置的相對邊緣處並且垂直於多指ESD保護裝置中的指狀物的定向定向。類似地，在基於多指NMOS（或基於多指PMOS）的多指ESD保護裝置中用作電壓鉗位器的NMOS（或PMOS）電晶體的主體觸點設置在多指ESD保護裝置的相對邊緣處並且垂直於多指ESD保護裝置中的指狀物的定向定向。
現在將參考附圖詳細描述本發明的實施例，附圖被提供為實施例的說明性實例，以使本領域技藝人士能夠實踐本領域技藝人士顯而易見的實施例和替代方案。值得注意的是，下面的附圖和實施例並不意味著將本發明實施例的範圍限制為單個實施例，而是藉由交換所描述或所示元件中的一些或所有元件來實現其他實施例。此外，在本發明的實施例的某些元件可以使用已知部件部分或完全實施的情況下，將僅描述理解本發明的實施例所必需的此類已知部件的彼等部分，以及此類已知部件的其它部分的詳細描述將被省略，以免使本發明的實施例變得模糊。被描述為以軟體實施的實施例不應該被限制於此，而是可以包括以硬體或軟體和硬體的組合實施的實施例，反之亦然，此對本領域的技藝人士將是顯而易見的，除非另有說明。在本說明書中，顯示單一部件的實施例不應被認為是限制性的；相反，本案意欲涵蓋包括複數個相同部件的其他實施例，反之亦然，除非本文另有明確說明。此外，申請人不打算在說明書或申請專利範圍中的任何術語被歸為不常見或特殊的含義，除非明確闡明。此外，本發明的實施例包括本文藉由說明方式提及的已知部件的當前和將來已知的等同物。
金氧半導體場效應電晶體（MOSFET）和雙極結晶體管（BJT）裝置通常用於CMOS積體電路中的靜電放電（ESD）保護，以將任何大的ESD感應電壓脈衝鉗位到足夠低的水平，以避免損壞所涉及的積體電路晶片中的半導體裝置及/或金屬互連件。然而，用於ESD保護的現有的基於雙極和MOSFET的鉗位器不能保護導通電壓低於所使用的ESD鉗位器的觸發電壓的任何半導體裝置。因此，若發生ESD事件，則半導體裝置以及因此被保護的積體電路晶片可能失效。
可以利用包括多個並聯連接的電壓鉗位器的多指ESD保護裝置來實現比單個鉗位器高得多的ESD電流導通效能。然而，現有的高電壓（例如＞20V）NPN和NMOS型ESD鉗位器顯示出高的回跳特性並具有低的保持電壓（例如，比它們的觸發電壓低＜5V）。因此，在現有的多指ESD保護裝置中使用的個別NPN和NMOS型高壓鉗位器會無意地導通，從而在ESD事件期間，ESD電流不會經由複數個指狀物均勻分佈。因此，導電指狀物和多指ESD保護裝置都可能會失效。然而，如下所述，儘管現有的基於雙極型和基於MOSSFET的ESD鉗位器存在上述問題，但是本發明以可在ESD事件期間一致觸發的多指雙極型和基於MOSSFET的ESD鉗位器的新穎佈局方法和結構來解決該等和其他相關問題。
本發明的實施例提供了一種用於多指ESD保護裝置的增強佈局。在一個示例性實施例中，多指ESD保護裝置包括複數個MOSFET裝置，例如並聯連接的複數個接地閘極NMOS（ggNMOS）電晶體裝置。在另一個實施例中，MOSFET裝置包括複數個ggPMOS電晶體裝置。在另一個實施例中，多指ESD保護裝置包括並聯連接的複數個NPN電晶體裝置。在另一個實施例中，多指ESD保護裝置包括並聯連接的複數個PNP電晶體裝置。在任何情況下，被用作基於多指NPN（或基於多指PNP）的多指ESD保護裝置中的電壓鉗位器的NPN（或PNP）電晶體的基極觸點設置在多指ESD保護裝置的相對邊緣處並且垂直於多指ESD保護裝置中的指狀物的定向而定向。類似地，用作基於多指NMOS（或基於多指PMOS）的多指ESD保護裝置中的電壓鉗位器的NMOS（或PMOS）電晶體的主體觸點設置在多指ESD保護裝置的相對邊緣處並且垂直於多指ESD保護裝置中的指狀物的定向而定向。因此，根據本案的教示，多指ESD保護裝置之每一者指狀物將具有相同的基極電阻或體電阻，並且最大電阻將在每個指狀物的中心。因此，由於所有的指狀物具有相同的電阻，所以若發生ESD事件，則所有的指狀物將同時導通，此作用以確保各個鉗位器的一致觸發，從而使所涉及的ESD保護裝置的載流能力最大化。
圖1圖示可用於多指ESD保護裝置中以實施本發明的一個示例性實施例的示例性ESD鉗位裝置100的側視截面圖。參考圖1，示例性ESD鉗位裝置100包括MOSFET裝置102。對於該實施例，MOSFET裝置102是ggNMOS電晶體裝置。然而，在另一個實施例中，可以利用任何合適的MOS電晶體裝置（例如，NMOS或PMOS）來實施MOSFET裝置102。例如，若ggPMOS電晶體中相應的寄生PNP雙極電晶體的β值足夠高，則MOSFET裝置102可以是P-MOSFET裝置來代替N-MOSFET裝置。返回到圖1，MOSFET裝置102的汲極端子104連接到輸入/輸出（I/O）焊盤106，並且MOSFET裝置102的閘極端子108和源極端子110連接到參考電位，例如，接地觸點112。例如，I/O焊盤106可以連接到要相對於ESD事件得到保護的積體電路的輸入埠或接腳，該ESD事件例如是該埠或接腳上的靜電放電。
MOSFET裝置102形成在輕摻雜的深P阱區域116中，該區域將MOSFET裝置102與N型半導體基板隔離（亦即，P型本底摻雜）。例如，P阱區域116可以藉由使用合適的植入製程將摻雜劑植入到具有N型導電性的半導體材料的區域或層的表面中來形成。然而，若在不同實施例中MOSFET裝置102是ggPMOS電晶體裝置，則MOSFET裝置102可以形成在輕摻雜的深N阱區域中，該區域將MOSFET裝置102與P型半導體基板隔離（N型本底摻雜）。
對於該實施例，MOSFET裝置102的汲極104具有N+導電性並連接到I/O焊盤106。MOSFET裝置102的閘極108連接到接地觸點112，接地觸點112繼而連接到要相對於ESD事件得到保護的積體電路的電路接地。MOSFET裝置102的源極110具有N+導電性並且亦連接到接地觸點112。MOSFET裝置102的主體114具有P+導電性，並且經由寄生NPN雙極電晶體118耦合到I/O焊盤106和接地觸點112。值得注意的是，在ESD事件發生期間，當ggNMOS電晶體裝置102被觸發和導通時，汲極104、閘極108和源極110分別形成ggNMOS電晶體裝置102中的寄生NPN雙極電晶體118的集電極、基極和發射極。
在ESD鉗位裝置100的示例性操作中，參考圖1，若在被保護的電路中沒有發生ESD事件（例如，「正常」操作），則ESD鉗位裝置100保持「關閉」（例如，非有效或非導電），而MOSFET裝置102的柵源電壓Vgs保持實質上等於0V。然而，若在受保護的積體電路的連接到I/O焊盤106的輸入（或輸出）接腳上發生ESD事件（例如，靜電放電），則當跨MOSFET裝置102的漏-體結兩端的電壓達到突崩擊穿電壓位準時，由汲極104（亦即，寄生電晶體118的集電極）、主體114（亦即，寄生電晶體118的基極）和源極110（亦即，寄生電晶體118的發射極）形成的寄生NPN雙極電晶體118被「導通」（例如，有效或導電）。此時，ESD鉗位裝置100被觸發「接通」，並且將ESD電流從I/O焊盤106耦合到接地觸點112。
圖2圖示示例性ESD鉗位裝置200的側視截面圖，其可以用於多指ESD保護裝置中以實施本發明的第二示例性實施例。參考圖2，示例性ESD鉗位裝置200包括NPN電晶體裝置202。對於該實施例，NPN電晶體裝置202用於ESD鉗位裝置200。然而，在另一個實施例中，可以使用任何合適的PNP電晶體裝置來實施ESD鉗位裝置200。返回到圖2，ESD鉗位裝置200的集電極端子204連接到輸入/輸出（I/O）焊盤206，並且ESD鉗位裝置200的發射極端子208和基極端子214連接到參考電位，例如接地觸點212。例如，I/O焊盤206可以連接到要相對於ESD事件得到保護的積體電路的埠或接腳，並且接地觸點212可以連接到積體電路的接地接腳，其中該ESD事件例如是該埠或接腳上的靜電放電。
NPN電晶體裝置102形成在輕摻雜的深P阱區域216中，該區域將NPN電晶體裝置202與N型半導體基板隔離（即，P型本底摻雜）。例如，P阱區域216可以藉由使用合適的植入製程將摻雜劑植入到具有N型導電性的半導體材料的區域或層的表面中來形成。然而，若ESD鉗位裝置200在不同的實施例中使用PNP電晶體裝置，則PNP電晶體裝置可以形成在輕摻雜的深N阱區域中，該區域將PNP電晶體裝置202與P型半導體基板隔離（N型本底摻雜）。
對於該實施例，NPN電晶體裝置202的集電極204具有N+導電性並且連接到I/O焊盤206。發射極208亦具有NPN電晶體裝置202的N+導電性並且連接到接地觸點212，接地觸點212繼而可以連接到要相對於ESD事件得到保護的積體電路的電路接地。NPN電晶體裝置202的基極214具有P+導電性並且亦連接到接地觸點212。基極214經由雙極電晶體218耦合到I/O焊盤206和接地觸點212。值得注意的是，在發生ESD事件期間，當跨雙極電晶體218的集-基結兩端的電壓達到突崩擊穿電壓位準時，ESD鉗位裝置200被觸發「導通」，從而將ESD電流從I/O焊盤206傳導並耦合到接地觸點212。
圖3圖示了可用於實施本發明的一個示例性實施例的示例性多指ESD保護裝置300的俯視圖。參考圖3，示例性多指ESD保護裝置300包括複數個ESD電壓鉗位器（例如，圖1所示的複數個ESD鉗位裝置100）。因此，如圖3所示，複數個ESD電壓鉗位器中之每一ESD電壓鉗位器用於形成多指ESD保護裝置300的一個指狀物。例如，圖3所示的多指ESD保護裝置300的複數個指狀物中的示例性指狀物302包括具有汲極304、多晶矽閘極308和源極310的MOSFET裝置（例如，圖1中的102）。多個指狀物形成在輕摻雜的深P阱區域316（例如，圖1中的P阱區域116）。對於該示例性實施例，圖3所示的多個指狀物中的每個指狀物（例如，指狀物302）形成為與至少一個其他指狀物相鄰並平行。在圖3所示的實施例中，多個指狀物垂直定向（在由圖示圖3的紙張表面限定的平面中）。多指ESD保護裝置300亦包括形成在多指ESD保護裝置300的相對邊緣320a、320b處的複數個主體觸點312a、312b。對於該實施例，主體觸點312a、312b可以包括例如連接到圖1所示的複數個主體端子114的複數個主體觸點。在圖3所示的實施例中，主體觸點312a、312b垂直於多個指狀物（例如，指狀物302）的定向形成。如此，主體觸點312a、312b是水平定向的（在由圖示圖3的紙張表面限定的平面中）。值得注意的是，根據本案的教示，垂直於多個指狀物（例如，302）的定向而定向主體觸點312a、312確保多指ESD保護裝置300的所有指狀物具有相等的體電阻並且每個指狀物的最大電阻位於其中心區域。因此，在ESD事件（例如，靜電放電）期間，多指ESD保護裝置300的所有指狀物被一致地觸發以實際上同時接通，其作用以經由多個指狀物均勻分佈ESD電流，最大化ESD保護裝置的載流能力，並從而提高ESD保護裝置的整體ESD保護效能。
圖4圖示了可用於實施本發明的第二示例性實施例的示例性多指ESD保護裝置400的俯視圖。參考圖4，示例性多指ESD保護裝置400包括複數個ESD電壓鉗位器（例如，圖2所示的複數個ESD鉗位裝置200）。因此，如圖4所示，複數個ESD電壓鉗位器中之每一ESD電壓鉗位器用於形成多指ESD保護裝置400的一個指狀物。例如，圖4所示的多指ESD保護裝置400的複數個指狀物中的示例性指狀物402包括具有集電極404和發射極410的NPN電晶體裝置（例如，圖2中的202）。對於該示例性實施例，圖4中圖示的複數個指狀物的每個指狀物（例如，指狀物402）形成為與至少一個其他指狀物相鄰並平行。多個指狀物形成在輕摻雜的深P阱區域416（例如，圖2中的P阱區域216）中。在圖4所示的實施例中，多個指狀物垂直定向（在由圖示圖4的紙張表面限定的平面中）。多指ESD保護裝置400亦包括形成在多指ESD保護裝置400的相對邊緣420a、420b處的複數個基極觸點412a、412b。對於該實施例，基極觸點412a、412b可包括例如連接到圖2中所示的複數個基極端子214的複數個基極觸點。在圖4所示的實施例中，基極觸點412a、412b垂直於多個指狀物（例如指狀物402）的定向形成。因此，基極觸點412a、412b水平地定向（在由圖示圖4的紙張表面限定的平面中）。值得注意的是，根據本案的教示，垂直於多個指狀物（例如，402）的定向而定向基極觸點412a、412b確保多指ESD保護裝置400的所有指狀物具有相等的體電阻且每個指狀物的最大電阻位於其中心區域。因此，在ESD事件（例如，靜電放電）期間，多指ESD保護裝置400的所有指狀物被一致地觸發以實際上同時導通，其作用以經由多個指狀物均勻分佈ESD電流，最大化ESD保護裝置的載流能力，並從而提高ESD保護裝置的整體ESD保護效能。
圖5是圖示可應用於根據本發明的一個示例性實施例配置的多指ESD保護裝置的示例性傳輸線脈衝（TLP）電流（A）對電壓（V）量測曲線的圖表500。例如，圖5中所示的圖表500在點502處顯示，隨著所使用的一般多指鉗位裝置的電壓（V）從約5.8V增加到約6.2V，流經裝置的最大電流達到最大約1.1A的最大值，此處裝置失效。然而，在點504處，圖表500表明，隨著所使用的根據本案的教示配置的多指NPN電晶體ESD保護裝置的電壓（V）從約5.8V增加到約7.8V，流經基於多指NPN電晶體的ESD保護裝置的最大電流增加到約2.6A，或大約是傳統裝置失效時的最大電流的兩倍。
圖6圖示了根據本發明的一個示例性實施例的多指ESD保護裝置的製造方法600的流程圖。參考圖1至圖4，對於該示例性實施例，方法600開始於將複數個相鄰的ESD鉗位裝置（例如，100、200）形成為多指ESD保護裝置（602）。隨後，沿第一方向定向多指ESD保護裝置的複數個相鄰的ESD鉗位裝置（604）。該方法繼續在多指ESD保護裝置的兩個相對邊緣處形成與複數個相鄰ESD鉗位裝置相關聯的複數個觸點（例如，312a、312b、412a、412b）（606）。接下來，沿垂直於第一方向的第二方向定向多指ESD保護裝置的兩個相對邊緣處的複數個觸點（608）。因此，使觸點垂直於多個指狀物的方向定向的方法確保了多指ESD保護裝置的所有指狀物具有相等的體電阻，並且每個指狀物的最大電阻位於其中心區域。因此，方法600確保在ESD事件（例如，靜電放電）期間，多指ESD保護裝置的所有指狀物被一致地觸發以實際上同時導通，此作用以經由多個指狀物均勻分佈ESD電流，使ESD保護裝置的載流能力最大化，並從而提高ESD保護裝置的整體ESD保護效能。
圖7圖示了根據本發明的一或多個實施例的可用於實施多指ESD保護裝置的示例性發射器/接收器系統700的示意性方塊圖。在一些實施例中，發射器/接收器系統700可以被實施為半導體IC或晶片。參考圖7，對於一個示例性實施例，發射器/接收器系統700包括發射器T1和接收器R1。在其他實施例中，發射器/接收器系統700可以包括半導體IC或晶片中的複數個發射器和接收器。在任何情況下，ESD保護裝置702的多個指狀物的I/O焊盤（例如，圖1中的106或圖2中的206）連接到發射器T1的輸入連接T1IN，並且第一多指ESD保護裝置702的參考觸點例如接地觸點（例如，圖1中的觸點112或圖2中的212）耦合到電路接地14。另外，第二多指ESD保護裝置704的I/O焊盤連接到發射器T1的輸出連接T1OUT，並且第二多指ESD保護裝置704的觸點耦合到參考電位，例如電路接地14。此外，複數個其他多指ESD保護裝置可以在它們各自的接腳連接和參考電位（例如接地）之間連接到發射器/接收器系統700的其它電路部件。若例如在輸入連接T1IN或輸出連接T1OUT上發生ESD事件，則觸發並導通相應的多指ESD保護裝置。
圖8圖示了根據本發明的一或多個實施例，被配置為可以用於實施多指ESD保護裝置的多工器/解多工器（例如，MUX開關）系統800的示例性類比開關的示意性方塊圖。在一些實施例中，MUX開關系統800可以在半導體IC或晶片上實施。參考圖8，對於一個示例性實施例，MUX開關系統800包括（除其他部件之外）位準移位器702和解碼器/驅動器704。在所示的示例性實施例中，第一多指ESD保護裝置806的I/O焊盤（例如，圖1中的106或圖2中的206）連接到輸入連接A0 ，並且第一多指ESD保護裝置806的參考觸點（例如，圖1中的112或圖2中的212）連接到參考電位，例如電路接地。此外，第二多指ESD保護裝置808的I/O焊盤連接到輸入連接AX ，並且第二多指ESD保護裝置的參考觸點連接到參考電位，例如電路接地。可以在每個其它輸入連接A1 至AX-1 和參考電位（例如電路接地）之間連接額外的多指ESD保護裝置。例如，第三多指ESD保護裝置810連接在主輸出連接D和參考電位例如電路接地之間，第四多指ESD保護裝置812連接在主多工器連接S1 和參考電壓電位例如電路接地之間，並且第五多指ESD保護裝置814連接在主多工器連接SN 和參考電位例如電路接地之間。另外的多指ESD保護裝置可以連接在其它主多工器連接S2 至SN-1 和參考電位例如電路接地之間。此外，複數個其他多指ESD保護裝置可以在它們各自的接腳連接和參考電位（例如接地）之間連接到MUX開關系統800的其它電路部件。若所示的任何一個輸入或輸出上發生ESD事件，則所附接的多指ESD保護裝置被觸發並導通。
儘管已經參照優選實施例特別描述了本發明的實施例，但是對於本領域一般技藝人士而言應當是顯而易見的，可以在不脫離本案的精神和範疇的情況下進行形式和細節上的改變和修改。所附申請專利範圍意欲包括此類改變和修改。
100‧‧‧ESD鉗位裝置
102‧‧‧MOSFET裝置
104‧‧‧汲極
106‧‧‧輸入/輸出（I/O）焊盤
108‧‧‧閘極端子
110‧‧‧源極端子
114‧‧‧主體
118‧‧‧寄生電晶體
200‧‧‧ESD鉗位裝置
202‧‧‧NPN電晶體裝置
204‧‧‧集電極
206‧‧‧I/O焊盤
208‧‧‧發射極端子
212‧‧‧接地觸點
214‧‧‧基極端子
216‧‧‧深P阱區域
218‧‧‧NPN雙極電晶體
300‧‧‧多指ESD保護裝置
302‧‧‧指狀物
304‧‧‧汲極
308‧‧‧閘極
310‧‧‧源極
312a‧‧‧主體觸點
312b‧‧‧主體觸點
316‧‧‧深P阱區域
320a‧‧‧邊緣
320b‧‧‧邊緣
400‧‧‧多指ESD保護裝置
402‧‧‧指狀物
404‧‧‧集電極
410‧‧‧發射極
412a‧‧‧基極觸點
412b‧‧‧基極觸點
416‧‧‧深P阱區域
420a‧‧‧邊緣
420b‧‧‧邊緣
500‧‧‧圖表
502‧‧‧點
504‧‧‧點
600‧‧‧方法
602‧‧‧步驟
604‧‧‧步驟
606‧‧‧步驟
608‧‧‧步驟
700‧‧‧發射器/接收器系統
702‧‧‧第一多指ESD保護裝置
704‧‧‧第二多指ESD保護裝置
800‧‧‧類比(MUX)開關系統
802‧‧‧位準移位
804‧‧‧解碼驅動
806‧‧‧第一ESD保護裝置
808‧‧‧第二ESD保護裝置
810‧‧‧第三ESD保護裝置
812‧‧‧第四ESD保護裝置
814‧‧‧第五ESD保護裝置
結合附圖回顧以下特定實施例的描述，本發明的實施例的該等和其它態樣和特徵對於本領域一般技藝人士將變得顯而易見，其中：
圖1圖示了可用於多指ESD保護裝置以實施一個示例性實施例的示例性ESD鉗位裝置的側視截面圖。
圖2圖示可用於多指ESD保護裝置以實施第二示例性實施例的示例性ESD鉗位裝置的側視截面圖。
圖3圖示了可以用於實施一個示例性實施例的示例性多指ESD保護裝置的俯視圖。
圖4圖示了可以用於實施第二示例性實施例的示例性多指ESD保護裝置的俯視圖。
圖5是圖示可應用於根據一個示例性實施例配置的多指ESD保護裝置的示例性傳輸線脈衝（TLP）電流（A）對電壓（V）量測曲線的圖表。
圖6圖示了根據一個示例性實施例的製造多指ESD保護裝置的方法的流程圖。
圖7圖示了根據一或多個實施例的可用於實施多指ESD保護裝置的示例性發射器/接收器系統的示意性方塊圖。
圖8圖示了根據一或多個實施例的被配置為可以用於實施多指ESD保護裝置的多工器/解多工器（例如，MUX開關）系統的示例性類比開關的示意性方塊圖。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
100‧‧‧ESD鉗位裝置
102‧‧‧MOSFET裝置
104‧‧‧汲極
106‧‧‧輸入/輸出(I/O)焊盤
108‧‧‧閘極端子
110‧‧‧源極端子
114‧‧‧主體
118‧‧‧寄生電晶體

Claims (20)

  1. 一種多指靜電放電（ESD）保護裝置，包括： 沿第一方向定向的複數個相鄰的ESD鉗位裝置，其中該複數個相鄰的ESD鉗位裝置之每一ESD鉗位裝置包括一輸入/輸出（I/O）焊盤和被配置為耦合到一參考電位的一觸點；以及 與該複數個相鄰ESD的鉗位裝置相關聯的複數個觸點，其中該複數個觸點沿垂直於該第一方向的一第二方向定向。
  2. 根據請求項1之多指ESD保護裝置，其中該複數個相鄰的ESD鉗位裝置包括該多指ESD保護裝置的複數個指狀物。
  3. 如請求項1所述之多指ESD保護裝置，其中該複數個相鄰的ESD鉗位裝置包括複數個MOSFET裝置，並且該複數個觸點包括複數個主體觸點。
  4. 如請求項1所述之多指ESD保護裝置，其中該複數個相鄰的ESD鉗位裝置包括複數個NPN電晶體裝置，並且該複數個觸點包括複數個基極觸點。
  5. 如請求項3所述之多指ESD保護裝置，其中該複數個MOSFET裝置包括複數個接地閘極NMOS（ggNMOS）電晶體裝置。
  6. 如請求項3所述之多指ESD保護裝置，其中該複數個MOSFET裝置包括複數個ggPMOS電晶體裝置。
  7. 如請求項1所述之多指ESD保護裝置，其中該複數個相鄰的ESD鉗位裝置包括複數個PNP電晶體裝置。
  8. 如請求項1所述之多指ESD保護裝置，其中與該複數個相鄰的ESD鉗位裝置相關聯的該複數個觸點佈置在該多指ESD保護裝置的兩個相對的邊緣處。
  9. 如請求項1所述之多指ESD保護裝置，其中該多指ESD保護裝置形成在一半導體積體電路、晶圓、晶片或晶粒上。
  10. 一種形成多指ESD保護裝置的方法，包括以下步驟： 形成複數個相鄰的ESD鉗位裝置； 沿一第一方向定向該複數個相鄰的ESD鉗位裝置； 形成與該複數個相鄰的ESD鉗位裝置相關聯的複數個觸點；以及 沿垂直於該第一方向的一第二方向定向該複數個觸點。
  11. 如請求項10所述之方法，其中形成該複數個相鄰的ESD鉗位裝置的步驟包括以下步驟：形成複數個相鄰的ggNMOS電晶體裝置。
  12. 如請求項10所述之方法，其中形成該複數個相鄰的ESD鉗位裝置的步驟包括以下步驟：形成複數個相鄰的MOSFET裝置。
  13. 如請求項10所述之方法，其中形成該複數個相鄰的ESD鉗位裝置的步驟包括以下步驟：形成複數個相鄰的NPN電晶體裝置。
  14. 如請求項10所述之方法，其中形成該複數個相鄰的ESD鉗位裝置的步驟包括以下步驟：形成複數個相鄰的電壓鉗位器。
  15. 一種系統，包括： 一發射器； 一接收器；和 耦合到該發射器的一輸入端或一輸出端和一參考電位的至少一個多指ESD保護裝置，其中該至少一個多指ESD保護裝置包括沿一第一方向定向的複數個相鄰的ESD鉗位裝置，其中該複數個相鄰的ESD鉗位裝置之每一ESD鉗位裝置包括被配置為耦合到該發射器的該輸入端或該輸出端的一I/O焊盤和被配置為耦合到該參考電位的一觸點，以及 與該複數個相鄰的ESD鉗位裝置相關聯的複數個觸點，其中該複數個觸點沿垂直於該第一方向的一第二方向定向。
  16. 如請求項15所述之系統，亦包括耦合到該接收器的一輸入端或一輸出端和該參考電位的至少一個第二多指ESD保護裝置。
  17. 如請求項15所述之系統，其中該系統包括形成在一半導體晶圓、晶片、積體電路或晶粒上的一收發器。
  18. 一種系統，包括： 一位準移位器； 一解碼器/驅動器；和 耦合到該位準移位器的一輸入端和一參考電位的至少一個多指ESD保護裝置，其中該至少一個多指ESD保護裝置包括沿一第一方向定向的複數個相鄰的ESD鉗位裝置，其中該複數個相鄰的ESD鉗位裝置的每個ESD鉗位裝置包括被配置為耦合到該位準移位器的該輸入端的一I/O焊盤以及被配置為耦合到該參考電位的一觸點；和 與該複數個相鄰的ESD鉗位裝置相關聯的複數個觸點，其中該複數個觸點沿垂直於該第一方向的一第二方向定向。
  19. 如請求項18所述之系統，亦包括耦合到該系統的一輸入端或一輸出端和該參考電位的至少一個第二多指ESD保護裝置。
  20. 如請求項18所述之系統，其中該系統包括被配置為形成在一半導體晶圓、晶片、積體電路或晶粒上的一多工器/解多工器（MUX）開關的一類比開關。
TW106113603A 2016-04-26 2017-04-24 多指靜電放電（esd）保護裝置的增強佈局 TWI762482B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662327726P 2016-04-26 2016-04-26
US62/327,726 2016-04-26
US201762478461P 2017-03-29 2017-03-29
US62/478,461 2017-03-29

Publications (2)

Publication Number Publication Date
TW201810610A true TW201810610A (zh) 2018-03-16
TWI762482B TWI762482B (zh) 2022-05-01

Family

ID=60089104

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106113603A TWI762482B (zh) 2016-04-26 2017-04-24 多指靜電放電（esd）保護裝置的增強佈局

Country Status (3)

Country Link
US (1) US10535649B2 (zh)
CN (1) CN107452731A (zh)
TW (1) TWI762482B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583972B2 (en) * 2000-06-15 2003-06-24 Sarnoff Corporation Multi-finger current ballasting ESD protection circuit and interleaved ballasting for ESD-sensitive circuits
US20060028776A1 (en) * 2004-08-09 2006-02-09 Michael Stockinger Electrostatic discharge protection for an integrated circuit
US7932582B2 (en) * 2008-06-18 2011-04-26 National Semiconductor Corporation Compact dual direction BJT clamps
CN102025135B (zh) * 2009-09-17 2013-08-14 上海宏力半导体制造有限公司 一种esd保护装置
US9343455B2 (en) * 2012-12-19 2016-05-17 Knowles Electronics, Llc Apparatus and method for high voltage I/O electro-static discharge protection
US9171833B2 (en) * 2013-07-17 2015-10-27 Intersil Americas LLC Semiconductor structure for enhanced ESD protection

Also Published As

Publication number Publication date
TWI762482B (zh) 2022-05-01
US20170309614A1 (en) 2017-10-26
CN107452731A (zh) 2017-12-08
US10535649B2 (en) 2020-01-14

Similar Documents

Publication Publication Date Title
US7554839B2 (en) Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch
KR100642651B1 (ko) 정전기 방전용 실리콘 제어 정류기
US7705404B2 (en) Electrostatic discharge protection device and layout thereof
US10892258B2 (en) ESD-robust stacked driver
US11417645B2 (en) Electrostatic discharge protection structure in a semiconductor device
US7787226B2 (en) Electrostatic protective circuit and semiconductor device
US8779516B2 (en) Semiconductor device
US20060028776A1 (en) Electrostatic discharge protection for an integrated circuit
US6898060B2 (en) Gated diode overvoltage protection
US20060132996A1 (en) Low-capacitance electro-static discharge protection
CN104867922B (zh) 半导体集成电路装置以及使用该装置的电子设备
US20190363076A1 (en) Electrostatic discharge protection semiconductor device
US10211201B2 (en) Device for protection against electrostatic discharges with a distributed trigger circuit
US7863687B2 (en) Semiconductor apparatus
TWI746544B (zh) 增強靜電放電(esd)箝位器
US9019668B2 (en) Integrated circuit having a charged-device model electrostatic discharge protection mechanism
TWI762482B (zh) 多指靜電放電（esd）保護裝置的增強佈局
US20140225159A1 (en) Electrostatic discharge protection device and electronic apparatus thereof
US20070034969A1 (en) Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor
US10867987B2 (en) Integrated circuit device having ESD protection
TWI270193B (en) Diode strings and ESD protection circuits characterized with low leakage current
US20060131654A1 (en) Diode with reduced forward-bias resistance and shunt capacitance
JP2001144191A (ja) 静電保護素子、静電保護回路及び半導体装置
KR100591125B1 (ko) 정전기적 방전으로부터의 보호를 위한 게이트 접지 엔모스트랜지스터
TWI398944B (zh) 設有位能障式稽納二極體之低壓暫態電壓抑制器