TW201807590A - 用於記憶體子系統的低功率資料傳遞 - Google Patents

Abstract

各系統和方法涉及降低處理器與記憶體之間的資料傳遞的功耗。檢查要在處理器與記憶體之間的資料匯流排上傳遞的資料以試圖獲得第一資料模式，並且若第一資料模式存在，則第一資料模式在資料匯流排上的傳遞被抑制。相反，對應於第一資料模式的第一位址在處理器與記憶體之間的第二匯流排上被傳遞。第一位址小於第一資料模式。該處理器包括處理器側先進先出（FIFO），並且該記憶體包括記憶體側FIFO，其中第一資料模式存在於處理器側FIFO中的第一位址處以及記憶體側FIFO中的第一位址處。

Description

用於記憶體子系統的低功率資料傳遞

所揭示的各態樣涉及處理系統。更具體地，各示例性態樣涉及降低處理系統與記憶體子系統之間的資料傳遞的功耗。

處理系統可包括協助儲存位置，諸如包括主記憶體的記憶體子系統。對於具有大儲存容量的主記憶體實現，例如，使用動態隨機存取記憶體（DRAM）技術的雙倍資料速率（DDR）實現，記憶體子系統可以在晶片外實現，例如，被整合到與存取記憶體子系統的一或多個處理器被整合到其上的處理器晶片或晶片上系統（SoC）不同的記憶體晶片上。相應地，存取主記憶體涉及記憶體子系統與SoC之間傳遞資料，就功耗而言此舉具有相關聯的成本。

記憶體系統中的功耗是眾所周知的一個挑戰。本領域中已知有用於降低記憶體中的功耗的若干技術，諸如電壓調節。例如，經由考慮針對若干代或若干版本的低功率DDR（LPDDR）指定的供電電壓可以看到電壓調節的一個趨勢。針對LPDDR1的供電電壓VDD是1.8 V；針對LPDDR2和LPDDR3的供電電壓VDD是1.2 V；針對LPDDR4的供電電壓VDD是1.1 V。然而，對於將來的各代（例如，LPDDR5以及之後），用於進一步進行電壓調節的範疇是有限的，因為若供電電壓持續降低，可能觀察到由於記憶體周邊輸入/輸出（IO）電路系統的刷新操作和效能所施加的限制而引起的效能降級。因而，可經由進一步進行電壓調節達成的任何功率效率增益可能被效能和品質降級而抵消。

相應地，在本領域中存在用於改良現有和將來各代的記憶體子系統的功率效率同時避免習知辦法（諸如電壓調節）的缺點的需要。

本發明的示例性態樣涉及用於降低處理器與記憶體之間的資料傳遞的功耗的系統和方法。檢查要在處理器與記憶體之間的資料匯流排上傳遞的資料以試圖獲得第一資料模式，並且若第一資料模式存在，則在資料匯流排上抑制第一資料模式的傳遞。而是，在處理器與記憶體之間的第二匯流排上傳遞對應於第一資料模式的第一位址。第一位址小於第一資料模式。該處理器包括處理器側先進先出（FIFO），並且該記憶體包括記憶體側FIFO，其中第一資料模式存在於處理器側FIFO中的第一位址處以及記憶體側FIFO中的第一位址處。

例如，一示例性態樣涉及一種在處理系統中進行通訊的方法，該方法包括以下步驟：決定要在處理器與記憶體之間的資料匯流排上傳遞的資料具有第一資料模式，抑制第一資料模式在該資料匯流排上的傳遞，以及在該處理器與該記憶體之間的第二匯流排上傳遞對應於第一資料模式的第一位址。

另一示例性態樣涉及一種裝置，包括處理器、記憶體，以及在該處理器與該記憶體之間的資料匯流排。資料模式檢查器被配置成決定要在資料匯流排上傳遞的資料具有第一資料模式並且抑制該第一資料模式在該資料匯流排上的傳遞，以及第二匯流排被配置成在該處理器與該記憶體之間傳遞對應於第一資料模式的第一位址。

又一示例性態樣涉及一種裝置，包括用於決定要在處理器與記憶體之間的資料匯流排上傳遞的資料具有第一資料模式的構件，用於抑制該第一資料模式在該資料匯流排上的傳遞的構件，以及用於在該處理器與該記憶體之間的第二匯流排上傳遞對應於該第一資料模式的第一位址的構件。

又一示例性態樣涉及一種處理系統，該處理系統包括包含至少一個處理器的晶片上系統（SoC）；包含至少一個儲存記憶體晶粒的儲存記憶體封裝；SoC與儲存記憶體封裝之間的儲存記憶體鏈路；寫資料時間模式檢查器，其被配置成決定要在SoC與儲存記憶體封裝之間的儲存記憶體鏈路的傳輸鏈路上傳遞的資料具有第一資料模式並且抑制該第一資料模式在該傳輸鏈路上的傳遞；及SoC的第一儲存記憶體介面，其被配置成在傳輸鏈路上傳遞對應於該第一資料模式的第一位址。

在以下針對本發明的具體態樣的描述和有關附圖中揭示本發明的各態樣。可構想出替換性態樣而不背離本發明的範疇。另外，本發明中眾所周知的元素將不被詳細描述或將被省去以免湮沒本發明的相關細節。

措辭「示例性」在本文中用於表示「用作示例、實例或說明」。本文中描述為「示例性」的任何態樣不必被解釋為優於或勝過其他態樣。類似地，術語「本發明的諸態樣」並不要求本發明的所有態樣皆包括所論述的特徵、優點或操作模式。

本文所用的術語是僅出於描述特定態樣的目的，而不意在限制本發明的諸態樣。如本文所使用的，單數形式的「一」、「某」和「該」意欲亦包括複數形式，除非上下文另有明確指示。亦將理解，術語「包括」、「具有」、「包含」及/或「含有」在本文中使用時指明所陳述的特徵、整數、步驟、操作、元素、及/或元件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、元素、元件及/或其群組的存在或添加。

此外，許多態樣以將由例如計算設備的元件執行的動作序列的形式來描述。將認識到，本文描述的各種動作能由特殊電路（例如，特殊應用積體電路（ASIC））、由正被一或多個處理器執行的程式指令，或由該兩者的組合來執行。另外，本文描述的該等動作序列可被認為是完全體現在任何形式的電腦可讀取儲存媒體內，其內儲存有一經執行就將使相關聯的處理器執行本文所描述的功能性的相應電腦指令集。由此，本發明的各個態樣可以用數種不同的形式來體現，所有該等形式皆已被構想落在所主張保護的標的的範疇內。另外，對於本文所描述的每一個態樣，任何此類態樣的相應形式可在本文中被描述為例如「配置成執行所描述的動作的邏輯」。

本案的各示例性態樣涉及降低處理系統中的記憶體功耗。認識到，記憶體子系統中的功耗伴隨去往和來自記憶體子系統所傳遞的資料量而增加。因而，在各示例性態樣中，資料訊務被降低以降低功耗。例如，在SoC與記憶體子系統之間的資料匯流排上可能存在來回傳輸的重複資料模式。此類重複資料模式可以被標識並且被儲存在位於SoC和記憶體子系統中的一或多個緩衝器中。當儲存在緩衝器中的重複資料模式要在資料匯流排上被傳遞時，可以僅僅發送與該資料模式有關的位址，並且可以抑制該資料模式本身的傳遞。在各示例性態樣，與資料模式本身相比，位址消耗更少的頻寬，並且因此資料訊務被減少，從而降低了功耗。該等及相關的態樣參考下文的附圖來進一步說明。

在圖1中，圖示了具有SoC 120和記憶體子系統130的習知處理系統100。SoC 120可包括一或多個處理元件，為了示例性圖示的需要，其中的處理元件104a-c被代表性地圖示為數位信號處理器（DSP）104a、通用處理器（GPU）和多媒體引擎104b、多核中央處理單元（CPU）104c等等。處理元件104a-c可以經由介面（諸如系統匯流排106）被連接到記憶體控制器108。處理元件104a-c可作出對存取記憶體子系統130中的一或多個記憶體組116的請求，並且記憶體控制器108控制該等存取請求。例如，記憶體控制器108可以實現排隊機制，仲裁技術等，以基於可用頻寬來選擇性地允許接收自處理元件104a-c的一或多個請求存取記憶體子系統130。出於簡明的目的，可存在於處理元件104a-c與記憶體控制器108之間的一級或多級快取記憶體未被圖示，但可以根據習知技術來實現各快取記憶體而不影響本案的範疇。

來自SoC 120對記憶體子系統130的記憶體存取可涉及整合在SoC 120上連接到各個匯流排的記憶體介面110（例如，輸入/輸出引腳或其他相關介面）。在一種佈置中，匯流排112a-b被圖示為雙路或雙向資料匯流排，而匯流排114被圖示為能夠攜帶位址、時鐘等的命令匯流排。

對於資料寫或儲存操作，要被寫入任何記憶體組116的資料由例如處理元件104a-c之一來提供，並且一旦記憶體控制器108認可寫操作，則在從SoC 120的記憶體介面110的匯流排112a-b中的一者或兩者上攜帶資料以相應地在記憶體子系統130的一或多個IO區塊113a-b處被接收。資料寫操作的命令（C）、位址（A）和時鐘（CLK）在匯流排114上被供應以由CA和CLK區塊115來接收。資料從IO區塊113a-b被傳遞到解碼器和資料鎖存器118，資料從解碼器和資料鎖存器118被傳遞到該資料要被寫入合適記憶體組116的位址（接收自區塊115）。

對於資料讀或載入操作，在來自處理元件104a-c之一的讀請求被記憶體控制器108容許對記憶體子系統130的存取之後，讀請求、讀位址以及時鐘可以在匯流排114上被供應，在記憶體子系統130的區塊115處被接收，並且經由對區塊118的使用，來自讀位址的對應資料可以從記憶體組116之一被讀取，並且經由區塊118被供應回到一或多個IO區塊113a-b。從IO區塊113a-b，所讀取的資料可以在匯流排112a-b上被提供到SoC 120的記憶體介面110，並且接著最終被傳遞到請求方處理元件104a-c。

在資料寫操作和讀操作兩者中，如上所論述的，匯流排112a-b可以攜帶按區塊或n位元的單位大小計的資料（例如，16或128位元長度的8DQ次數短脈衝）。觀察到，在資料傳遞的兩個方向中，亦即對於匯流排112a-b上的寫和讀，所傳遞的大部分資料包括重複模式。例如，未經壓縮的圖像資料（例如，被處理元件104a-c用來進行圖像處理）可包括包含全0或全1的大區塊重複位元模式。然而，在習知處理系統100中，重複位元模式的每一次出現如相應讀/寫命令所規定地一般被傳遞，此舉導致了相應的功耗。

在各示例性態樣，認識到重複資料模式的傳遞可以被避免，並且轉而對重複資料模式的指示符（其可以是比資料模式本身小得多的大小或位元寬度）可以取而代之被傳遞以節省功耗。揭示用於決定要在SoC與記憶體之間的資料匯流排上傳遞的資料包括重複資料模式並且抑制該重複資料模式在該資料匯流排上的傳遞的示例性技術。可以使用一或多個緩衝器或先進先出（FIFO）結構並且傳遞FIFO中包括在SoC與記憶體之間的不同匯流排上的重複資料模式的條目的位址來供應重複資料模式的指示符。本案的各態樣現在將參考圖2A-E中圖示的處理系統200-280來說明。

要理解，儘管可在圖2A-E中的示例性態樣的描述中使用涉及某些具體記憶體技術的術語，但此舉僅僅是為了便於說明的目的，而並不意欲作為任何具體記憶體技術的示例性態樣的限制。例如，圖2A-D圖示了記憶體子系統230的配置，其包括可根據任何記憶體技術來設計的記憶體組216，記憶體技術包括主記憶體技術，諸如由電子元件工業聯合會（JEDEC）標準所覆蓋的技術，諸如DRAM、同步DRAM（SDRAM）、DDR3、DDR4等以及由JEDEC覆蓋的各代行動記憶體技術，包括低功率DDR（LPDDR）技術，諸如LPDDR、LPDDR1、LPDDR2、LPDDR3、LPDDR4、LPDDR5等。此外，如圖2E所圖示的，示例性態樣亦可等同地適用於由JEDEC覆蓋的各種現有和將來各代的快閃記憶體技術，例如，固態驅動器（SSD）記憶體、通用快閃儲存（UFS）、嵌入式多媒體卡（eMMC）等。

相應地，首先參考圖2A，圖示了一示例性處理系統200。處理系統200具有與處理系統100的某些類似性，並且因此出於簡明目的將避免對處理系統100和200的類似態樣的詳盡重複。例如，在處理系統200中，SoC 220的處理元件204a-b、系統匯流排206，以及記憶體介面210；匯流排212a-b和214；及記憶體子系統230的IO區塊213a-b、CA和CLK區塊215、解碼器和資料鎖存器218以及記憶體組216可以如處理系統100的類似元件一般被類似地配置。儘管被代表為SoC 220和記憶體子系統230，但該兩個元件可以分別是任何處理器和記憶體，不管該兩個元件被整合在同一晶片上還是在不同晶片上（例如，各示例性態樣可等同地適用於對處理器與記憶體之間的任何資料匯流排上的資料傳遞的抑制）。

聚焦於與處理系統100的不同之處，處理系統200的記憶體控制器208具有用於降低SoC 220與記憶體子系統230之間的資料傳遞的功耗的附加特徵，現在將對其進行描述。如所圖示的，記憶體控制器208包括區塊242a-c，代表性地被圖示為寫資料FIFO 242a、寫資料時間模式檢查器242b，以及寫資料FIFO策略管理242c。此外，記憶體子系統230亦包括被圖示為寫資料FIFO 252a-b的附加區塊，其示例性實現將參考圖5更詳細地論述。

若流送通過記憶體控制器208的任何資料訊務隨著時間具有資料模式重複性的特性，則寫資料時間模式檢查器242b被配置成偵測資料模式是否被重複，例如，是否匹配於寫資料FIFO 242a中儲存的資料模式。填充並更新儲存在寫資料FIFO 242a中的資料模式可以由寫資料FIFO策略管理242c來管理。若寫資料匹配於儲存在寫資料FIFO 242a中特定FIFO位址（亦被稱為標籤）處的資料模式，則寫資料FIFO 242a的匹配（或命中）條目的標籤被檢索。重複資料模式亦被儲存在記憶體子系統230的寫資料FIFO 252a-b中的相同標籤處，寫資料FIFO 252a-b被分別圖示為靠近IO區塊213a-b或與IO區塊213a-b通訊。分開圖示的兩個寫資料FIFO 252a-b僅僅是一個示例性實現，其中兩個寫資料FIFO 252a-b中的每一者皆是寫資料FIFO 242b的字的一半大小並且保存寫資料FIFO 242b的字的一半（例如，包括儲存在記憶體控制器208中的寫資料FIFO 242a的第一位址中的重複資料模式的字的上半部分可以被儲存在寫資料FIFO 252b中的相同的第一位址處，並且字的下半部分可以被儲存在寫資料FIFO 252b中的第一位址處）。在其他實現中，該兩個寫資料FIFO 252a-b可以由與寫資料FIFO 242a相同字大小的單個寫資料FIFO來代替。

相應地，若包括寫資料的寫資料串流被寫資料時間模式檢查器242b偵測為具有匹配的儲存在寫資料FIFO 242a中的寫資料模式，則記憶體控制器208（或SoC 220的任何其他邏輯或區塊）抑制該寫資料模式在匯流排212a-b上的傳遞。取而代之，記憶體控制器208在匯流排214上發送該寫資料模式被儲存在寫資料FIFO 242a所處的標籤。如將參考圖5來論述的，該標籤與寫資料模式（可能是要大若干個量級，例如128位元）相比大小要小得多（例如，指向保存寫資料FIFO 242a的索引的幾個位元）。

在記憶體子系統230處，區塊215接收該標籤，連同相關的命令以指示該標籤是針對儲存在寫資料FIFO 252a-b中的重複資料模式的，以及該重複資料模式要被寫入記憶體組216中的寫位址。寫資料模式從寫資料FIFO 252b中該標籤所指向的位置被讀出，並且經由解碼器和資料鎖存器218的使用被傳遞到記憶體組216中的對應寫位址。在一實例中，寫資料模式從寫資料FIFO 252b到記憶體組216的傳遞可以使用內部信號或命令來執行，諸如在記憶體子系統230中產生的來自寫位址和標籤的「寫資料複製」。

現在參考圖2B，在示例性處理系統250中圖示了一替換態樣，處理系統250在許多態樣與處理系統200類似，如相同的元件符號的使用所圖示的。聚焦於與處理系統200的區別，在處理系統250中，用寫資料FIFO 254替換寫資料FIFO 252a-b，寫資料FIFO 254存在於每一記憶體組116的解碼器和資料鎖存器218區塊中（如所圖示的，每一記憶體組116可具有其自己相關聯的解碼器和資料鎖存器218）。記憶體子系統230的功耗基於若干成分或因素，諸如IO介面功率（例如，被IO區塊213消耗的）、內部匯流排功率（例如，被用於在IO區塊213a-b與記憶體組216之間傳遞資料所消耗的），以及組操作功率（例如，用於讀/寫記憶體組216的）。經由重新定位寫資料FIFO 254（例如，從圖2A中靠近IO區塊213a-b的寫資料FIFO 252a-b到每一記憶體組216的解碼器和資料鎖存器218區塊），記憶體子系統230的內部匯流排功耗能夠被降低。與其中n位元寫資料模式從IO區塊213a-b處的寫資料FIFO 252a-b被傳遞到記憶體組216的圖2A相反，在圖2B中，從IO區塊213a-b處的寫資料FIFO 252a-b到記憶體組216的n位元寫資料模式傳遞可以被避免。取而代之，內部記憶體信號（諸如根據由區塊215接收的寫命令和標籤產生的「寫資料複製」）可以被用於以顯著降低的功耗從儲存在解碼器和資料鎖存器218中的寫資料FIFO 254檢索寫資料模式並且將其直接寫入對應記憶體組216。

現在參考圖2C，在示例性處理系統250中圖示了另一替換態樣，處理系統250在許多態樣與處理系統200類似，如相同的元件符號的使用所圖示的。聚焦於與處理系統200和250的區別，處理系統260包括用於抑制例如在匯流排212a-b上的資料傳遞的任一方向針對讀操作和寫操作兩者的重複資料模式的傳遞的技術。要理解，儘管結合與寫操作有關的各態樣來進行圖示，但亦可以獨立於抑制重複寫資料模式（例如，在處理系統200中）的傳遞的各態樣包括處理系統260中抑制重複讀資料模式的傳遞的各態樣。抑制重複讀資料模式的傳遞可如下導致節省記憶體功率。相應地，在處理系統260中，記憶體子系統230包括各功能區塊，該等功能區塊被圖示為，例如被置於靠近或緊鄰IO區塊213a-b並且被配置成偵測任何重複讀資料模式（例如在對應寫資料FIFO 252a-b中具有匹配條目的資料模式）的讀資料模式檢查262a-b。若讀操作的資料模式匹配於儲存在寫資料FIFO 252a-b中的資料模式，則可例如在反向通道264上僅僅傳遞指向該匹配資料模式存在於寫資料FIFO 252a-b中位置的條目的標籤，該反向通道264可以是從記憶體子系統230到SoC 220的單獨匯流排或匯流排212a-b之一的一部分。對應的讀資料不在例如匯流排212a-b上從記憶體子系統230被傳遞到SoC 220。在反向通道264上接收到該標籤之後，SoC 220中的記憶體控制器208可以從該標籤所指向的寫資料FIFO 242a的條目讀取對應資料模式的資料。如先前所提及的，寫資料路徑的其餘態樣可以如例如處理系統200一般被類似地配置。

現在參考圖2D，在示例性處理系統270中圖示了又一替換態樣，處理系統270在許多態樣與圖2B的處理系統250類似，如相同的元件符號的使用所圖示的。聚焦於與處理系統200和250的區別，類似於圖2C的處理系統260，圖2D的處理系統270亦包括用於抑制例如在匯流排212a-b上的資料傳遞的任一方向針對讀和寫操作兩者的重複資料模式的傳遞的技術，儘管再一次，要注意，可以獨立於抑制重複寫資料模式的傳遞的各態樣（例如，在一些情形中在處理系統250中）而包括處理系統270中抑制重複讀資料模式的傳遞的各態樣。抑制重複讀資料模式的傳遞可例如經由進一步降低圖2B的處理系統250的內部匯流排功率而導致進一步的記憶體功率節省。在處理系統270中，在每一記憶體組216的解碼器和資料鎖存器218內，將讀資料模式檢查器272與寫資料FIFO 254一起放置。儘管例如在圖2C的處理系統260中，n位元讀資料可能已經在內部從記憶體組216被傳遞到與IO區塊213a-b和寫資料FIFO 252a-b緊接放置的讀資料模式檢查器262a-b以決定是否存在匹配，而另一態樣在處理系統270中，該n位元內部傳遞可以被避免以節省記憶體子系統230中的內部匯流排功率。相反，讀資料模式檢查器272可以將從記憶體組216讀出的資料與儲存在解碼器和資料鎖存器218內的寫資料FIFO 254中的資料模式作比較，並且若存在匹配，則可以針對包括寫資料FIFO 254中的匹配資料模式的標籤條目產生內部信號匯流排（例如，「read fifo tag＜0:i＞（讀fifo標籤[3:0]）」）。該標籤可以經由反向通道264來發送，該反向通道264可以是從記憶體子系統230到SoC 220的匯流排。對應的讀資料不在例如匯流排212a-b上從記憶體子系統230被傳遞到SoC 220。在反向通道264上接收到該標籤之後，SoC 220中的記憶體控制器208可以從該標籤所指向的寫資料FIFO 242a的條目讀取對應資料模式的資料。如先前所提及的，寫資料路徑的其餘態樣可以如例如處理系統250一般被類似地配置。

參考圖2E，在示例性處理系統280中圖示了又一替換態樣，處理系統280類似於上文參考圖2A-D論述的處理系統200、250、260和270，帶有一些修改以反映可作出的可能改變以將示例性特徵延及任何記憶體技術。圖2A-D中在圖2E中被保留的類似態樣已經用相同的元件符號來圖示，並且為了簡明起見將不再重複對類似特徵的詳盡說明。聚焦於分別與圖2A-D的處理系統200、250、260和270的區別，在圖2E中，儲存記憶體封裝290被圖示來取代圖2A-D中先前論述的記憶體子系統230。此外，圖2A-D的資料匯流排212a-b、命令匯流排214等相應地由包括傳輸（Tx）鏈路282和接收（Rx）鏈路284的儲存記憶體鏈路來替換。亦可對圖2A-D的記憶體介面210作出相應的改變以容適上文修改，並且因此記憶體介面210由第一儲存介面來替代，被圖示為儲存記憶體介面210’，從SoC 220的角度其與圖2A-D的記憶體介面210類似地工作，但管理在Tx鏈路282上至儲存記憶體封裝290的資料和控制傳遞以及在Rx鏈路284上資料（和在適用的情況下的反向通道指示）的接收。

更詳細地考慮儲存記憶體封裝290，其中可支援各種記憶體技術，例如，由JEDEC覆蓋的現有以及將來各代的快閃記憶體技術，例如，固態驅動器（SSD）記憶體、通用快閃儲存（UFS）、嵌入式多媒體卡（eMMC）等。例如，到儲存記憶體封裝290的讀/寫介面可以由實體（PHY）層提供，諸如被圖示為儲存記憶體介面292的第二儲存記憶體介面。從Tx鏈路282接收到的資料或者要被傳遞到Rx鏈路284的資料可以被相應地提供到儲存記憶體控制器294，其可包括讀資料模式檢查器295（類似於例如圖2D的讀資料模式檢查器272）以及寫資料FIFO（類似於例如圖2D的寫資料FIFO 254）。儲存記憶體晶粒298可包括一或多個記憶體陣列或記憶體組（類似於例如圖2D的記憶體組216）。

相應地，在寫的情形中，若包括寫資料的寫資料串流被SoC 220的寫資料時間模式檢查器242b偵測為具有儲存在寫資料FIFO 242a中的匹配寫資料模式（例如，第一資料模式），則SoC 220的儲存記憶體介面210’（或SoC 220的任何其他邏輯或區塊）抑制該寫資料模式在Tx鏈路282上的傳遞。取而代之，儲存記憶體介面210’在Tx鏈路282上發送該寫資料模式在寫資料FIFO 242a中被儲存的標籤（例如，第一位址）。在儲存記憶體封裝290處，儲存記憶體介面292接收該標籤，連同相關的命令以指示該標籤是針對儲存在寫資料FIFO 296中的重複資料模式的，以及該重複資料模式要被寫入儲存記憶體晶粒298中的寫位址。從寫資料FIFO 296中該標籤所指向的位置讀出寫資料模式，並且將其傳遞到儲存記憶體晶粒298中的對應寫位址。相應地，至少基於到上述圖2E的處理系統280的示例性調適，熟習此項技術者將理解將各示例性態樣調適到任何記憶體技術而可作出的修改。

在讀的情形中，讀資料模式檢查器295可以將從儲存記憶體晶粒298讀出的資料與寫資料FIFO 296中的資料模式作比較，並且若存在匹配（例如，針對第二資料模式），則可以將包括寫資料FIFO 296中的匹配資料模式的標籤條目（例如，第二位址）經由儲存記憶體介面292和Rx鏈路284發送到SoC 220的儲存記憶體介面210’。對應的讀資料不在例如匯流排Rx鏈路284上從儲存記憶體封裝290被傳遞到SoC 220。在Rx鏈路284上接收到標籤之後，SoC 220中的儲存記憶體介面210’可以從SoC 220的寫資料FIFO 242a中該標籤所指向的條目讀取對應資料模式的資料，如先前參考圖2A-D所描述的。

現在參照圖3-圖4，將與圖1的處理系統100有關的時序圖同與圖2A-D的處理系統200-270有關的時序圖作對比以說明根據各示例性態樣的讀操作和寫操作中的匯流排活動和相關的功率節省。用於各個匯流排活動的時鐘的真版本和補版本被分別示為CK_t和CK_c。

考慮圖3A-C，圖示與寫操作有關的時序圖。在圖3A中，圖示圖1的處理系統100的時序圖，其中對於由匯流排114上的寫命令所指示的寫操作，寫資料在資料匯流排112a-b上（不管是否存在重複資料模式）例如以短脈衝形式（在對應的等待時間之後）從SoC 120被發送到記憶體子系統130。相反，考慮圖3B，圖示與圖2A的處理系統200或圖2B的處理系統250有關的時序圖，其中考慮了重複寫資料模式的情形。如可以看到的，寫位址命令以及標籤位址（例如，寫資料FIFO 242a的標籤位址，儘管未明確圖示）在匯流排214上被發送，並且在從SoC 220到記憶體子系統230的匯流排212a-b上沒有相關的資料被發送，亦即，寫資料模式傳遞被抑制。從記憶體子系統230中的對應寫資料FIFO中檢索對應的寫資料，如上文參考圖2A-B所論述的。圖3C圖示圖3B的一種替換，其中反向通道（未在圖2A-B中圖示）亦可被用來傳遞標籤，而非在匯流排214上發送標籤，同時再次沒有相關資料在匯流排212a-b上被發送。在一態樣，反向通道[a:0]可以是具有代表性地被圖示為包括a+1位元的寬度的、可用於傳遞標籤的單獨匯流排。

考慮圖4A-C，圖示與讀操作有關的時序圖。在圖4A中，圖示圖1的處理系統100的時序圖，其中對於由匯流排114上的讀命令所指示的讀操作，讀資料在資料匯流排112a-b上（不管是否存在重複資料模式）例如以短脈衝形式（在對應的等待時間之後）從記憶體子系統130被發送到SoC 120。相反，考慮圖4B，圖示與圖2C的處理系統260或圖2D的處理系統270有關的時序圖，其中考慮了重複讀資料模式的情形。如可以看到的，讀位址命令在匯流排214上被發送，並且相關標籤在反向通道264上被發送，並且在匯流排212a-b上沒有相關資料被發送，亦即，讀資料模式傳遞被抑制。從記憶體控制器208中的對應寫資料FIFO中檢索對應的讀資料，如上文參考圖2C-D所論述的。圖4C圖示圖4B的一種替換，其中作為反向通道264的補充或替換，資料匯流排212a-b之一的一部分（例如，匯流排212a的一部分）亦可被用於傳遞標籤，同時再次在匯流排212a-b上沒有相關的資料被發送。

現在參考圖5，圖示根據一種實現的圖2A-D的記憶體控制器208的各元件的分解視圖。寫資料FIFO 242a、寫資料時間模式檢查器242b，以及寫資料FIFO策略管理242c被具體地在圖5中圖示。

寫資料FIFO 242a被圖示為包括多個（x個）條目，該多個條目被代表性地圖示為504a-x。每一條目具有資料模式，例如，對應於資料匯流排212a-b的經組合寬度（2*n位元）的2*n位元模式，其中該資料模式可以各自被儲存在寫資料FIFO 242a的2*n位元暫存器中。相應地，每一條目504a-x亦具有相關聯的標籤，該相關聯的標籤可以是m位元寬。通常，m可以是寫資料FIFO 242a中條目數目的函數（例如，m=log₂ (x)）以指向寫資料FIFO 242a中儲存特定資料模式的位址或索引。在記憶體控制器208處新的2*n位元寫資料到達（512）之後（例如，來自處理元件204a-c之一），新的寫資料被臨時地儲存在暫存器506中。

寫資料時間模式檢查器242b具有將暫存器506中的值與儲存在條目504a-x中的每一者中的資料模式的值作比較的邏輯。若存在與條目504a-x之一的匹配，則產生命中502。相應地，若存在命中，則亦提供對應於匹配條目504a-x的m位元標籤，該m位元標籤作為標籤在匯流排214上被發送，而非暫存器506中儲存的2*n位元寫資料。由於m位元遠小於2*n位元，因此實現相應的功率節省。

寫資料FIFO策略管理242c被用於經由以下方式來填充和更新寫資料FIFO 242a的條目504a-x。寫資料FIFO策略管理242c被圖示為包括控制邏輯508以及用於保存寫資料FIFO 242a的條目504a-x的模式得分的一或多個欄位510a-y。為了說明，考慮其中存在16個模式得分的實例。如上文論述的新資料的到達512之後，若新資料產生命中502，則產生命中的條目504a-x的標籤被圖示為hit tag[3:0]（命中標籤[3:0]）514。控制邏輯508遞增經hit tag[3:0] 514索引的對應欄位510a-x中的得分（可以是飽和值）。另一態樣，若命中502沒有被斷言，亦即，在寫資料FIFO 242a的條目504a-x中的任一者中不存在針對儲存在暫存器506中的資料的匹配，則條目504a-x之一可以被置換以添加暫存器506中的寫資料。

最近最少使用策略可以被用於經由以下方式替換條目504a-x：追蹤上文實例中的16個最高分並且用最低的彼得分來替換條目504a-x。因而，若命中502為假（亦即，沒有匹配），則為欄位510a-y之中具有最低分的模式產生FIFO標籤[3:0] 518。FIFO標籤[3:0] 518所指向的條目504a-x由暫存器506中的新寫資料替代。在一些態樣，一些預選的資料模式可以被鎖定，該等預選的資料模式可在寫資料FIFO 242a中保持靜態和不可替代（例如，具有2*n全0及/或2*n全1的預定資料模式可以是無法被替代的鎖定資料模式）。

將領會，各態樣包括用於執行本文揭示的程序、功能及/或演算法的各種方法。圖6-圖8圖示了本案的各示例性方法，如下文更詳細地說明的。

考慮圖6，說明了用於寫操作的方法600。在方塊602，記憶體控制器208從處理元件204a-c之一接收2*n位元資料，並且產生2*n位元寫資料以供被發送到記憶體子系統230，例如，將其儲存在暫存器506中。在決策方塊604，決定新資料是否建立了如參考圖5論述的更新寫資料FIFO策略管理242c的需要（例如，使用欄位510a-y中的模式得分來替代寫資料FIFO 242a的條目）。若否（亦即，從決策方塊604下來的「否」路徑），則在方塊606，暫存器506中的資料對照條目504a-x被檢查以試圖獲得匹配，例如，在寫資料時間模式檢查器242b中。在決策方塊608，若存在匹配，則產生命中502，並且附加地，若存在匹配，則在決策方塊610中確認滿足寫資料FIFO策略管理242c中的任何策略。

假定決策方塊608和610兩者皆遵循「是」路徑，則在方塊622，記憶體控制器208可發出「帶FIFO標籤的無資料傳遞寫命令」以將匹配條目504a-x的標籤而非匹配資料模式發送到記憶體子系統230。在方塊624，記憶體子系統230讀取對應寫資料FIFO 252a-b或254中要被寫入記憶體組216中的對應位址的資料。

若決策方塊608或610中的一者得到「否」路徑，則到達方塊618，其中記憶體控制器208發出正常寫命令（亦即，不進行抑制），並且在方塊620，記憶體子系統230用接收自匯流排212a-b的資料來完成寫操作。

若從決策方塊604遵循「是」路徑，則到達方塊612，其中新寫資料模式被推送到寫資料FIFO 242a的條目504a-x之一，並且在方塊614中（例如，如參考圖5論述的使用模式得分510a-y），記憶體控制器208發出對應的「帶FIFO標籤更新的寫命令」以向記憶體子系統230中的對應寫資料FIFO 252a-b或254通知關於新寫資料模式要被推送到寫資料FIFO 242a中的標籤。在此之後，在方塊616中，新寫資料模式的寫操作以習知方式來執行，新寫資料模式在資料匯流排212a-b上被發送，並且附加地，寫資料FIFO 252a-b或254將新寫資料模式推送到方塊614中接收的標籤所指示的位置處。

現在參考圖7，說明了用於讀操作的方法700。在方塊702，記憶體控制器208例如經由匯流排214向記憶體子系統230發出讀命令和對應的讀位址。在方塊704，經由從對應記憶體組216的讀位址處讀取資料來執行讀操作。在方塊706，讀資料模式檢查器262a-b或272分別將所讀取資料與寫資料FIFO 252a-b或255作比較。在決策方塊708，若讀資料模式檢查器262a-b或272在對應寫資料FIFO 252a-b或255中偵測到匹配，則遵循「是」路徑到達方塊710，其中該匹配被偵測到的位置處的標籤經由反向通道264（或對匯流排212a-b的部分使用）從記憶體子系統230被發送到SoC 220，而在匯流排212a-b上沒有所讀取資料的對應傳遞。在方塊712，記憶體控制器208從寫資料FIFO 242a中由標籤所指定的位置處提取所讀取資料。若從決策方塊708遵循「否」路徑，亦即，不存在匹配，則執行正常讀操作，其中在匯流排212a-b上傳遞來自記憶體子系統230的所讀取資料。

現在參考圖8，將論述方法800。在各態樣，方法800可通常涉及處理系統（例如，處理系統200）中的通訊並且可涉及上文論述的方法600及/或方法700。處理系統可包括整合在晶片上系統（SoC）上的處理器以及整合在第二晶片上的包括記憶體子系統的記憶體。

例如，在方塊802，方法800可包括以下步驟：決定要在處理器與記憶體之間的資料匯流排（例如，匯流排212a-b）上傳遞的資料（例如，從SoC 220到記憶體子系統230的寫資料或者從記憶體子系統230到SoC 220的讀資料）具有第一資料模式（例如，包括全0或全1的預定資料模式）。方塊804包括抑制第一資料模式在資料匯流排上的傳遞，並且方塊806包括在處理器與記憶體之間的第二匯流排（例如，控制匯流排214或反向通道264）上傳遞對應於第一資料模式的第一位址（例如，處理器側先進先出（FIFO）（諸如SoC 220上的寫資料FIFO 242a）的FIFO條目的標籤，或者記憶體側FIFO（諸如記憶體子系統230的寫資料FIFO 252a-b/254）的FIFO條目的標籤），其中第一位址小於第一資料模式。

在一些態樣，方塊806中的第一資料模式的傳遞是從處理器到記憶體的，此舉包括從記憶體側FIFO中的第一位址讀取第一資料模式，並且將第一資料模式寫入記憶體中的記憶體組（例如，記憶體組216），其中記憶體側FIFO（例如，寫資料FIFO 252a-b）位於記憶體的輸入/輸出埠（例如，IO區塊213a-b）處或者記憶體側FIFO（例如，寫資料FIFO 254）位於記憶體組的解碼器區塊（例如，解碼器和鎖存器218）內；其中方塊806進一步包括檢查記憶體側FIFO以試圖獲得針對由處理器啟動的讀操作的第一資料模式。

在一些態樣，方塊806中的第一資料模式的傳遞是從記憶體到處理器的，此舉包括從處理器側FIFO中的第一位址讀取第一資料模式，檢查處理器側FIFO以試圖獲得針對由處理器啟動的寫操作的第一資料模式，並且若第一資料模式不存在於處理器側FIFO中，則將第一資料模式添加到處理器側FIFO中的第二位址，在資料匯流排上傳遞該第一資料模式並且在第二匯流排上傳遞該第二位址，以及將第一資料模式添加到記憶體側FIFO的第二位址（例如，如方法600、700中所論述的）。

熟習此項技術者將領會，資訊和信號可使用各種不同技術和技藝中的任何一種來表示。例如，貫穿上文描述始終可能被述及的資料、指令、命令、資訊、信號、位元、符號和碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子，或其任何組合來表示。

此外，熟習此項技術者將領會，結合本文中所揭示的態樣描述的各種說明性邏輯區塊、模組、電路和演算法步驟可被實現為電子硬體、電腦軟體，或兩者的組合。為清楚地說明硬體與軟體的此可互換性，各種說明性元件、方塊、模組、電路，以及步驟在上文是以其功能性的形式作一般化描述的。此類功能性是被實現為硬體還是軟體取決於具體應用和施加於整體系統的設計約束。技術者可針對每種特定應用以不同方式來實現所描述的功能性，但此類實現決策不應被解讀為致使脫離本發明的範疇。

結合本文所揭示的各態樣描述的方法、序列及/或演算法可直接在硬體中、在由處理器執行的軟體模組中，或在該兩者的組合中體現。軟體模組可常駐在RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、可移除磁碟、CD-ROM或者本領域中所知的任何其他形式的儲存媒體中。示例性儲存媒體耦合到處理器以使得該處理器能從/向該儲存媒體讀寫資訊。在替換方案中，儲存媒體可以被整合到處理器。

相應地，本發明的一態樣可包括一種電腦可讀取媒體，其實施有一種用於存取DRAM陣列並且經由將自糾正操作整合到自刷新循環內來執行低功率自糾正的方法。因此，本發明並不限於所說明的實例且任何用於執行本文所描述的功能性的手段均被包括在本發明的各態樣中。

圖9圖示了其中可有利地採用本案的各態樣的示例性無線通訊系統900。出於說明目的，圖9圖示三個遠端單元920、930和950以及兩個基地台940。在圖9中，遠端單元920被示為行動電話，遠端單元930被示為可攜式電腦，而遠端單元950被示為無線區域迴路系統中的位置固定的遠端單元。例如，該等遠端單元可以是行動電話、掌上型個人通訊系統（PCS）單元、可攜式資料單元（諸如個人資料助理）、啟用GPS的設備、導航設備、機上盒、音樂播放機、視訊播放機、娛樂單元、位置固定的資料單元（諸如儀錶讀數裝備），或者儲存或檢索資料或電腦指令的任何其他設備，或者其任何組合。儘管圖9圖示了根據本案的教示的遠端單元，但本案並不限於該等所圖示的示例性單元。本案的各態樣可適於用在包括主動積體電路系統（包括記憶體和用於測試和表徵的晶片上電路系統）的任何設備中。

上述揭示的設備和方法通常被設計並被配置在儲存在電腦可讀取媒體上的GDSII和GERBER電腦檔案中。該等檔案進而被提供給製造處理者，該等製造處理者基於該等檔案來製造設備。結果得到的產品是半導體晶圓，其隨後被切割為半導體晶粒並被封裝成半導體晶片。該等晶片隨後被用在上文描述的設備中。

儘管前述揭示展示本發明的說明性態樣，但是應當注意，可對本文作出各種改變和修改而不脫離如由所附請求項限定的本發明的範疇。根據本文中所描述的本發明的各態樣的方法請求項中的功能、步驟及/或動作不一定要以任何特定次序執行。此外，儘管本發明的要素可能是以單數來描述或主張權利的，但是複數亦是已料想了的，除非顯式地聲明了限定於單數。

100‧‧‧習知處理系統
104a‧‧‧數位信號處理器（DSP）
104b‧‧‧通用處理器（GPU）和多媒體引擎
104c‧‧‧多核中央處理單元（CPU）
106‧‧‧系統匯流排
110‧‧‧記憶體介面
112a‧‧‧匯流排
112b‧‧‧匯流排
113a‧‧‧IO區塊
113b‧‧‧IO區塊
114‧‧‧匯流排
115‧‧‧CA和CLK區塊
116‧‧‧記憶體組
118‧‧‧解碼器和資料鎖存器
120‧‧‧SoC
130‧‧‧記憶體子系統
200‧‧‧處理系統
204a‧‧‧處理元件
204b‧‧‧處理元件
204c‧‧‧處理元件
206‧‧‧系統匯流排
208‧‧‧記憶體控制器
210‧‧‧記憶體介面
210’‧‧‧儲存記憶體介面
212a‧‧‧匯流排
212b‧‧‧匯流排
213a‧‧‧IO區塊
213b‧‧‧IO區塊
214‧‧‧控制匯流排
215‧‧‧CA和CLK區塊
216‧‧‧記憶體組
218‧‧‧解碼器和資料鎖存器
220‧‧‧SoC
230‧‧‧記憶體子系統
242a‧‧‧寫資料FIFO
242b‧‧‧寫資料時間模式檢查器
242c‧‧‧寫資料FIFO策略管理
250‧‧‧處理系統
252a‧‧‧寫資料FIFO
252b‧‧‧寫資料FIFO
254‧‧‧寫資料FIFO
260‧‧‧處理系統
262a‧‧‧讀資料模式檢查
262b‧‧‧讀資料模式檢查
264‧‧‧反向通道
270‧‧‧處理系統
272‧‧‧讀資料模式檢查器
280‧‧‧處理系統
282‧‧‧傳輸（Tx）鏈路
284‧‧‧接收（Rx）鏈路
290‧‧‧儲存記憶體封裝
292‧‧‧儲存記憶體介面
294‧‧‧儲存記憶體控制器
295‧‧‧讀資料模式檢查器
296‧‧‧寫資料FIFO
298‧‧‧儲存記憶體晶粒
502‧‧‧命中
504a‧‧‧條目
504b‧‧‧條目
504c‧‧‧條目
504x‧‧‧條目
510a‧‧‧欄位
510y‧‧‧欄位
506‧‧‧暫存器
508‧‧‧控制邏輯
512‧‧‧到達
514‧‧‧hit tag[3:0]（命中標籤[3:0]）
518‧‧‧FIFO標籤[3:0]
600‧‧‧方法
602‧‧‧方塊
604‧‧‧決策方塊
606‧‧‧方塊
608‧‧‧決策方塊
610‧‧‧決策方塊
612‧‧‧方塊
614‧‧‧方塊
616‧‧‧方塊
618‧‧‧方塊
620‧‧‧方塊
622‧‧‧方塊
624‧‧‧方塊
700‧‧‧方法
702‧‧‧方塊
704‧‧‧方塊
706‧‧‧方塊
708‧‧‧決策方塊
710‧‧‧方塊
712‧‧‧方塊
800‧‧‧方法
802‧‧‧方塊
804‧‧‧方塊
806‧‧‧方塊
900‧‧‧無線通訊系統
920‧‧‧遠端單元
930‧‧‧遠端單元
940‧‧‧基地台
950‧‧‧遠端單元

提供附圖以幫助對本發明的各態樣進行描述，且提供附圖僅用於圖示各態樣而非對其進行限定。

圖1圖示了一習知處理系統。

圖2A-E圖示了根據本案的示例性態樣的一示例性處理系統的實現。

圖3A-3C和圖4A-4C圖示了根據本案的各示例性態樣來配置的處理系統的時序圖。

圖5圖示了根據本案的各示例性態樣來配置的處理系統的記憶體控制器。

圖6圖示了根據本案的各示例性態樣的涉及寫操作的流程圖。

圖7圖示了根據本案的各示例性態樣的涉及讀操作的流程圖。

圖6圖示了根據本案的各示例性態樣的涉及寫操作的流程圖。

圖8圖示了根據本案的各示例性態樣的涉及通訊方法的流程圖。

圖9是圖示其中可有利地採用本案的諸態樣的示例性無線通訊系統的方塊圖。

國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無

國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無

204a‧‧‧處理元件

204b‧‧‧處理元件

204c‧‧‧處理元件

206‧‧‧系統匯流排

208‧‧‧記憶體控制器

210‧‧‧記憶體介面

212a‧‧‧匯流排

212b‧‧‧匯流排

213a‧‧‧IO區塊

213b‧‧‧IO區塊

214‧‧‧控制匯流排

215‧‧‧CA和CLK區塊

216‧‧‧記憶體組

218‧‧‧解碼器和資料鎖存器

220‧‧‧SoC

230‧‧‧記憶體子系統

242a‧‧‧寫資料FIFO

242b‧‧‧寫資料時間模式檢查器

242c‧‧‧寫資料FIFO策略管理

254‧‧‧寫資料FIFO

264‧‧‧反向通道

270‧‧‧處理系統

272‧‧‧讀資料模式檢查器

Claims (34)

1. 一種在一處理系統中進行通訊的方法，該方法包括以下步驟： 決定要在一處理器與一記憶體之間的一資料匯流排上傳遞的一資料具有一第一資料模式；抑制該第一資料模式在該資料匯流排上的傳遞；及在該處理器與該記憶體之間的一第二匯流排上傳遞對應於該第一資料模式的一第一位址。
2. 如請求項1之方法，其中該處理器包括一處理器側先進先出（FIFO），並且該記憶體包括一記憶體側FIFO，其中該第一資料模式存在於該處理器側FIFO中的該第一位址處以及該記憶體側FIFO中的該第一位址處。
3. 如請求項2之方法，其中對於從該處理器到該記憶體的該第一資料模式的一傳遞，從該記憶體側FIFO中的該第一位址讀取該第一資料模式並且將該第一資料模式寫入該記憶體中的一記憶體組。
4. 如請求項3之方法，其中該記憶體側FIFO位於該記憶體的一輸入/輸出埠處。
5. 如請求項3之方法，其中該記憶體側FIFO位於該記憶體組的一解碼器區塊內。
6. 如請求項3之方法，其中包括以下步驟：檢查該記憶體側FIFO以試圖獲得針對由該處理器啟動的一讀操作的該第一資料模式。
7. 如請求項3之方法，其中該第二匯流排是從該記憶體到該處理器的一反向通道或者是該資料匯流排的一部分。
8. 如請求項2之方法，其中對於從該記憶體到該處理器的該第一資料模式的一傳遞，從該處理器側FIFO中的該第一位址讀取該第一資料模式。
9. 如請求項8之方法，其中包括以下步驟：檢查該處理器側FIFO以試圖獲得針對由該處理器啟動的一寫操作的該第一資料模式。
10. 如請求項8之方法，其中包括以下步驟：若該第一資料模式不存在於該處理器側FIFO中，則將該第一資料模式添加到該處理器側FIFO中的一第二位址，在該資料匯流排上傳遞該第一資料模式並且在該第二匯流排上傳遞該第二位址，以及將該第一資料模式添加到該記憶體側FIFO的該第二位址。
11. 如請求項8之方法，其中該第二匯流排是一控制匯流排。
12. 如請求項1之方法，其中該處理器被整合在一晶片上系統（SoC）上，並且該記憶體被整合在包括一記憶體子系統的一第二晶片上。
13. 如請求項1之方法，其中該第一位址小於該第一資料模式。
14. 如請求項1之方法，其中該第一資料模式是包括全0或全1的一預定資料模式。
15. 一種裝置，包括： 一處理器；一記憶體；該處理器與該記憶體之間的一資料匯流排；一資料模式檢查器，被配置成決定要在該資料匯流排上傳遞的一資料具有一第一資料模式並且抑制該第一資料模式在該資料匯流排上的傳遞；及一第二匯流排，被配置成在該處理器與該記憶體之間傳遞對應於該第一資料模式的一第一位址。
16. 如請求項15之裝置，其中該處理器包括一處理器側先進先出（FIFO），並且該記憶體包括一記憶體側FIFO，其中該第一資料模式存在於該處理器側FIFO中的該第一位址處以及該記憶體側FIFO中的該第一位址處。
17. 如請求項16之裝置，其中對於從該處理器到該記憶體的該第一資料模式的一傳遞，該資料模式檢查器是一寫資料模式檢查器，並且該第一資料模式從該記憶體側FIFO中的該第一位址被讀取並且被寫入該記憶體中的一記憶體組。
18. 如請求項17之裝置，其中該記憶體側FIFO位於該記憶體的一輸入/輸出埠處。
19. 如請求項17之裝置，其中該記憶體側FIFO位於該記憶體組的一解碼器區塊內。
20. 如請求項17之裝置，其中該資料模式檢查器是一讀資料模式檢查器，其被配置成檢查該記憶體側FIFO以試圖獲得針對由該處理器啟動的一讀操作的該第一資料模式。
21. 如請求項17之裝置，其中該第二匯流排是從該記憶體到該處理器的一反向通道或者是該資料匯流排的一部分。
22. 如請求項17之裝置，其中對於從該記憶體到該處理器的該第一資料模式的一傳遞，該第一資料模式從該處理器側FIFO中的該第一位址被讀取。
23. 如請求項22之裝置，其中該資料模式檢查器是一寫資料模式檢查器，其被配置成檢查該處理器側FIFO以試圖獲得針對由該處理器啟動的一寫操作的該第一資料模式。
24. 如請求項23之裝置，進一步包括一寫資料FIFO策略管理區塊，其被配置成在該第一資料模式不存在於該處理器側FIFO中的情況下將該第一資料模式添加到該處理器側FIFO中的一第二位址，其中該第一資料模式在該資料匯流排上被傳遞並且該第二位址在該第二匯流排上被傳遞，並且該第一資料模式被添加到該記憶體側FIFO的該第二位址處。
25. 如請求項23之裝置，其中該第二匯流排是一控制匯流排。
26. 如請求項15之裝置，其中該處理器被整合在一晶片上系統（SoC）上，並且該記憶體被整合在包括一記憶體子系統的一第二晶片上。
27. 如請求項15之裝置，其中該第一位址小於該第一資料模式。
28. 如請求項15之裝置，其中該第一資料模式是包括全0或全1的一預定資料模式。
29. 一種裝置，包括： 用於決定要在一處理器與一記憶體之間的一資料匯流排上傳遞的一資料具有一第一資料模式的構件；用於抑制該第一資料模式在該資料匯流排上的傳遞的構件；及用於在該處理器與該記憶體之間的一第二匯流排上傳遞對應於該第一資料模式的一第一位址的構件。
30. 如請求項29之裝置，其中包括用於從位於該記憶體中的一記憶體側先進先出（FIFO）的該第一位址讀取該第一資料模式的構件和用於將該第一資料模式寫入該記憶體中的一記憶體組的構件，以及用於從位於該處理器中的一處理器側先進先出（FIFO）的該第一位址讀取該第一資料模式的構件，其中該第一資料模式存在於該記憶體側FIFO和該處理器側FIFO的該第一位址處。
31. 一種處理系統，包括： 一晶片上系統（SoC），包括至少一個處理器；一儲存記憶體封裝，包括至少一個儲存記憶體晶粒；該SoC與該儲存記憶體封裝之間的一儲存記憶體鏈路；一寫資料時間模式檢查器，被配置成決定要在該SoC與該儲存記憶體封裝之間的該儲存記憶體鏈路的一傳輸鏈路上傳遞的一資料具有一第一資料模式並且抑制該第一資料模式在該傳輸鏈路上的傳遞；及該SoC的一第一儲存記憶體介面，被配置成在該傳輸鏈路上傳遞對應於該第一資料模式的一第一位址。
32. 如請求項31之處理系統，其中該Soc包括一處理器側先進先出（FIFO），並且該儲存記憶體封裝包括一記憶體側FIFO，其中該第一資料模式存在於該處理器側FIFO中的該第一位址處以及該記憶體側FIFO中的該第一位址處。
33. 如請求項32之處理系統，其中該儲存記憶體封裝進一步包括一第二儲存記憶體介面，其被配置成接收該第一位址並且將該第一位址提供到包括該記憶體側FIFO的一儲存記憶體控制器，其中該儲存記憶體控制器被配置成從該記憶體側FIFO的該第一位址檢索該第一資料模式，並且傳遞該第一資料模式以供被寫入該儲存記憶體封裝的一儲存記憶體晶粒。
34. 如請求項32之處理系統，其中該儲存記憶體封裝進一步包括一讀資料時間模式檢查器，其被配置成決定要在該儲存記憶體封裝與該SoC之間的該儲存記憶體鏈路的一接收鏈路上傳遞的一資料具有一第二資料模式並且抑制該第二資料模式在該接收鏈路上的傳遞；及 該儲存記憶體封裝的一第二儲存記憶體介面，其被配置成在該傳輸鏈路上傳遞對應於該第二資料模式的一第二位址，其中該第二資料模式存在於該處理器側FIFO中的該第二位址處以及該記憶體側FIFO中的該第二位址處。