CN113886292A - 用于存储器子系统的低功率数据传递 - Google Patents

Abstract

本公开涉及用于存储器子系统的低功率数据传递。各系统和方法涉及降低处理器与存储器之间的数据传递的功耗。检查要在处理器与存储器之间的数据总线上传递的数据以试图获得第一数据模式，并且如果第一数据模式存在，则第一数据模式在数据总线上的传递被抑制。相反，对应于第一数据模式的第一地址在处理器与存储器之间的第二总线上被传递。第一地址小于第一数据模式。该处理器包括处理器侧先进先出(FIFO)，并且该存储器包括存储器侧FIFO，其中第一数据模式存在于处理器侧FIFO中的第一地址处以及存储器侧FIFO中的第一地址处。

Description

用于存储器子系统的低功率数据传递

本申请是申请日为2017年6月28日申请号为第201780051079.2号发明名称为“用于存储器子系统的低功率数据传递”的中国专利申请的分案申请。

公开领域

所公开的各方面涉及处理系统。更具体地，各示例性方面涉及降低处理系统与存储器子系统之间的数据传递的功耗。

背景

处理系统可包括协助存储位置，诸如包括主存储器的存储器子系统。对于具有大存储容量的主存储器实现，例如，使用动态随机存取存储器(DRAM)技术的双数据率(DDR)实现，存储器子系统可以在片外实现，例如，被集成到与访问存储器子系统的一个或多个处理器被集成到其上的处理器芯片或片上系统(SoC)不同的存储器芯片上。相应地，访问主存储器涉及存储器子系统与SoC之间传递数据，就功耗而言这具有相关联的成本。

存储器系统中的功耗是众所周知的一个挑战。本领域中已知有用于降低存储器中的功耗的若干技术，诸如电压调节。例如，通过考虑针对若干代或若干版本的低功率DDR(LPDDR)指定的供电电压可以看到电压调节的一个趋势。针对LPDDR1的供电电压VDD是1.8V；针对LPDDR2和LPDDR3的供电电压VDD是1.2V；针对LPDDR4的供电电压VDD是1.1V。然而，对于将来的各代(例如，LPDDR5以及之后)，用于进一步进行电压调节的范围是有限的，因为如果供电电压持续降低，可能观察到由于存储器外围输入/输出(IO)电路系统的刷新操作和性能所施加的限制而引起的性能降级。因而，可通过进一步进行电压调节达成的任何功率效率增益可能被性能和质量降级而抵消。

相应地，在本领域中存在用于改进现有和将来各代的存储器子系统的功率效率同时避免常规办法(诸如电压调节)的缺点的需要。

概述

本发明的示例性方面涉及用于降低处理器与存储器之间的数据传递的功耗的系统和方法。检查要在处理器与存储器之间的数据总线上传递的数据以试图获得第一数据模式，并且如果第一数据模式存在，则在数据总线上抑制第一数据模式的传递。而是，在处理器与存储器之间的第二总线上传递对应于第一数据模式的第一地址。第一地址小于第一数据模式。该处理器包括处理器侧先进先出(FIFO)，并且该存储器包括存储器侧FIFO，其中第一数据模式存在于处理器侧FIFO中的第一地址处以及存储器侧FIFO中的第一地址处。

例如，一示例性方面涉及一种在处理系统中进行通信的方法，该方法包括：确定要在处理器与存储器之间的数据总线上传递的数据具有第一数据模式，抑制第一数据模式在该数据总线上的传递，以及在该处理器与该存储器之间的第二总线上传递对应于第一数据模式的第一地址。

另一示例性方面涉及一种装备，包括处理器、存储器、以及在该处理器与该存储器之间的数据总线。数据模式检查器被配置成确定要在数据总线上传递的数据具有第一数据模式并且抑制该第一数据模式在该数据总线上的传递，以及第二总线被配置成在该处理器与该存储器之间传递对应于第一数据模式的第一地址。

又一示例性方面涉及一种装备，包括用于确定要在处理器与存储器之间的数据总线上传递的数据具有第一数据模式的装置，用于抑制该第一数据模式在该数据总线上的传递的装置，以及用于在该处理器与该存储器之间的第二总线上传递对应于该第一数据模式的第一地址的装置。

又一示例性方面涉及一种处理系统，该处理系统包括包含至少一个处理器的片上系统(SoC)；包含至少一个储存存储器管芯的储存存储器封装；SoC与储存存储器封装之间的储存存储器链路；写数据时间模式检查器，其被配置成确定要在SoC与储存存储器封装之间的储存存储器链路的传输链路上传递的数据具有第一数据模式并且抑制该第一数据模式在该传输链路上的传递；以及SoC的第一储存存储器接口，其被配置成在传输链路上传递对应于该第一数据模式的第一地址。

附图简述

给出附图以帮助对本发明的各方面进行描述，且提供附图仅用于解说各方面而非对其进行限定。

图1解说了一常规处理系统。

图2A-E解说了根据本公开的示例性方面的一示例性处理系统的实现。

图3-4解说了根据本公开的各示例性方面来配置的处理系统的时序图。

图5解说了根据本公开的各示例性方面来配置的处理系统的存储器控制器。

图6解说了根据本公开的各示例性方面的涉及写操作的流程图。

图7解说了根据本公开的各示例性方面的涉及读操作的流程图。

图6解说了根据本公开的各示例性方面的涉及写操作的流程图。

图8解说了根据本公开的各示例性方面的涉及通信方法的流程图。

图9是示出其中可有利地采用本公开的诸方面的示例性无线通信系统的框图。

详细描述

在以下针对本发明的具体方面的描述和有关附图中公开了本发明的各方面。可构想出替换性方面而不背离本发明的范围。另外，本发明中众所周知的元素将不被详细描述或将被省去以免湮没本发明的相关细节。

措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。类似地，术语“本发明的诸方面”并不要求本发明的所有方面都包括所讨论的特征、优点或操作模式。

本文所用的术语是仅出于描述特定方面的目的，而不意在限制本发明的诸方面。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另有明确指示。还将理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。

此外，许多方面以将由例如计算设备的元件执行的动作序列的形式来描述。将认识到，本文描述的各种动作能由专用电路(例如，专用集成电路(ASIC))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内，其内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的相应计算机指令集。由此，本发明的各个方面可以用数种不同的形式来体现，所有这些形式都已被构想落在所要求保护的主题内容的范围内。另外，对于本文所描述的每一个方面，任何此类方面的相应形式可在本文中被描述为例如“配置成执行所描述的动作的逻辑”。

本公开的各示例性方面涉及降低处理系统中的存储器功耗。认识到，存储器子系统中的功耗伴随去往和来自存储器子系统所传递的数据量而增加。因而，在各示例性方面中，数据话务被降低以降低功耗。例如，在SoC与存储器子系统之间的数据总线上可能存在来回传送的重复数据模式。此类重复数据模式可以被标识并且被存储在位于SoC和存储器子系统中的一个或多个缓冲器中。当存储在缓冲器中的重复数据模式要在数据总线上被传递时，可以仅仅发送与该数据模式有关的地址，并且可以抑制该数据模式本身的传递。在各示例性方面，与数据模式本身相比，地址消耗更少的带宽，并且因此数据话务被减少，从而降低了功耗。这些及相关的方面参考以下的附图来进一步说明。

在图1中，解说了具有SoC 120和存储器子系统130的常规处理系统100。SoC120可包括一个或多个处理元件，为了示例性解说的需要，其中的处理元件104a-c被代表性地示出为数字信号处理器(DSP)104a、通用处理器(GPU)和多媒体引擎104b、多核中央处理单元(CPU)104c等等。处理元件104a-c可以通过接口(诸如系统总线106)被连接到存储器控制器108。处理元件104a-c可作出对访问存储器子系统130中的一个或多个存储器组116的请求，并且存储器控制器108控制这些访问请求。例如，存储器控制器108可以实现排队机制，仲裁技术等，以基于可用带宽来选择性地允许接收自处理元件104a-c的一个或多个请求访问存储器子系统130。出于简明的目的，可存在于处理元件104a-c与存储器控制器108之间的一级或多级高速缓存未被示出，但可以根据常规技术来实现各高速缓存而不影响本公开的范围。

来自SoC 120对存储器子系统130的存储器访问可涉及集成在SoC 120上连接到各个总线的存储器接口110(例如，输入/输出引脚或其他相关接口)。在一种布置中，总线112a-b被示出为双路或双向数据总线，而总线114被示出为能够承载地址、时钟等的命令总线。

对于数据写或存储操作，要被写入任何存储器组116的数据由例如处理元件104a-c之一来提供，并且一旦存储器控制器108准予写操作，则在从SoC 120的存储器接口110的总线112a-b中的一者或两者上携带数据以相应地在存储器子系统130的一个或多个IO块113a-b处被接收。数据写操作的命令(C)、地址(A)和时钟(CLK)在总线114上被供应以由CA和CLK块115来接收。数据从IO块113a-b被传递到解码器和数据锁存器118，数据从解码器和数据锁存器118被传递到该数据要被写入恰适存储器组116的地址(接收自块115)。

对于数据读或加载操作，在来自处理元件104a-c之一的读请求被存储器控制器108准予对存储器子系统130的访问之后，读请求、读地址以及时钟可以在总线114上被供应，在存储器子系统130的块115处被接收，并且通过对块118的使用，来自读地址的对应数据可以从存储器组116之一被读取，并且通过块118被供应回到一个或多个IO块113a-b。从IO块113a-b，所读取的数据可以在总线112a-b上被提供到SoC 120的存储器接口110，并且接着最终被传递到请求方处理元件104a-c。

在数据写操作和读操作两者中，如上所讨论的，总线112a-b可以携带按块或n比特的单位大小计的数据(例如，16或128比特长度的8DQ次数猝发)。观察到，在数据传递的两个方向中，即对于总线112a-b上的写和读，所传递的大部分数据包括重复模式。例如，未经压缩的图像数据(例如，被处理元件104a-c用来进行图像处理)可包括包含全0或全1的大块重复比特模式。然而，在常规处理系统100中，重复比特模式的每一次出现如相应读/写命令所规定地那样被传递，这导致了相应的功耗。

在各示例性方面，认识到重复数据模式的传递可以被避免，并且转而对重复数据模式的指示符(其可以是比数据模式本身小得多的大小或比特宽度)可以取而代之被传递以节省功耗。公开了用于确定要在SoC与存储器之间的数据总线上传递的数据包括重复数据模式并且抑制该重复数据模式在该数据总线上的传递的示例性技术。可以使用一个或多个缓冲器或先进先出(FIFO)结构并且传递FIFO中包括在SoC与存储器之间的不同总线上的重复数据模式的条目的地址来供应重复数据模式的指示符。本公开的各方面现在将参考图2A-E中示出的处理系统200-280来说明。

要理解，虽然在图2A-E中的示例性方面的描述中使用涉及某些具体存储器技术的术语，但这仅仅是为了便于说明的目的，而并不旨在作为任何具体存储器技术的示例性方面的限制。例如，图2A-D解说了存储器子系统230的配置，其包括根据任何存储器技术来设计的存储器组216，存储器技术包括主存储器技术，诸如由电子元件工业联合会(JEDEC)标准所覆盖的技术，诸如DRAM、同步DRAM(SDRAM)、DDR3、DDR4等以及由JEDEC覆盖的各代移动存储器技术，包括低功率DDR(LPDDR)技术，诸如LPDDR、LPDDR1、LPDDR2、LPDDR3、LPDDR4、LPDDR5等。此外，如2E所解说的，示例性方面也可等同地适用于由JEDEC覆盖的各种现有和将来各代的闪存技术，例如，固态驱动器(SSD)存储器、通用闪存(UFS)、嵌入式多媒体卡(eMMC)等。

相应地，首先参考图2A，解说了一示例性处理系统200。处理系统200具有与处理系统100的某些类似性，并且因此出于简明目的将避免对处理系统100和200的类似方面的详尽重复。例如，在处理系统200中，SoC 220的处理元件204a-b、系统总线206、以及存储器接口210；总线212a-b和214；以及存储器子系统230的IO块213a-b、CA和CLK块215、解码器和数据锁存器218以及存储器组216可以如处理系统100的类似组件那样被类似地配置。尽管被指代为SoC 220和存储器子系统230，但这两个组件可以分别是任何处理器和存储器，不管它们被集成在同一芯片上还是在不同芯片上(例如，各示例性方面可等同地适用于对处理器与存储器之间的任何数据总线上的数据传递的抑制)。

聚焦于与处理系统100的不同之处，处理系统200的存储器控制器208具有用于降低SoC 220与存储器子系统230之间的数据传递的功耗的附加特征，现在将对其进行描述。如所示出的，存储器控制器208包括块242a-c，代表性地被示出为写数据FIFO 242a、写数据时间模式检查器242b、以及写数据FIFO策略管理242c。此外，存储器子系统230还包括被示出为写数据FIFO 252a-b的附加块，它们的示例实现将参考图5更详细地讨论。

如果流送通过存储器控制器208的任何数据话务随着时间具有数据模式重复性的特性，则写数据时间模式检查器242b被配置成检测数据模式是否被重复，例如，是否匹配于写数据FIFO 242a中存储的数据模式。填充并更新存储在写数据FIFO 242a中的重复数据模式可以由写数据FIFO策略管理242c来管理。如果写数据匹配于存储在写数据FIFO 242a中特定FIFO地址(也被称为标签)处的数据模式，则写数据FIFO 242a的匹配(或命中)条目的标签被检索。重复数据模式也被存储在存储器子系统230的写数据FIFO 252a-b中的相同标签处，它们被分别示出为靠近IO块213a-b或与IO块213a-b通信。分开示出的两个写数据FIFO 252a-b仅仅是一个示例实现，其中两个写数据FIFO 252a-b中的每一者都是写数据FIFO242b的字的一半大小并且保存写数据FIFO 242b的字的一半(例如，包括存储在存储器控制器208中的写数据FIFO 242a的第一地址中的重复数据模式的字的上半部分可以被存储在写数据FIFO 252b中的相同的第一地址处，并且字的下半部分可以被存储在写数据FIFO 252b中的第一地址处)。在其他实现中，这两个写数据FIFO 252a-b可以由与写数据FIFO 242a相同字大小的单个写数据FIFO来代替。

相应地，如果包括写数据的写数据流被写数据时间模式检查器242b检测为具有匹配的存储在写数据FIFO 242a中的写数据模式，则存储器控制器208(或SoC220的任何其他逻辑或块)抑制该写数据模式在总线212a-b上的传递。取而代之，存储器控制器208在总线214上发送该写数据模式被存储在写数据FIFO 242a所处的标签。如将参考图5来讨论的，该标签与写数据模式(可能是要大若干个量级，例如128比特)相比大小要小得多(例如，指向保存写数据FIFO 242a的索引的几个比特)。

在存储器子系统230处，块215接收该标签，连同相关的命令以指示该标签是针对存储在写数据FIFO 252a-b中的重复数据模式的，以及该重复数据模式要被写入存储器组216中的写地址。写数据模式从写数据FIFO 252b中该标签所指向的位置被读出，并且通过解码器和数据锁存器218的使用被传递到存储器组216中的对应写地址。在一示例中，写数据模式从写数据FIFO 252b到存储器组216的传递可以使用内部信号或命令来执行，诸如在存储器子系统230中生成的来自写地址和标签的“写数据复制”。

现在参考图2B，在示例性处理系统250中解说了一替换方面，处理系统250在许多方面与处理系统200类似，如相同的参考标号的使用所示出的。聚焦于与处理系统200的区别，在处理系统250中，用写数据FIFO 254替换写数据FIFO 252a-b，写数据FIFO 254存在于每一存储器组116的解码器和数据锁存器218块中(如所示出的，每一存储器组116可具有其自己相关联的解码器和数据锁存器218)。存储器子系统230的功耗基于若干成分或因素，诸如IO接口功率(例如，被IO块213消耗的)、内部总线功率(例如，被用于在IO块213a-b与存储器组216之间传递数据所消耗的)、以及组操作功率(例如，用于读/写存储器组216的)。通过重新定位写数据FIFO 254(例如，从图2A中靠近IO块213a-b的写数据FIFO252a-b到每一存储器组216的解码器和数据锁存器218块)，存储器子系统230的内部总线功耗能够被降低。与其中n比特写数据模式从IO块213a-b处的写数据FIFO 252a-b被传递到存储器组216的图2A相反，在图2B中，从IO块213a-b处的写数据FIFO 252a-b到存储器组216的n比特写数据模式传递可以被避免。取而代之，内部存储器信号(诸如根据由块215接收的写命令和标签生成的“写数据复制”)可以被用于以显著降低的功耗从存储在解码器和数据锁存器218中的写数据FIFO 254检索写数据模式并且将其直接写入对应存储器组216。

现在参考图2C，在示例性处理系统250中解说了另一替换方面，处理系统250在许多方面与处理系统200类似，如相同的参考标号的使用所示出的。聚焦于与处理系统200和250的区别，处理系统260包括用于抑制例如在总线212a-b上的任一方向针对读操作和写操作两者的重复数据模式的传递的技术。要理解，尽管结合与写操作有关的各方面来进行解说，但也可以独立于抑制重复写数据模式(例如，在处理系统200中)的传递的各方面包括处理系统260中抑制重复读数据模式的传递的各方面。抑制重复读数据模式的传递可如下导致节省存储器功率。相应地，在处理系统260中，存储器子系统230包括各功能块，它们被解说为，例如被置于靠近或紧邻IO块213a-b并且被配置成检测任何重复读数据模式(例如在对应写数据FIFO 252a-b中具有匹配条目的数据模式)的读数据模式检查262a-b。如果读操作的数据模式匹配于存储在写数据FIFO 252a-b中的数据模式，则例如在反向信道264上仅仅传递指向该匹配数据模式存在于写数据FIFO 252a-b中位置的条目的标签，该反向信道264可以是从存储器子系统230到SoC 220的单独总线或总线212a-b之一的一部分。对应的读数据不在例如总线212a-b上从存储器子系统230被传递到SoC 220。在反向信道264上接收到该标签之际，SoC 220中的存储器控制器208可以从该标签所指向的写数据FIFO 242a的条目读取对应数据模式的数据。如先前所提及的，写数据路径的其余方面可以如例如处理系统200那样被类似地配置。

现在参考图2D，在示例性处理系统270中解说了又一替换方面，处理系统270在许多方面与图2B的处理系统250类似，如相同的参考标号的使用所示出的。聚焦于与处理系统200和250的区别，类似于图2C的处理系统260，图2D的处理系统270还包括用于抑制例如在总线212a-b上的任一方向针对读和写操作两者的重复数据模式的传递的技术，尽管再一次，要注意，可以独立于抑制重复写数据模式的传递的各方面(例如，在一些情形中在处理系统250中)而包括处理系统270中抑制重复读数据模式的传递的各方面。抑制重复读数据模式的传递可例如通过进一步降低图2B的处理系统250的内部总线功率而导致进一步的存储器功率节省。在处理系统270中，在每一存储器组216的解码器和数据锁存器218内，将读数据模式检查器272与写数据FIFO 254一起放置。尽管例如在图2C的处理系统260中，n比特读数据可能已经在内部从存储器组216被传递到与IO块213a-b和写数据FIFO 252a-b紧接放置的读数据模式检查器262a-b以确定是否存在匹配，而另一方面在处理系统270中，这一n比特内部传递可以被避免以节省存储器子系统230中的内部总线功率。相反，读数据模式检查器272可以将从存储器组216读出的数据与存储在解码器和数据锁存器218内的写数据FIFO 254中的数据模式作比较，并且如果存在匹配，则可以针对包括写数据FIFO 254中的匹配数据模式的标签条目生成内部信号总线(例如，“read fifo tag<0:i>(读fifo标签[3:0])”)。该标签可以经由反向信道264来发送，该反向信道264可以是从存储器子系统230到SoC 220的总线。对应的读数据不在例如总线212a-b上从存储器子系统230被传递到SoC220。在反向信道264上接收到该标签之际，SoC 220中的存储器控制器208可以从该标签所指向的写数据FIFO 242a的条目读取对应数据模式的数据。如先前所提及的，写数据路径的其余方面可以如例如处理系统250那样被类似地配置。

参考图2E，在示例性处理系统280中解说了又一替换方面，处理系统280类似于上文参考图2A-D讨论的处理系统200、250、260和270，带有一些修改以反映可作出的可能改变以将示例性特征延及任何存储器技术。图2A-D中在图2E中被保留的类似方面已经用相同的附图标号来示出，并且为了简明起见将不再重复对类似特征的详尽说明。聚焦于分别与图2A-D的处理系统200、250、260和270的区别，在图2E中，储存存储器封装290被示出来取代图2A-D中先前讨论的存储器子系统230。此外，图2A-D的数据总线212a-b、命令总线214等相应地由包括传输(Tx)链路282和接收(Rx)链路284的储存存储器链路来替换。还对图2A-D的存储器接口210作出相应的改变以容适以上修改，并且因此存储器接口210由第一储存接口来替代，被示出为储存存储器接口210’，从SoC 220的角度其与图2A-D的存储器接口210类似地工作，但管理在Tx链路282上至储存存储器封装290的数据和控制传递以及在Rx链路284上数据(和在适用的情况下的反向信道指示)的接收。

更详细地考虑储存存储器封装290，其中可支持各种存储器技术，例如，由JEDEC覆盖的现有以及将来各代的闪存技术，例如，固态驱动器(SSD)存储器、通用闪存(UFS)、嵌入式多媒体卡(eMMC)等。例如，到储存存储器封装290的读/写接口可以由物理(PHY)层提供，诸如被示出为储存存储器接口292的第二储存存储器接口。从Tx链路282接收到的数据或者要被传递到Rx链路284的数据可以被相应地提供到储存存储器控制器294，其可包括读数据模式检查器295(类似于例如图2D的读数据模式检查器272)以及写数据FIFO(类似于例如图2D的写数据FIFO 254)。储存存储器管芯298可包括一个或多个存储器阵列或存储器组(类似于例如图2D的存储器组216)。

相应地，在写的情形中，如果包括写数据的写数据流被SoC 220的写数据时间模式检查器242b检测为具有存储在写数据FIFO 242a中的匹配写数据模式(例如，第一数据模式)，则SoC 220的储存存储器接口210'(或SoC 220的任何其他逻辑或块)抑制该写数据模式在Tx链路282上的传递。取而代之，储存存储器接口210’在Tx链路282上发送该写数据模式在写数据FIFO 242a中被存储的标签(例如，第一地址)。在储存存储器封装290处，储存存储器接口292接收该标签，连同相关的命令以指示该标签是针对存储在写数据FIFO 296中的重复数据模式的，以及该重复数据模式要被写入储存存储器管芯298中的写地址。从写数据FIFO 296中该标签所指向的位置读出写数据模式，并且将其传递到储存存储器管芯298中的对应写地址。相应地，至少基于到上述图2E的处理系统280的示例适配，本领域技术人员将理解将各示例性方面适配到任何存储器技术而可作出的修改。

在读的情形中，读数据模式检查器295可以将从储存存储器管芯298读出的数据与写数据FIFO 296中的数据模式作比较，并且如果存在匹配(例如，针对第二数据模式)，则可以将包括写数据FIFO 296中的匹配数据模式的标签条目(例如，第二地址)通过储存存储器接口292和Rx链路284发送到SoC 220的储存存储器接口210’。对应的读数据不在例如总线Rx链路284上从储存存储器封装290被传递到SoC 220。在Rx链路284上接收到标签之际，SoC220中的储存存储器接口210’可以从SoC 220的写数据FIFO 242a中该标签所指向的条目读取对应数据模式的数据，如先前参考图2A-D所描述的。

现在参照图3-4，将与图1的处理系统100有关的时序图同与图2A-D的处理系统200-270有关的时序图作对比以解说根据各示例性方面的读操作和写操作中的总线活动和相关的功率节省。用于各个总线活动的时钟的真版本和补版本被分别示为CK_t和CK_c。

考虑图3A-C，示出了与写操作有关的时序图。在图3A中，示出了图1的处理系统100的时序图，其中对于由总线114上的写命令所指示的写操作，写数据在数据总线112a-b上(不管是否存在重复数据模式)例如以猝发形式(在对应的等待时间之后)从SoC 120被发送到存储器子系统130。相反，考虑图3B，示出了与图2A的处理系统200或图2B的处理系统250有关的时序图，其中考虑了重复写数据模式的情形。如可以看到的，写地址命令以及标签地址(例如，写数据FIFO242a的标签地址，尽管未明确示出)在总线214上被发送，并且在从SoC220到存储器子系统230的总线212a-b上没有相关的数据被发送，即，写数据模式传递被抑制。从存储器子系统230中的对应写数据FIFO中检索对应的写数据，如上文参考图2A-B所讨论的。图3C示出了图3B的一种替换，其中反向信道(未在图2A-B中示出)也可被用来传递标签，而非在总线214上发送标签，同时再次没有相关数据在总线212a-b上被发送。在一方面，反向信道[a:0]可以是具有代表性地被示出为包括a+1比特的宽度的、可用于传递标签的单独总线。

考虑图4A-C，示出了与读操作有关的时序图。在图4A中，示出了图1的处理系统100的时序图，其中对于由总线114上的读命令所指示的读操作，读数据在数据总线112a-b上(不管是否存在重复数据模式)例如以猝发形式(在对应的等待时间之后)从存储器子系统130被发送到SoC 120。相反，考虑图4B，示出了与图2C的处理系统260或图2D的处理系统270有关的时序图，其中考虑了重复读数据模式的情形。如可以看到的，读地址命令在总线214上被发送，并且相关标签在反向信道264上被发送，并且在总线212a-b上没有相关数据被发送，即，读数据模式传递被抑制。从存储器控制器208中的对应写数据FIFO中检索对应的读数据，如上文参考图2C-D所讨论的。图4C示出图4B的一种替换，其中作为反向信道264的补充或替换，数据总线212a-b之一的一部分(例如，总线212a的一部分)也可被用于传递标签，同时再次在总线212a-b上没有相关的数据被发送。

现在参考图5，示出了根据一种实现的图2A-D的存储器控制器208的各组件的分解视图。写数据FIFO 242a、写数据时间模式检查器242b、以及写数据FIFO策略管理242c被具体地在图5中示出。

写数据FIFO 242a被示出为包括多个(x个)条目，它们被代表性地示出为504a-x。每一条目具有数据模式，例如，对应于数据总线212a-b的经组合宽度(2*n比特)的2*n比特模式，其中该数据模式可以各自被存储在写数据FIFO 242a的2*n比特寄存器中。相应地，每一条目504a-x还具有相关联的标签，它可以是m比特宽。一般地，m可以是写数据FIFO 242a中条目数目的函数(例如，m＝log2(x))以指向写数据FIFO 242a中存储特定数据模式的地址或索引。在存储器控制器208处新的2*n比特写数据到达(512)之际(例如，来自处理元件204a-c之一)，新的写数据被临时地存储在寄存器506中。

写数据时间模式检查器242b具有将寄存器506中的值与存储在条目504a-x中的每一者中的数据模式的值作比较的逻辑。如果存在与条目504a-x之一的匹配，则生成命中502。相应地，如果存在命中，则还提供对应于匹配条目504a-x的m比特标签，它作为标签在总线214上被发送，而非寄存器506中存储的2*n比特写数据。由于m比特远小于2*n比特，因此实现相应的功率节省。

写数据FIFO策略管理242c被用于通过以下方式来填充和更新写数据FIFO242a的条目504a-x。写数据FIFO策略管理242c被示出为包括控制逻辑508以及用于保存写数据FIFO 242a的条目504a-x的模式得分的一个或多个字段510a-y。为了说明，考虑其中存在16个模式得分的示例。如上文讨论的新数据的到达512之后，如果新数据生成命中502，则产生命中的条目504a-x的标签被示出为hit tag[3:0](命中标签[3:0])514。控制逻辑508递增经hit tag[3:0]514索引的对应字段510a-x中的得分(可以是饱和值)。另一方面，如果命中502没有被断言，即，在写数据FIFO 242a的条目504a-x中的任一者中不存在针对存储在寄存器506中的数据的匹配，则条目504a-x之一可以被置换以添加寄存器506中的写数据。

最近最少使用策略可以被用于通过以下方式替换条目504a-x：追踪以上示例中的前16个最高分并且用最低的那个得分来替换条目504a-x。因而，如果命中502为假(即，没有匹配)，则为字段510a-y之中具有最低分的模式生成FIFO标签[3:0]518。FIFO标签[3:0]518所指向的条目504a-x由寄存器506中的新写数据替代。在一些方面，一些预选的数据模式可以被锁定，它们在写数据FIFO 242a中保持静态和不可替代(例如，具有2*n全0和/或2*n全1的预定数据模式可以是无法被替代的锁定数据模式)。

将领会，各方面包括用于执行本文公开的过程、功能和/或算法的各种方法。图6-8解说了本公开的各示例性方法，如下文更详细地说明的。

考虑图6，说明了用于写操作的方法600。在框602，存储器控制器208从处理元件204a-c之一接收2*n比特数据，并且生成2*n比特写数据以供被发送到存储器子系统230，例如，将其存储在寄存器506中。在决策框604，确定新数据是否创建了如参考图5讨论的更新写数据FIFO策略管理242c的需要(例如，使用字段510a-y中的模式得分来替代写数据FIFO242a的条目)。如果否(即，从决策框604下来的“否”路径)，则在框606，寄存器506中的数据对照条目504a-x被检查以试图获得匹配，例如，在写数据时间模式检查器242b中。在决策框608，如果存在匹配，则生成命中502，并且附加地，如果存在匹配，则在决策框610中确认满足写数据FIFO策略管理242c中的任何策略。

假定决策框608和610两者都遵从“是”路径，则在框622，存储器控制器208可发出“带FIFO标签的无数据传递写命令”以将匹配条目504a-x的标签而非匹配数据模式发送到存储器子系统230。在框624，存储器子系统230读取对应写数据FIFO252a-b或254中要被写入存储器组216中的对应地址的数据。

如果决策框608或610中的一者得到“否”路径，则到达框618，其中存储器控制器208发出正常写命令(即，不进行抑制)，并且在框620，存储器子系统230用接收自总线212a-b的数据来完成写操作。

如果从决策框604遵循“是”路径，则到达框612，其中新写数据模式被推送到写数据FIFO 242a的条目504a-x之一，并且在框614中(例如，如参考图5讨论的使用模式得分510a-y)，存储器控制器208发出对应的“带FIFO标签更新的写命令”以向存储器子系统230中的对应写数据FIFO 252a-b或254通知关于新写数据模式要被推送到写数据FIFO 242a中的标签。在此之后，在框616中，新写数据模式的写操作以常规方式来执行，新写数据模式在数据总线212a-b上被发送，并且附加地，写数据FIFO 252a-b或254将新写数据模式推送到框614中接收的标签所指示的位置处。

现在参考图7，说明了用于读操作的方法700。在框702，存储器控制器208例如经由总线214向存储器子系统230发出读命令和对应的读地址。在框704，通过从对应存储器组216的读地址处读取数据来执行读操作。在框706，读数据模式检查器262a-b或272分别将所读取数据与写数据FIFO 252a-b或255作比较。在决策框708，如果读数据模式检查器262a-b或272在对应写数据FIFO 252a-b或255中检测到匹配，则遵从“是”路径到达框710，其中该匹配被检测到的位置处的标签通过反向信道264(或对总线212a-b的部分使用)从存储器子系统230被发送到SoC 220，而在总线212a-b上没有所读取数据的对应传递。在框712，存储器控制器208从写数据FIFO 242a中由标签所指定的位置处提取所读取数据。如果从决策框708遵循“否”路径，即，不存在匹配，则执行正常读操作，其中在总线212a-b上传递来自存储器子系统230的所读取数据。

现在参考土8，将讨论方法800。在各方面，方法800可一般地涉及处理系统(例如，处理系统200)中的通信并且可涉及上文讨论的方法600和/或方法700。处理系统可包括集成在片上系统(SoC)上的处理器以及集成在第二芯片上的包括存储器子系统的存储器。

例如，在框802，方法800可包括确定要在处理器与存储器之间的数据总线(例如，总线212a-b)上传递的数据(例如，从SoC 220到存储器子系统230的写数据或者从存储器子系统230到SoC 220的读数据)具有第一数据模式(例如，包括全0或全1的预定数据模式)。框804包括抑制第一数据模式在数据总线上的传递，并且框806包括在处理器与存储器之间的第二总线(例如，控制总线214或反向信道264)上传递对应于第一数据模式的第一地址(例如，处理器侧先进先出(FIFO)(诸如SoC 220上的写数据FIFO 242a)的FIFO条目的标签，或者存储器侧FIFO(诸如存储器子系统230的写数据FIFO 252a-b/254)的FIFO条目的标签)，其中第一地址小于第一数据模式。

在一些方面，框806中的第一数据模式的传递是从处理器到存储器的，这包括从存储器侧FIFO中的第一地址读取第一数据模式，并且将第一数据模式写入存储器中的存储器组(例如，存储器组216)，其中存储器侧FIFO(例如，写数据FIFO 252a-b)位于存储器的输入/输出端口(例如，IO框213a-b)处或者存储器侧FIFO(例如，写数据FIFO 254)位于存储器组的解码器框(例如，解码器和锁存器218)内；其中框806进一步包括检查存储器侧FIFO以试图获得针对由处理器发起的读操作的第一数据模式。

在一些方面，框806中的第一数据模式的传递是从存储器到处理器的，这包括从处理器侧FIFO中的第一地址读取第一数据模式，检查处理器侧FIFO以试图获得针对由处理器发起的写操作的第一数据模式，并且如果第一数据模式不存在于处理器侧FIFO中，则将第一数据模式添加到处理器侧FIFO中的第二地址，在数据总线上传递该第一数据模式并且在第二总线上传递该第二地址，以及将第一数据模式添加到存储器侧FIFO的第二地址(例如，如方法600、700中所讨论的)。

本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

此外，本领域技术人员将领会，结合本文中所公开的方面描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。

结合本文所公开的各方面描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或者本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。

相应地，本发明的一方面可包括一种计算机可读介质，其实施有一种用于访问DRAM阵列并且通过将自纠正操作集成到自刷新循环内来执行低功率自纠正的方法。因此，本发明并不限于所解说的示例且任何用于执行本文所描述的功能性的手段均被包括在本发明的各方面中。

图9解说了其中可有利地采用本公开的各方面的示例性无线通信系统900。出于解说目的，图9示出了三个远程单元920、930和950以及两个基站940。在图9中，远程单元920被示为移动电话，远程单元930被示为便携式计算机，而远程单元950被示为无线本地环路系统中的位置固定的远程单元。例如，这些远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备，或者其任何组合。尽管图9解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的示例性单元。本公开的各方面可适于用在包括有源集成电路系统(包括存储器和用于测试和表征的片上电路系统)的任何设备中。

上述公开的设备和方法通常被设计并被配置在存储在计算机可读介质上的GDSII和GERBER计算机文件中。这些文件进而被提供给制造处理者，这些制造处理者基于这些文件来制造器件。结果得到的产品是半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片随后被用在以上描述的设备中。

尽管前述公开示出了本发明的解说性方面，但是应当注意，可对本文作出各种改变和修改而不脱离如由所附权利要求限定的本发明的范围。根据本文中所描述的本发明的各方面的方法权利要求中的功能、步骤和/或动作不一定要以任何特定次序执行。此外，尽管本发明的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。

Claims (22)

1.一种在处理系统中进行通信的方法，所述方法包括：

确定要在处理器与存储器之间的数据总线上传递的数据具有重复数据模式；

抑制所述重复数据模式在所述数据总线上的传递；以及

在所述处理器与所述存储器之间的命令地址CA总线上传递包括所述重复数据模式的指示符的命令，其中所述CA总线与所述数据总线分开。

2.如权利要求1所述的方法，其中所述命令进一步包括针对所述重复数据模式的写命令以及所述重复数据模式要被写入到所述存储器中的写地址。

3.如权利要求1所述的方法，其中所述处理器被集成在片上系统SoC上，并且所述存储器被集成在包括存储器子系统的第二芯片上。

4.如权利要求1所述的方法，其中所述指示符的大小小于所述重复数据模式的大小。

5.如权利要求1所述的方法，其中所述重复数据模式是包括全0或全1的预定数据模式。

6.如权利要求1所述的方法，其中所述存储器包括双数据率DDR存储器。

7.一种装备，包括：

处理器；

存储器；

所述处理器与所述存储器之间的数据总线；

数据模式检查器，被配置成确定要在所述数据总线上传递的数据具有重复数据模式并且抑制所述重复数据模式在所述数据总线上的传递；以及

命令地址CA总线，被配置成在所述处理器与所述存储器之间传递包括所述重复数据模式的指示符的命令，其中所述CA总线与所述数据总线分开。

8.如权利要求1所述的装备，其中所述CA总线被进一步配置成传递针对所述重复数据模式的写命令以及所述重复数据模式要被写入到所述存储器中的写地址。

9.如权利要求7所述的装备，其中所述处理器被集成在片上系统SoC上，并且所述存储器被集成在包括存储器子系统的第二芯片上。

10.如权利要求7所述的装备，其中所述指示符的大小小于所述重复数据模式的大小。

11.如权利要求7所述的装备，其中所述重复数据模式是包括全0或全1的预定数据模式。

12.如权利要求7所述的装备，其中所述存储器包括双数据率DDR存储器。

13.一种装备，包括：

用于确定要在处理器与存储器之间的数据总线上传递的数据具有重复数据模式的装置；

用于抑制所述重复数据模式在所述数据总线上的传递的装置；以及

用于在所述处理器与所述存储器之间的命令地址CA总线上传递包括所述重复数据模式的指示符的命令的装置，其中所述CA总线与所述数据总线分开。

14.如权利要求13所述的装备，其中所述命令进一步包括针对所述重复数据模式的写命令以及所述重复数据模式要被写入到所述存储器中的写地址。

15.如权利要求13所述的装备，其中所述指示符的大小小于所述重复数据模式的大小。

16.如权利要求13所述的装备，其中所述重复数据模式是包括全0或全1的预定数据模式。

17.如权利要求13所述的装备，其中所述存储器包括双数据率DDR存储器。

18.一种处理系统，包括：

片上系统(SoC)，包括至少一个处理器；

储存存储器封装，包括至少一个储存存储器管芯；

所述SoC与所述储存存储器封装之间的储存存储器链路；

写数据时间模式检查器，被配置成确定要在所述SoC与所述储存存储器封装之间的储存存储器链路的数据总线上传递的数据具有重复数据模式并且抑制所述重复数据模式在所述数据总线上的传递；以及

所述SoC的第一储存存储器接口，被配置成在所述储存存储器链路的命令地址CA总线上传递包括所述重复数据模式的指示符的命令，其中所述CA总线与所述数据总线分开。

19.如权利要求18所述的处理系统，其中所述命令进一步包括针对所述重复数据模式的写命令以及所述重复数据模式要被写入到所述储存存储器封装中的写地址。

20.如权利要求18所述的处理系统，其中所述指示符的大小小于所述重复数据模式的大小。

21.如权利要求18所述的处理系统，其中所述重复数据模式是包括全0或全1的预定数据模式。

22.如权利要求18所述的处理系统，其中所述储存存储器封装包括双数据率DDR存储器。

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