TW201806328A - 藉由抑制混頻器輸出處諧波以線性化發射器的裝置和方法 - Google Patents

藉由抑制混頻器輸出處諧波以線性化發射器的裝置和方法 Download PDF

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Abstract

一種藉由抑制混頻器輸出處諧波以線性化發射器的裝置及方法。所述裝置包括：多個被動式混頻器，其每一者包括分別用於接收、、、

Description

藉由抑制混頻器輸出處諧波以線性化發射器的裝置和方法
本發明是大體而言有關於一種用於將發射器線性化的裝置及方法，且更具體而言是有關於一種藉由抑制混頻器的輸出處的諧波以將發射器線性化的裝置及方法。
蜂巢式發射器（cellular transmitter）通常必須在消耗低電量以延長電池壽命的同時滿足嚴格的光譜發射及雜訊標準或規範。另外，對於長期演進（long term evolution，LTE），發射器必須支援單一資源區塊（resource block，RB）情形及多重資源區塊情形。為滿足光譜發射遮罩（spectral emission mask，SEM）規範，蜂巢式發射器的線性化是重要的。非線性的主要貢獻因素之一是反向互調（counter intermodulation，CIM）乘積。電壓或電流整流混頻器（voltage or current-commutating mixer）的基本的（且不期望的）性質之一是所述混頻器會產生強的第三諧波分量。因此，對於本地振盪器（local oscillator，LO）的時鐘頻率FLO 及基頻頻率FBB ，混頻器輸出含有處於FLO +FBB 的期望訊號及處於3FLO -FBB 的不期望訊號。集中於3FLO 周圍的訊號可僅較集中於FLO 周圍的訊號低10分貝（dB）。
根據一個實施例，一種裝置包括：多個被動式混頻器，其中所述多個被動式混頻器中的每一者包括用於接收基頻同相訊號（baseband in-phase signal）
Figure TW201806328AD00001
的第一輸入、用於接收所述基頻同相訊號的逆訊號
Figure TW201806328AD00002
的第二輸入、用於接收基頻正交訊號（baseband quadrature signal）
Figure TW201806328AD00003
的第三輸入、用於接收所述基頻正交訊號的逆訊號
Figure TW201806328AD00004
的第四輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第一時鐘訊號的第五輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第二時鐘訊號的第六輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第三時鐘訊號的第七輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第四時鐘訊號的第八輸入、及至少一個輸出；以及電壓域向量求和陣列，連接至所述多個被動式混頻器中的每一者的所述輸出。
根據一個實施例，一種方法包括：由多個被動式混頻器對基頻同相訊號
Figure TW201806328AD00005
、所述基頻同相訊號的逆訊號
Figure TW201806328AD00006
、基頻正交訊號
Figure TW201806328AD00007
、及所述基頻正交訊號的逆訊號
Figure TW201806328AD00008
進行混頻，其中所述多個被動式混頻器中的每一者包括用於接收
Figure TW201806328AD00009
的第一輸入、用於接收
Figure TW201806328AD00010
的第二輸入、用於接收
Figure TW201806328AD00011
的第三輸入、用於接收
Figure TW201806328AD00012
的第四輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第一時鐘訊號的第五輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第二時鐘訊號的第六輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第三時鐘訊號的第七輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第四時鐘訊號的第八輸入、及至少一個輸出；以及由電壓域向量求和陣列對所述多個被動式混頻器的所述輸出進行求和，所述電壓域向量求和陣列連接至所述多個被動式混頻器中的每一者的所述輸出。
根據一個實施例，一種製造諧波抑制混頻器的方法包括：形成所述諧波抑制混頻器作為晶圓或封裝的一部分，所述晶圓或封裝包括至少一個其他諧波抑制混頻器，其中所述諧波抑制混頻器被配置成：由多個被動式混頻器對基頻同相訊號
Figure TW201806328AD00013
、所述基頻同相訊號的逆訊號
Figure TW201806328AD00014
、基頻正交訊號
Figure TW201806328AD00015
、及所述基頻正交訊號的逆訊號
Figure TW201806328AD00016
進行混頻，其中所述多個被動式混頻器中的每一者包括用於接收
Figure TW201806328AD00017
的第一輸入、用於接收
Figure TW201806328AD00018
的第二輸入、用於接收
Figure TW201806328AD00019
的第三輸入、用於接收
Figure TW201806328AD00020
的第四輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第一時鐘訊號的第五輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第二時鐘訊號的第六輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第三時鐘訊號的第七輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第四時鐘訊號的第八輸入、及至少一個輸出；以及由電壓域向量求和陣列對所述多個被動式混頻器的所述輸出進行求和，所述電壓域向量求和陣列連接至所述多個被動式混頻器中的每一者的所述輸出；以及測試所述諧波抑制混頻器，其中測試所述諧波抑制混頻器包括使用一或多個電-光轉換器、將光訊號分成二或更多個光訊號的一或多個分光器、及一或多個光-電轉換器來測試所述諧波抑制混頻器及所述至少一個其他諧波抑制混頻器。
根據一個實施例，一種建構積體電路（integrated circuit，IC）的方法包括：為所述積體電路的層的一組特徵產生遮罩佈局，其中所述遮罩佈局包括用於一或多個電路特徵的標準單元庫巨集，所述一或多個電路特徵包括諧波抑制混頻器，所述諧波抑制混頻器被配置成：由多個被動式混頻器對基頻同相訊號
Figure TW201806328AD00021
、所述基頻同相訊號的逆訊號
Figure TW201806328AD00022
、基頻正交訊號
Figure TW201806328AD00023
、及所述基頻正交訊號的逆訊號
Figure TW201806328AD00024
進行混頻，其中所述多個被動式混頻器中的每一者包括用於接收
Figure TW201806328AD00025
的第一輸入、用於接收
Figure TW201806328AD00026
的第二輸入、用於接收
Figure TW201806328AD00027
的第三輸入、用於接收
Figure TW201806328AD00028
的第四輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第一時鐘訊號的第五輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第二時鐘訊號的第六輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第三時鐘訊號的第七輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第四時鐘訊號的第八輸入、及至少一個輸出；以及由電壓域向量求和陣列對經混頻的所述
Figure TW201806328AD00029
、
Figure TW201806328AD00030
、
Figure TW201806328AD00031
、及
Figure TW201806328AD00032
進行求和，所述電壓域向量求和陣列連接至所述多個被動式混頻器中的每一者的所述輸出；在所述產生所述遮罩佈局期間，不理會所述巨集的相對位置是否符合佈局設計規則；在所述產生所述遮罩佈局之後，檢查所述巨集的所述相對位置是否符合佈局設計規則；在偵測到所述巨集中有任一者不符合所述佈局設計規則時，藉由將所述不符合的巨集中的每一者修改成符合所述佈局設計規則來修改所述遮罩佈局；根據具有所述積體電路的所述層的所述一組特徵的經修改的所述遮罩佈局來產生遮罩；以及根據所述遮罩製造所述積體電路的所述層。
在下文中，參照附圖來詳細闡述本發明的實施例。應注意，儘管示出於不同圖式中，然而相同的部件將由相同的參考編號表示。在以下說明中，提供例如詳細配置及組件等具體細節僅是為了幫助全面理解本發明的實施例。因此，對於熟習此項技術者而言應顯而易見，可對本文所述實施例作出各種改變及潤飾，而此並不背離本發明的範圍及精神。另外，出於清晰及簡潔起見，不再對眾所習知的功能及構造予以贅述。以下所述用語是慮及本發明中的功能而定義的用語，且可根據使用者、使用者的意圖、或習慣而有所不同。因此，應基於本說明書通篇的內容來確定各用語的定義。
本發明可具有各種潤飾及各種實施例，其中以下參照附圖來詳細闡述各實施例。然而，應理解，本發明並非僅限於所述實施例，而是包括處於本發明的精神及範圍內的所有潤飾、等效形式、及替代形式。
儘管可使用包括例如「第一」、「第二」等序數的用語來闡述各種部件，然而結構性部件不受所述用語限制。所述用語僅用於區分各個部件。舉例而言，在不背離本發明的範圍的條件下，可將第一結構性部件稱作第二結構性部件。相似地，亦可將第二結構性部件稱作第一結構性部件。本文中所用用語「及/或」包括一或多個相關項的任意及全部組合。
本文所用用語僅用於闡述本發明的各種實施例，而非旨在限制本發明。除非上下文中清楚地另外指明，否則單數形式旨在亦包括複數形式。在本發明中，應理解，用語「包括」或「具有」是指示特徵、數目、步驟、操作、結構性部件、零件、或其組合的存在，且不排除一或多個其他特徵、數目、步驟、操作、結構性部件、零件、或其組合的存在或添加的可能性。
除非有不同定義，否則本文所用所有用語皆具有與熟習本發明所屬技術者所理解的含義相同的含義。用語（例如在常用字典中所定義的用語）應被解釋為具有與相關技術領域中的上下文含義相同的含義，且除非在本發明中進行明確定義，否則不應將其解釋為具有理想化或過於正式的含義。
本發明是有關於用於多標準及多模式無線通訊（multi-standard and multi-mode wireless communication）的電子系統。根據本發明實施例的系統及方法將時鐘訊號（例如，本地振盪器（LO））的多個相位施加至被動式混頻器以抑制主導的較高階諧波，例如第三諧波（例如，頻率為時鐘訊號基頻的3倍（例如，3FLO ）的訊號）、及第五諧波（例如，頻率為時鐘訊號基頻的5倍（例如，5FLO ）的訊號）。本發明提供對基於被動式混頻器的上變頻器（例如，發射器電路）的線性增強，且可使得3FLO 訊號分量能夠得到大於40分貝的抑制。
被動式混頻器較主動式混頻器更為線性，乃因被動式混頻器不採用非線性跨導（non-linear trans-conductance）（電壓-電流）階段。被動式混頻器的較主動式混頻器高的線性使得被動式混頻器較主動式混頻器對於高線性發射器設計而言更可取。此外，被動式混頻器不消耗任何直流（direct current，DC）電流。被動式混頻器採用電壓整流。因此，在本發明的實施例中可在射頻（radio frequency，RF）域的電壓域中使用基於被加權電容的求和法對訊號路徑的不同相位進行求和。可使用電容器來實作電壓域向量求和，此可確保不引入任何額外的雜訊。
硬開關混頻器（hard-switching mixer）為線性變頻電路（linear frequency translating circuit）。因此，在混頻器的輸出處，期望訊號（例如，本地振盪器訊號的頻率與基頻訊號的頻率之和（FLO +FBB ））伴隨有處於為FLO 的諧波的訊號影像。若25%或50%的負載循環時鐘訊號驅動混頻器，則第三諧波（3FLO ）的抑制為僅10分貝。驅動放大器（drive amplifier，DA）的第三階非線性（third-order non-linearity）對3FLO -FBB 與FLO +FBB 進行互調，得到處於FLO -3FBB 的混附發射（spurious emission）（亦被稱作CIM3乘積）。一種具有挑戰性的線性規範是針對LTE B13/1-RB規範的規範，在所述規範中CIM3乘積落於公共安全頻帶內，進而導致光譜發射遮罩違規。即便處於全資源區塊，CIM3乘積亦可能使演進式通用地面無線電存取（evolved universal terrestrial radio access，E-UTRA）的發射誤差向量幅度（error vector magnitude，EVM）降級並使得接收器減敏（desensitization）。
在本發明的實施例中，諧波抑制混頻器抑制第三諧波3FLO -FBB 以使得CIM3乘積可滿足嚴格的光譜發射遮罩規範。然而，本發明並非僅限於第三諧波的諧波抑制，而是應用於抑制任何較高階諧波並擴展至其他頻帶（例如，中頻帶（mid-band））。
圖1說明處於一個頻率的分別具有為0度、45度、及90度的相移的三個訊號。
參照圖1，說明三個訊號，其中所述三個訊號中的每一者具有相同的基頻，且其中所述三個訊號中的每一者分別具有為0度、45度、及90度的相對相移。在時間域中，所述三個訊號可被表示成對於0度相移為x(t)、對於45度相移為x(t+T/8)、且對於90度相移為x(t+T/4)。藉由對0度相移訊號與90度相移訊號進行求和得到的向量（或相量）與45度相量同相。
圖2說明圖1中的三個訊號的第三諧波訊號。亦即，圖1所示0度相移訊號的第三諧波在圖2中被表示為處於0度的相量（例如，0度´3 = 0度）。圖1所示45度相移訊號的第三諧波在圖2中被表示為處於135度的相量（例如，45度´3 = 135度）。圖1所示90度相移訊號的第三諧波在圖2中被表示為處於270度的相量（例如，90度´3 = 270度）。
參照圖2，圖1中所示的所述三個訊號的第三諧波被表示為相量。x(t)訊號的第三諧波、x(t+T/8)訊號的第三諧波、及x(t+T/4)訊號的第三諧波各自分別增加為0度、135度、及270度的相位。0度向量（或360度向量）與270度向量的向量和為315度向量（例如，(360 + 270)/2 = 315），315度向量與具有135度向量的相位完全不同相（out of phase），且將有效地彼此相消。
圖3是根據本發明實施例的用於產生訊號的不同相移的裝置300的示意圖。
參照圖3，裝置300包括第一混頻器301、第二混頻器303、及第三混頻器305。然而，本發明並非僅限於此，且可使用任何數目的混頻器。360度對應於
Figure TW201806328AD00033
且表示具有週期的一個時鐘循環。儘管訊號路徑
Figure TW201806328AD00034
相對於
Figure TW201806328AD00035
的參考相位具有為T/8的負（滯後或拖後）相移
Figure TW201806328AD00036
，然而訊號路徑
Figure TW201806328AD00037
可相對於為T/8的
Figure TW201806328AD00038
的參考相位具有為T/8的正（超前或逾前）相移
Figure TW201806328AD00039
。
第一混頻器301、第二混頻器303、及第三混頻器305中的每一者包括用於接收輸入訊號的第一輸入、用於接收本地振盪器電壓的第二輸入、及輸出。基頻電壓
Figure TW201806328AD00040
被施加至第一混頻器301的輸入、第二混頻器303的輸入、及第三混頻器305的輸入。第一本地振盪器訊號路徑電壓
Figure TW201806328AD00041
被施加至第一混頻器301的第二輸入。第二本地振盪器電壓
Figure TW201806328AD00042
被施加至第二混頻器303的第二輸入。第三本地振盪器電壓
Figure TW201806328AD00043
被施加至第三混頻器305的第二輸入。第一混頻器301的輸出提供電壓
Figure TW201806328AD00044
（例如，與參考訊號對應的輸出電壓）。第二混頻器303的輸出提供電壓
Figure TW201806328AD00045
（例如，與參考訊號對應、相對於所述參考訊號進行為T/8的相移的輸出電壓）。第三混頻器305的輸出提供電壓
Figure TW201806328AD00046
（例如，與參考訊號對應、相對於所述參考訊號進行為-T/8的相移的輸出電壓）。
圖4是根據本發明實施例的訊號的三個相移的圖。
參照圖4，每一訊號被示出為具有近似25%的負載循環，其中兩個所述訊號相對於參考（或基頻）訊號具有為T/8及-T/8的相移。
圖5是根據本發明實施例的用於電壓域向量求和的裝置500的示意圖，電壓域向量求和提供可與裝置500連接的元件的振幅加權及等效輸入電容。
參照圖5，裝置500包括第一電容器
Figure TW201806328AD00047
501、第二電容器
Figure TW201806328AD00048
503、及第三電容器
Figure TW201806328AD00049
505。然而，本發明並非僅限於此，且可使用任何數目的電容器。第四電容器
Figure TW201806328AD00050
507表示可與裝置500連接的元件（例如，驅動放大器）的等效輸入電容。
第一電容器
Figure TW201806328AD00051
501包括用於接收第一（或參考）電壓（例如，
Figure TW201806328AD00052
）的第一端子、及第二端子。第二電容器
Figure TW201806328AD00053
503包括用於接收第二電壓（例如，
Figure TW201806328AD00054
）的第一端子、及第二端子。第三電容器
Figure TW201806328AD00055
505包括用於接收第三電壓（例如，
Figure TW201806328AD00056
）的第一端子、及第二端子。第四電容器
Figure TW201806328AD00057
507包括連接至第一電容器
Figure TW201806328AD00058
501的第二端子、第二電容器
Figure TW201806328AD00059
503的第二端子、及第三電容器
Figure TW201806328AD00060
505的第二端子的有效第一端子、以及連接至地的有效第二端子。在第四電容器
Figure TW201806328AD00061
的有效第一端子處提供有電壓
Figure TW201806328AD00062
（例如，
Figure TW201806328AD00063
）。
根據本發明的一個實施例，裝置500可提供振幅加權。利用疊加原理，可在以下方程式（1）、（2）、及（3）中確定構成電壓
Figure TW201806328AD00064
、
Figure TW201806328AD00065
、及
Figure TW201806328AD00066
，構成電壓
Figure TW201806328AD00067
、
Figure TW201806328AD00068
、及
Figure TW201806328AD00069
之和形成
Figure TW201806328AD00070
且分別表示第一電容器
Figure TW201806328AD00071
501的第二端子、第二電容器
Figure TW201806328AD00072
503的第二端子、及第三電容器
Figure TW201806328AD00073
505的第二端子處的電壓：
Figure TW201806328AD00074
（1）
Figure TW201806328AD00075
（2）
Figure TW201806328AD00076
（3） 其中，
Figure TW201806328AD00077
且
Figure TW201806328AD00078
。
振幅加權與第四電容器
Figure TW201806328AD00079
507無關，其中第四電容器
Figure TW201806328AD00080
507主要是接收電壓
Figure TW201806328AD00081
的元件（例如，驅動放大器）的等效輸入電容。因此，諧波抑制與驅動放大器增益無關。振幅加權為第一電容器
Figure TW201806328AD00082
501、第二電容器
Figure TW201806328AD00083
503、及第三電容器
Figure TW201806328AD00084
505的功能。根據本發明的一個實施例，可使用具有線性電容的電容器（例如，金屬邊緣電容器（metal fringe capacitor））。
圖6是根據本發明實施例的諧波抑制混頻器600及可與諧波抑制混頻器600連接的元件的等效輸入電容的示意圖。諧波抑制混頻器600可為具有諧波抑制的多相位被動式混頻器，且可包括由共用基頻輸入
Figure TW201806328AD00085
驅動的三個被動式混頻器。
參照圖6，諧波抑制混頻器600包括第一混頻器601、第二混頻器605、第三混頻器609、第一電容器613、第二電容器615、及第三電容器617。然而，本發明並非僅限於此，且可使用任何數目的混頻器及電容器。第四電容器
Figure TW201806328AD00086
619表示可與諧波抑制混頻器600連接的元件（例如，驅動放大器）的等效輸入電容。
第一混頻器601、第二混頻器605、及第三混頻器609中的每一者包括用於接收輸入訊號
Figure TW201806328AD00087
的第一輸入。第一混頻器601亦包括用於接收本地振盪器時鐘訊號
Figure TW201806328AD00088
603的第二輸入、及輸出。第二混頻器605亦包括用於接收本地振盪器時鐘訊號
Figure TW201806328AD00089
607的第二輸入、及輸出。第三混頻器609亦包括用於接收本地振盪器時鐘訊號
Figure TW201806328AD00090
611的第二輸入、及輸出。被提供至第一混頻器601、第二混頻器605、及第三混頻器609的本地振盪器時鐘訊號可分別處於參考相位、滯後45度（例如，-45度）的滯後（負）相位、及超前45度（例如，+45度）的超前（正）相位。
第一電容器613包括連接至第一混頻器601的輸出的第一端子、及第二端子。第二電容器615包括連接至第二混頻器605的輸出的第一端子、及第二端子。第三電容器617包括連接至第三混頻器609的輸出的第一端子、及第二端子。第四電容器
Figure TW201806328AD00091
619包括連接至第一電容器613的第二端子、第二電容器615的第二端子、及第三電容器617的第二端子的有效第一端子、以及連接至地的有效第二端子。
根據一個實施例，可基於電容性求和而在電壓域中對第一混頻器601的輸出、第二混頻器605的輸出、及第三混頻器609的輸出執行向量求和。諧波抑制混頻器600的輸出上的負載可為由第四電容器CDA 619建模的驅動放大器的輸入阻抗（input impedance）。在圖2中，參考相位必須被放大為√2的因數以達成精確的相消。然而，被動式混頻器無法提供放大。因此，第二混頻器605及第三混頻器609的輸出可相對於第一混頻器601按比例縮小，以使參考相位較滯後相位及超前相位大為√2的因數。第一混頻器601的輸出、第二混頻器605的輸出、及第三混頻器609的輸出中的每一者可連接至求和電容器。根據一個實施例，可使用為C及0.7C的電容性加權因數（capacitive weighting factor）來達成約40分貝的第三諧波（例如，3FLO ）抑制。然而，本發明並非僅限於此，且可使用其他電容性加權因數來達成其他抑制等級。求和電容器亦可在諧波抑制混頻器600與另一元件（例如，驅動放大器）之間充當直流（DC）阻擋電容器（DC blocking capacitor）。
圖7說明根據本發明實施例的圖6所示諧波抑制混頻器600的本地振盪器波形。
參照圖7，第一混頻器601、第二混頻器605、及第三混頻器609可由正交時鐘訊號進行時鐘控制，其中每一時鐘波形可具有實質上25%的負載循環。第一混頻器601、第二混頻器605、及第三混頻器609的本地振盪器波形的相對相位可如圖7中所示。
圖8是根據本發明實施例的圖6所示諧波抑制混頻器600的本地振盪器訊號及所述本地振盪器訊號的合成波形的圖。
參照圖8，說明具有0度相移的同相時鐘訊號
Figure TW201806328AD00092
、具有-45度相移的同相時鐘訊號
Figure TW201806328AD00093
、及具有+45度相移的同相時鐘訊號
Figure TW201806328AD00094
這三個同相時鐘訊號。另外，說明具有0度相移的正交時鐘訊號
Figure TW201806328AD00095
、具有-45度相移的正交時鐘訊號
Figure TW201806328AD00096
、及具有+45度相移的正交時鐘訊號
Figure TW201806328AD00097
這三個正交時鐘訊號。此外，說明所述三個同相時鐘訊號之和的合成訊號
Figure TW201806328AD00098
及所述三個正交時鐘訊號之和的合成訊號
Figure TW201806328AD00099
。
圖9是根據本發明實施例的單端型諧波抑制混頻器900及可與單端型諧波抑制混頻器900連接的元件的等效輸入電容的示意圖。
參照圖9，單端型諧波抑制混頻器900包括第一混頻器901、第二混頻器903、第三混頻器905、第一電容器931、第二電容器933、及第三電容器935。然而，本發明並非僅限於此，且可使用任何數目的混頻器及電容器。第四電容器
Figure TW201806328AD00100
937表示可與單端型諧波抑制混頻器900連接的元件（例如，驅動放大器）的等效輸入電容。
諧波抑制混頻器900需要十二個相位。然而，所述十二個相位中的四個相位等效於所述十二個相位中如以下方程式（4）至（7）中所指示的四個相位：
Figure TW201806328AD00101
， （4）
Figure TW201806328AD00102
， （5）
Figure TW201806328AD00103
，及 （6）
Figure TW201806328AD00104
（7）。
具有+45度相移的同相時鐘訊號
Figure TW201806328AD00105
可替代具有-45度相移的正交時鐘訊號的逆訊號
Figure TW201806328AD00106
。具有+45度相移的正交時鐘訊號
Figure TW201806328AD00107
可替代具有-45度相移的同相時鐘訊號
Figure TW201806328AD00108
。具有+45度相移的同相時鐘訊號的逆訊號
Figure TW201806328AD00109
可替代具有-45度相移的正交時鐘訊號
Figure TW201806328AD00110
。具有+45度相移的正交時鐘訊號的逆訊號
Figure TW201806328AD00111
可替代具有-45度相移的同相時鐘訊號的逆訊號
Figure TW201806328AD00112
。若使用各所述替代中的每一者，則諧波抑制混頻器所需的獨有相位的數目可自十二減小至八，此會減小達成本地振盪器時鐘訊號路由所需的積體電路（IC）的面積。在圖15中說明且在下文中闡述的被4除區塊（divide-by-4 block）1503採用上述替代中的每一者以向諧波抑制混頻器1501提供八個獨有相位。
根據一個實施例，本發明使用電壓域向量求和提供多相被動式諧波抑制上變頻器（poly-phase passive harmonic rejection up-converter）。電壓域向量求和可使用第一電容器931、第二電容器933、及第三電容器935來實作，此使得確保任何雜訊均不添加至諧波抑制混頻器900。
第一混頻器901包括第一電晶體907、第二電晶體909、第三電晶體911、及第四電晶體913。第一混頻器901的第一電晶體907、第二電晶體909、第三電晶體911、及第四電晶體913可各自為n通道金屬氧化物半導體場效電晶體（n-channel metal oxide semiconductor field effect transistor，NMOSFET）。然而，本發明並非僅限於此，且可使用任何其他適合的電晶體。
第一混頻器901的第一電晶體907包括用於接收輸入訊號（例如，基頻同相訊號
Figure TW201806328AD00113
）的源極、用於接收時鐘訊號（例如，不具有相移的本地振盪器同相訊號
Figure TW201806328AD00114
）的閘極、及連接至第一電容器931的第一端子的汲極。第一混頻器901的第二電晶體909包括用於接收輸入訊號（例如，基頻同相訊號的逆訊號
Figure TW201806328AD00115
）的源極、用於接收時鐘訊號（例如，不具有相移的本地振盪器同相號的逆訊號
Figure TW201806328AD00116
）的閘極、及連接至第一電容器931的第一端子的汲極。第一混頻器901的第三電晶體911包括用於接收輸入訊號（例如，基頻正交訊號
Figure TW201806328AD00117
）的源極、用於接收時鐘訊號（例如，不具有相移的本地振盪器正交訊號
Figure TW201806328AD00118
）的閘極、及連接至第一電容器931的第一端子的汲極。第一混頻器901的第四電晶體913包括用於接收輸入訊號（例如，基頻正交訊號的逆訊號
Figure TW201806328AD00119
）的源極、用於接收時鐘訊號（例如，不具有相移的本地振盪器正交訊號的逆訊號
Figure TW201806328AD00120
）的閘極、及連接至第一電容器931的第一端子的汲極。
第二混頻器903包括第一電晶體915、第二電晶體917、第三電晶體919、及第四電晶體921。第二混頻器903的第一電晶體915、第二電晶體917、第三電晶體919、及第四電晶體921可各自為NMOSFET。然而，本發明並非僅限於此，且可使用任何其他適合的電晶體。
第二混頻器903的第一電晶體915包括用於接收輸入訊號（例如，基頻同相訊號
Figure TW201806328AD00121
）的源極、用於接收時鐘訊號（例如，相對於
Figure TW201806328AD00122
具有-45度相移的本地振盪器同相訊號（例如，
Figure TW201806328AD00123
））的閘極、及連接至第二電容器933的第一端子的汲極。第二混頻器903的第二電晶體917包括用於接收輸入訊號（例如，基頻同相訊號的逆訊號
Figure TW201806328AD00124
）的源極、用於接收時鐘訊號（例如，相對於
Figure TW201806328AD00125
具有-45度相移的本地振盪器同相訊號的逆訊號（例如，
Figure TW201806328AD00126
））的閘極、及連接至第二電容器933的第一端子的汲極。第二混頻器903的第三電晶體919包括用於接收輸入訊號（例如，基頻正交訊號
Figure TW201806328AD00127
）的源極、用於接收時鐘訊號（例如，相對於
Figure TW201806328AD00128
具有-45度相移的本地振盪器正交訊號（例如，
Figure TW201806328AD00129
））的閘極、及連接至第二電容器933的第一端子的汲極。第二混頻器903的第四電晶體921包括用於接收輸入訊號（例如，基頻正交訊號的逆訊號
Figure TW201806328AD00130
）的源極、用於接收時鐘訊號（例如，相對於
Figure TW201806328AD00131
具有-45度相移的本地振盪器正交訊號的逆訊號（例如，
Figure TW201806328AD00132
））的閘極、及連接至第二電容器933的第一端子的汲極。
第三混頻器905包括第一電晶體923、第二電晶體925、第三電晶體927、及第四電晶體929。第三混頻器905的第一電晶體923、第二電晶體925、第三電晶體927、及第四電晶體929可各自為NMOSFET。然而，本發明並非僅限於此，且可使用任何其他適合的電晶體。
第三混頻器905的第一電晶體923包括用於接收輸入訊號（例如，基頻同相訊號
Figure TW201806328AD00133
）的源極、用於接收時鐘訊號（例如，相對於
Figure TW201806328AD00134
具有-45度相移的本地振盪器正交訊號的逆訊號（例如，
Figure TW201806328AD00135
））的閘極、及連接至第三電容器935的第一端子的汲極。第三混頻器905的第二電晶體925包括用於接收輸入訊號（例如，基頻同相訊號的逆訊號
Figure TW201806328AD00136
）的源極、用於接收時鐘訊號（例如，相對於
Figure TW201806328AD00137
具有-45度相移的本地振盪器正交訊號（例如，
Figure TW201806328AD00138
））的閘極、及連接至第三電容器935的第一端子的汲極。第三混頻器905的第三電晶體927包括用於接收輸入訊號（例如，基頻正交訊號
Figure TW201806328AD00139
）的源極、用於接收時鐘訊號（例如，相對於
Figure TW201806328AD00140
具有-45度相移的本地振盪器同相訊號（例如，
Figure TW201806328AD00141
））的閘極、及連接至第三電容器935的第一端子的汲極。第三混頻器905的第四電晶體929包括用於接收輸入訊號（例如，基頻正交訊號的逆訊號
Figure TW201806328AD00142
）的源極、用於接收時鐘訊號（例如，相對於
Figure TW201806328AD00143
具有-45度相移的本地振盪器同相訊號的逆訊號（例如，
Figure TW201806328AD00144
））的閘極、及連接至第三電容器935的第一端子的汲極。
第一電容器931的第二端子、第二電容器933的第二端子、及第三電容器935的第二端子連接至第四電容器
Figure TW201806328AD00145
937的有效第一端子（RFIQ ）。第四電容器
Figure TW201806328AD00146
937的第二有效端子連接至地。
根據一個實施例，可基於電容性求和而在電壓域中對第一混頻器901的輸出、第二混頻器903的輸出、及第三混頻器905的輸出執行向量求和。諧波抑制混頻器900的輸出上的負載可為由第四電容器CDA 637建模的驅動放大器的輸入阻抗。在圖2中，參考相位必須被放大為√2的因數以達成精確的相消。然而，被動式混頻器無法提供放大。因此，第二混頻器903及第三混頻器905的輸出可相對於第一混頻器901按比例縮小，以使參考相位較滯後相位及超前相位大為√2的因數。第一混頻器901的輸出、第二混頻器903的輸出、及第三混頻器905的輸出中的每一者可連接至求和電容器。根據一個實施例，可採用為C及0.7C的電容性加權因數來達成等級為約40分貝的第三諧波（例如，3FLO ）抑制。然而，本發明並非僅限於此，且可採用其他電容性加權因數來達成其他抑制等級。求和電容器亦可在諧波抑制混頻器900與元件（例如，驅動放大器）之間充當直流阻擋電容器。
圖10是根據本發明實施例的差分諧波抑制混頻器1000及可與差分諧波抑制混頻器1000連接的元件的兩個等效輸入電容的示意圖。
參照圖10，差分諧波抑制混頻器1000包括第一混頻器1001、第二混頻器1003、第三混頻器1005、第一電容器1007、第二電容器1009、第三電容器1011、第四電容器1013、第五電容器1015、及第六電容器1017。然而，本發明並非僅限於此，且可使用任何數目的混頻器及電容器。第七電容器1019及第八電容器1021表示可與差分諧波抑制混頻器1000連接的元件（例如，驅動放大器）的等效輸入電容。
第一混頻器1001包括用於接收基頻正交訊號
Figure TW201806328AD00147
的第一輸入、用於接收基頻正交訊號的逆訊號
Figure TW201806328AD00148
的第二輸入、用於接收基頻同相訊號
Figure TW201806328AD00149
的第三輸入、用於接收基頻同相訊號的逆訊號
Figure TW201806328AD00150
的第四輸入、用於接收同相時鐘訊號
Figure TW201806328AD00151
的第五輸入、用於接收同相時鐘訊號的逆訊號
Figure TW201806328AD00152
的第六輸入、用於接收正交時鐘訊號
Figure TW201806328AD00153
的第七輸入、用於接收正交時鐘訊號的逆訊號
Figure TW201806328AD00154
的第八輸入、第一輸出、及第二輸出。
第二混頻器1003包括用於接收基頻正交訊號
Figure TW201806328AD00155
的第一輸入、用於接收基頻正交訊號的逆訊號
Figure TW201806328AD00156
的第二輸入、用於接收基頻同相訊號
Figure TW201806328AD00157
的第三輸入、用於接收基頻同相訊號的逆訊號
Figure TW201806328AD00158
的第四輸入、用於接收具有+45度相移的同相時鐘訊號
Figure TW201806328AD00159
的第五輸入、用於接收具有+45度相移的同相時鐘訊號的逆訊號
Figure TW201806328AD00160
的第六輸入、用於接收具有+45度相移的正交時鐘訊號
Figure TW201806328AD00161
的第七輸入、用於接收具有+45度相移的正交時鐘訊號的逆訊號
Figure TW201806328AD00162
的第八輸入、第一輸出、及第二輸出。
第三混頻器1005包括用於接收基頻正交訊號
Figure TW201806328AD00163
的第一輸入、用於接收基頻正交訊號的逆訊號
Figure TW201806328AD00164
的第二輸入、用於接收基頻同相訊號
Figure TW201806328AD00165
的第三輸入、用於接收基頻同相訊號的逆訊號
Figure TW201806328AD00166
的第四輸入、用於接收具有+45度相移的正交時鐘訊號
Figure TW201806328AD00167
的第五輸入、用於接收具有+45度相移的正交時鐘訊號的逆訊號
Figure TW201806328AD00168
的第六輸入、用於接收具有+45度相移的同相時鐘訊號
Figure TW201806328AD00169
的第七輸入、用於接收具有+45度相移的同相時鐘訊號的逆訊號
Figure TW201806328AD00170
的第八輸入、第一輸出、及第二輸出。
第一電容器1007包括連接至第一混頻器1001的第一輸出的第一端子、及連接至第八電容器1021的有效第一端子的第二端子。第二電容器1009包括連接至第一混頻器1001的第二輸出的第一端子、及連接至第七電容器1019的有效第一端子的第二端子。第三電容器1011包括連接至第二混頻器1003的第一輸出的第一端子、及連接至第八電容器1021的有效第一端子的第二端子。第四電容器1013包括連接至第二混頻器1003的第二輸出的第一端子、及連接至第七電容器1019的有效第一端子的第二端子。第五電容器1015包括連接至第三混頻器1005的第一輸出的第一端子、及連接至第八電容器1021的有效第一端子的第二端子。第六電容器1017包括連接至第三混頻器1005的第二輸出的第一端子、及連接至第七電容器1019的有效第一端子的第二端子。第七電容器1019及第八電容器1021中的每一者的有效第二端子連接至地。
根據一個實施例，可基於電容性求和而在電壓域中對第一混頻器1001的輸出、第二混頻器1003的輸出、及第三混頻器1005的輸出執行向量求和。諧波抑制混頻器1000的輸出上的負載可為由第七電容器1019及第八電容器1021建模的元件（例如，驅動放大器）的差分輸入的輸入阻抗。在圖2中，參考相位必須被放大為√2的因數以達成精確的相消。然而，被動式混頻器無法提供放大。因此，第二混頻器1003及第三混頻器1005的輸出可相對於第一混頻器1001按比例縮小，以使參考相位較滯後相位及超前相位大為√2的因數。第一混頻器1001的輸出、第二混頻器1003的輸出、及第三混頻器1005的輸出中的每一者可連接至求和電容器。根據一個實施例，可採用為C及0.7C的電容性加權因數來達成等級為約40分貝的第三諧波（例如，3FLO ）抑制。然而，本發明並非僅限於此，且可使用其他電容性加權因數來達成其他抑制等級。求和電容器亦可在諧波抑制混頻器1000與元件（例如，驅動放大器）之間充當直流阻擋電容器。
圖11是根據本發明實施例的圖10所示第一混頻器1001的示意圖。
參照圖11，第一混頻器1001包括第一電晶體1117、第二電晶體1119、第三電晶體1121、第四電晶體1123、第五電晶體1125、第六電晶體1127、第七電晶體1129、及第八電晶體1131。第一混頻器1001的第一電晶體1117、第二電晶體1119、第三電晶體1121、第四電晶體1123、第五電晶體1125、第六電晶體1127、第七電晶體1129、及第八電晶體1131可各自為NMOSFET。然而，本發明並非僅限於此，且可使用任何其他適合的電晶體。
第一混頻器1001的第一電晶體1117包括連接至第一混頻器1001的用於接收
Figure TW201806328AD00171
的第二輸入的源極、連接至第一混頻器1001的用於接收時鐘訊號（例如，不具有相移的正交訊號
Figure TW201806328AD00172
）的第七輸入的閘極、及連接至第一混頻器1001的第一輸出的汲極。第一混頻器1001的第二電晶體1119包括連接至第一混頻器1001的用於接收
Figure TW201806328AD00173
的第二輸入的源極、連接至第一混頻器1001的用於接收時鐘訊號（例如，不具有相移的正交訊號的逆訊號
Figure TW201806328AD00174
）的第八輸入的閘極、及連接至第一混頻器1001的第二輸出的汲極。第一混頻器1001的第三電晶體1121包括連接至第一混頻器1001的用於接收
Figure TW201806328AD00175
的第一輸入的源極、連接至第一混頻器1001的用於接收時鐘訊號（例如，不具有相移的正交訊號的逆訊號
Figure TW201806328AD00176
）的第八輸入的閘極、及連接至第一混頻器1001的第一輸出的汲極。第一混頻器1001的第四電晶體1123包括連接至第一混頻器1001的用於接收
Figure TW201806328AD00177
的第一輸入的源極、連接至第一混頻器1001的用於接收時鐘訊號（例如，不具有相移的正交訊號
Figure TW201806328AD00178
）的第七輸入的閘極、及連接至第一混頻器1001的第二輸出的汲極。第一混頻器1001的第五電晶體1125包括連接至第一混頻器1001的用於接收
Figure TW201806328AD00179
的第三輸入的源極、連接至第一混頻器1001的用於接收時鐘訊號（例如，不具有相移的同相訊號
Figure TW201806328AD00180
）的第五輸入的閘極、及連接至第一混頻器1001的第一輸出的汲極。第一混頻器1001的第六電晶體1127包括連接至第一混頻器1001的用於接收
Figure TW201806328AD00181
的第三輸入的源極、連接至第一混頻器1001的用於接收時鐘訊號（例如，不具有相移的同相訊號的逆訊號
Figure TW201806328AD00182
）的第六輸入的閘極、及連接至第一混頻器1001的第二輸出的汲極。第一混頻器1001的第七電晶體1129包括連接至第一混頻器1001的用於接收
Figure TW201806328AD00183
的第四輸入的源極、連接至第一混頻器1001的用於接收時鐘訊號（例如，不具有相移的同相訊號的逆訊號
Figure TW201806328AD00184
）的第六輸入的閘極、及連接至第一混頻器1001的第一輸出的汲極。第一混頻器1001的第八電晶體1131包括連接至第一混頻器1001的用於接收
Figure TW201806328AD00185
的第四輸入的源極、連接至第一混頻器1001的用於接收時鐘訊號（例如，不具有相移的同相訊號
Figure TW201806328AD00186
）的第五輸入的閘極、及連接至第一混頻器1001的第二輸出的汲極。
圖12是根據本發明實施例的圖10所示第二混頻器1003的示意圖。
參照圖12，第二混頻器1003包括第一電晶體1201、第二電晶體1203、第三電晶體1205、第四電晶體1207、第五電晶體1209、第六電晶體1211、第七電晶體1213、及第八電晶體1215。第二混頻器1003的第一電晶體1201、第二電晶體1203、第三電晶體1205、第四電晶體1207、第五電晶體1209、第六電晶體1211、第七電晶體1213、及第八電晶體1215可各自為NMOSFET。然而，本發明並非僅限於此，且可使用任何其他適合的電晶體。
第二混頻器1003的第一電晶體1201包括連接至第二混頻器1003的用於接收
Figure TW201806328AD00187
的第二輸入的源極、連接至第二混頻器1003的用於接收時鐘訊號（例如，具有+45度相移的正交訊號
Figure TW201806328AD00188
）的第七輸入的閘極、及連接至第二混頻器1003的第一輸出的汲極。第二混頻器1003的第二電晶體1203包括連接至第二混頻器1003的用於接收
Figure TW201806328AD00189
的第二輸入的源極、連接至第二混頻器1003的用於接收時鐘訊號（例如，具有+45度相移的正交訊號的逆訊號
Figure TW201806328AD00190
）的第八輸入的閘極、及連接至第二混頻器1003的第二輸出的汲極。第二混頻器1003的第三電晶體1205包括連接至第二混頻器1003的用於接收
Figure TW201806328AD00191
的第一輸入的源極、連接至第二混頻器1003的用於接收時鐘訊號（例如，具有+45度相移的正交訊號的逆訊號
Figure TW201806328AD00192
）的第八輸入的閘極、及連接至第二混頻器1003的第一輸出的汲極。第二混頻器1003的第四電晶體1207包括連接至第二混頻器1003的用於接收
Figure TW201806328AD00193
的第一輸入的源極、連接至第二混頻器1003的用於接收時鐘訊號（例如，具有+45度相移的正交訊號
Figure TW201806328AD00194
）的第七輸入的閘極、及連接至第二混頻器1003的第二輸出的汲極。第二混頻器1003的第五電晶體1209包括連接至第二混頻器1003的用於接收
Figure TW201806328AD00195
的第三輸入的源極、連接至第二混頻器1003的用於接收時鐘訊號（例如，具有+45度相移的同相訊號
Figure TW201806328AD00196
）的第五輸入的閘極、及連接至第二混頻器1003的第一輸出的汲極。第二混頻器1003的第六電晶體1211包括連接至第二混頻器1003的用於接收
Figure TW201806328AD00197
的第三輸入的源極、連接至第二混頻器1003的用於接收時鐘訊號（例如，具有+45度相移的同相訊號的逆訊號
Figure TW201806328AD00198
）的第六輸入的閘極、及連接至第二混頻器1003的第二輸出的汲極。第二混頻器1003的第七電晶體1213包括連接至第二混頻器1003的用於接收
Figure TW201806328AD00199
的第四輸入的源極、連接至第二混頻器1003的用於接收時鐘訊號（例如，具有+45度相移的同相訊號的逆訊號
Figure TW201806328AD00200
）的第六輸入的閘極、及連接至第二混頻器1003的第一輸出的汲極。第二混頻器1003的第八電晶體1215包括連接至第二混頻器1003的用於接收
Figure TW201806328AD00201
的第四輸入的源極、連接至第二混頻器1003的用於接收時鐘訊號（例如，具有+45度相移的同相訊號
Figure TW201806328AD00202
）的第五輸入的閘極、及連接至第二混頻器1003的第二輸出的汲極。
圖13是根據本發明實施例的圖10所示第三混頻器1005的示意圖。
參照圖13，第三混頻器1005包括第一電晶體1333、第二電晶體1335、第三電晶體1337、第四電晶體1339、第五電晶體1341、第六電晶體1343、第七電晶體1345、及第八電晶體1347。第三混頻器1005的第一電晶體1333、第二電晶體1335、第三電晶體1337、第四電晶體1339、第五電晶體1341、第六電晶體1343、第七電晶體1345、及第八電晶體1347可各自為NMOSFET。然而，本發明並非僅限於此，且可使用任何其他適合的電晶體。
第三混頻器1005的第一電晶體1333包括連接至第三混頻器1005的用於接收
Figure TW201806328AD00203
的第二輸入的源極、連接至第三混頻器1005的用於接收時鐘訊號（例如，具有+45度相移的同相訊號的逆訊號
Figure TW201806328AD00204
）的第七輸入的閘極、及連接至第三混頻器1005的第一輸出的汲極。第三混頻器1005的第二電晶體1335包括連接至第三混頻器1005的用於接收
Figure TW201806328AD00205
的第二輸入的源極、連接至第三混頻器1005的用於接收時鐘訊號（例如，具有+45度相移的同相訊號
Figure TW201806328AD00206
）的第八輸入的閘極、及連接至第三混頻器1005的第二輸出的汲極。第三混頻器1005的第三電晶體1337包括連接至第三混頻器1005的用於接收
Figure TW201806328AD00207
的第一輸入的源極、連接至第三混頻器1005的用於接收時鐘訊號（例如，具有+45度相移的同相訊號
Figure TW201806328AD00208
）的第八輸入的閘極、及連接至第三混頻器1005的第一輸出的汲極。第三混頻器1005的第四電晶體1339包括連接至第三混頻器1005的用於接收
Figure TW201806328AD00209
的第一輸入的源極、連接至第三混頻器1005的用於接收時鐘訊號（例如，具有+45度相移的同相訊號的逆訊號
Figure TW201806328AD00210
）的第七輸入的閘極、及連接至第三混頻器1005的第二輸出的汲極。第三混頻器1005的第五電晶體1341包括連接至第三混頻器1005的用於接收
Figure TW201806328AD00211
的第三輸入的源極、連接至第三混頻器1005的用於接收時鐘訊號（例如，具有+45度相移的正交訊號
Figure TW201806328AD00212
）的第五輸入的閘極、及連接至第三混頻器1005的第一輸出的汲極。第三混頻器1005的第六電晶體1343包括連接至第三混頻器1005的用於接收
Figure TW201806328AD00213
的第三輸入的源極、連接至第三混頻器1005的用於接收時鐘訊號（例如，具有+45度相移的正交訊號的逆訊號
Figure TW201806328AD00214
）的第六輸入的閘極、及連接至第三混頻器1005的第二輸出的汲極。第三混頻器1005的第七電晶體1345包括連接至第三混頻器1005的用於接收
Figure TW201806328AD00215
的第四輸入的源極、連接至第三混頻器1005的用於接收時鐘訊號（例如，具有+45度相移的正交訊號的逆訊號
Figure TW201806328AD00216
）的第六輸入的閘極、及連接至第三混頻器1005的第一輸出的汲極。第三混頻器1005的第八電晶體1347包括連接至第三混頻器1005的用於接收
Figure TW201806328AD00217
的第四輸入的源極、連接至第三混頻器1005的用於接收時鐘訊號（例如，具有+45度相移的正交訊號
Figure TW201806328AD00218
）的第五輸入的閘極、及連接至第三混頻器1005的第二輸出的汲極。
圖14是根據本發明實施例的圖10所示差分諧波抑制混頻器1000的本地振盪器訊號的圖。
參照圖14，說明時鐘訊號
Figure TW201806328AD00219
、
Figure TW201806328AD00220
、
Figure TW201806328AD00221
、
Figure TW201806328AD00222
、
Figure TW201806328AD00223
、
Figure TW201806328AD00224
、
Figure TW201806328AD00225
、及
Figure TW201806328AD00226
，各所述時鐘訊號具有實質上25%的負載循環。使用八個時鐘訊號來取代十二個時鐘訊號會減小達成本地振盪器時鐘訊號路由所需的積體電路的面積。
圖15是根據本發明實施例的包括諧波抑制混頻器1501的系統1500的方塊圖。
參照圖15，系統1500包括諧波抑制混頻器1501、被4除元件1503、驅動放大器1505、第一電感器1507、及第二電感器1509。
諧波抑制混頻器1501包括用於接收
Figure TW201806328AD00227
、
Figure TW201806328AD00228
、
Figure TW201806328AD00229
、及
Figure TW201806328AD00230
的第一組四個輸入、以及用於接收八個時鐘訊號（例如，
Figure TW201806328AD00231
、
Figure TW201806328AD00232
、
Figure TW201806328AD00233
、
Figure TW201806328AD00234
、
Figure TW201806328AD00235
、
Figure TW201806328AD00236
、
Figure TW201806328AD00237
、及
Figure TW201806328AD00238
）的第二組輸入、第一輸出、及第二輸出。
被4除元件1503包括連接至諧波抑制混頻器1501的第二組輸入的八個輸出，其中所述八個輸出為時鐘訊號（例如，
Figure TW201806328AD00239
、
Figure TW201806328AD00240
、
Figure TW201806328AD00241
、
Figure TW201806328AD00242
、
Figure TW201806328AD00243
、
Figure TW201806328AD00244
、
Figure TW201806328AD00245
、及
Figure TW201806328AD00246
）。
驅動放大器1505包括連接至諧波抑制混頻器1501的第一輸出的第一輸入、連接至諧波抑制混頻器1501的第二輸出的第二輸入、第一輸出、及第二輸出。
第一電感器1507連接於驅動放大器1505的第一輸出與第二輸出之間。
第二電感器1509包括連接至地的第一端子、及作為系統1500的輸出的第二端子，其中第二電感器1509被間隔成與第一電感器1507充分靠近以在第二電感器1509與第一電感器1507之間建立互感（mutual inductance）。
圖16是根據本發明實施例的操作諧波抑制混頻器的方法的流程圖。
參照圖16，在1601處，諧波抑制混頻器在多個混頻器處接收輸入訊號
Figure TW201806328AD00247
、
Figure TW201806328AD00248
、
Figure TW201806328AD00249
、及
Figure TW201806328AD00250
。
在1603處，諧波抑制混頻器藉由所述多個混頻器中的每一者來接收多個時鐘訊號，其中分別地，所述多個時鐘訊號中的一者處於參考相位，所述多個本地振盪器時鐘訊號中的一者處於滯後-45度的滯後相位，且所述多個時鐘訊號中的一者處於超前+45度的超前相位。
在1605處，諧波抑制混頻器基於電容性求和而在電壓域中對所述多個混頻器的輸出進行求和，其中諧波抑制混頻器的輸出上負載可為元件（例如，驅動放大器）的輸入阻抗，且其中對所述電容性求和進行加權。
圖17是根據本發明實施例的製造諧波抑制混頻器的方法的流程圖，其中所述諧波抑制混頻器實作於硬體中或實作於利用軟體進行程式化的硬體中。
參照圖17，在1701處，所述方法形成所述諧波抑制混頻器來作為包括至少一個其他諧波抑制混頻器的晶圓或封裝的一部分。所述諧波抑制混頻器被配置成在多個混頻器處接收輸入訊號；由所述多個混頻器中的每一者接收多個時鐘訊號，其中分別地，所述多個時鐘訊號中的一者處於參考相位，所述多個時鐘訊號中的一者處於相對於參考相位滯後-45度的滯後相位，且所述多個時鐘訊號中的一者處於相對於參考相位超前+45度的超前相位；以及對所述多個混頻器的所述輸出進行求和，其中基於電容性求和而在電壓域中對所述輸出進行求和，其中諧波抑制混頻器的輸出上的負載可為元件（例如，驅動放大器）的輸入阻抗，且其中對所述電容性求和進行加權。
在1703處，所述方法測試諧波抑制混頻器。測試諧波抑制混頻器包括使用一或多個電-光轉換器、一或多個將光訊號分成二或更多個光訊號的分光器（splitter）、及一或多個光-電轉換器來測試所述諧波抑制混頻器及所述至少一個其他諧波抑制混頻器。
圖18是根據本發明實施例的構造積體電路的流程圖。
參照圖18，在1801處，所述方法產生積體電路的層的一組特徵的遮罩佈局。遮罩佈局包括包含諧波抑制混頻器的一或多個電路特徵的標準胞元庫巨集（standard cell library macro）。諧波抑制混頻器被配置成在多個混頻器處接收輸入訊號；由所述多個混頻器中的每一者接收多個時鐘訊號，其中分別地，所述多個時鐘訊號中的一者處於參考相位，所述多個時鐘訊號中的一者處於相對於參考相位滯後-45度的滯後相位，且所述多個時鐘訊號中的一者處於相對於參考相位超前+45度的超前相位；以及對所述多個混頻器的所述輸出進行求和，其中基於電容性求和而在電壓域中對所述輸出進行求和，其中諧波抑制混頻器的輸出上的負載可為元件（例如，驅動放大器）的輸入阻抗，且其中對所述電容性求和進行加權。
在1803處，在所述產生遮罩佈局期間，所述方法不理會巨集的相對位置是否符合佈局設計規則。
在1805處，在產生遮罩佈局之後，所述方法檢查巨集的相對位置是否符合佈局設計規則。
在1807處，在偵測到巨集中有任一者不符合佈局設計規則時，所述方法藉由將不符合的巨集中的每一者修改成符合佈局設計規則來修改遮罩佈局。
圖18所示方法可更包括根據具有積體電路的層的所述一組特徵的經修改的遮罩佈局來產生遮罩及根據所述遮罩來製造積體電路的層。
儘管已在對本發明的詳細說明中闡述了本發明的某些實施例，然而本發明可被實施為各種形式，而此並不背離本發明的範圍。因此，本發明的範圍不應僅基於所述實施例來確定，而是確切而言應基於隨附申請專利範圍及其等效範圍來確定。
300、500‧‧‧裝置
301、601、901、1001‧‧‧第一混頻器
303、605、903、1003‧‧‧第二混頻器
305、609、905、1005‧‧‧第三混頻器
501、613、931、1007、
Figure TW201806328AD00251
‧‧‧第一電容器
503、615、933、1009、
Figure TW201806328AD00252
‧‧‧第二電容器
505、617、935、1011、
Figure TW201806328AD00253
‧‧‧第三電容器
507、619、937、1013、
Figure TW201806328AD00254
、
Figure TW201806328AD00255
‧‧‧第四電容器
600、1501‧‧‧諧波抑制混頻器
603、607、611、
Figure TW201806328AD00256
、
Figure TW201806328AD00257
、
Figure TW201806328AD00258
‧‧‧本地振盪器時鐘訊號
900‧‧‧諧波抑制混頻器/單端型諧波抑制混頻器
907、915、923、1117、1201、1333‧‧‧第一電晶體
909、917、925、1119、1203、1335‧‧‧第二電晶體
911、919、927、1121、1205、1337‧‧‧第三電晶體
913、921、929、1123、1207、1339‧‧‧第四電晶體
1000‧‧‧諧波抑制混頻器/差分諧波抑制混頻器
1015‧‧‧第五電容器
1017‧‧‧第六電容器
1019‧‧‧第七電容器
1021‧‧‧第八電容器
1125、1209、1341‧‧‧第五電晶體
1127、1211、1343‧‧‧第六電晶體
1129、1213、1345‧‧‧第七電晶體
1131、1215、1347‧‧‧第八電晶體
1500‧‧‧系統
1503‧‧‧被4除區塊
1505‧‧‧驅動放大器
1507‧‧‧第一電感器
1509‧‧‧第二電感器
1601、1603、1605、1701、1703、1801、1803、1805、1807‧‧‧步驟
Figure TW201806328AD00259
‧‧‧共用基頻輸入/輸入訊號
Figure TW201806328AD00260
‧‧‧基頻同相訊號
Figure TW201806328AD00261
‧‧‧基頻同相訊號的逆訊號
Figure TW201806328AD00262
‧‧‧基頻正交訊號
Figure TW201806328AD00263
‧‧‧基頻正交訊號的逆訊號
C、0.7C‧‧‧電容性加權因數
Figure TW201806328AD00264
、
Figure TW201806328AD00265
‧‧‧合成訊號
Figure TW201806328AD00266
‧‧‧時鐘訊號/同相訊號/同相時鐘訊號/本地振盪器同相訊號
Figure TW201806328AD00267
‧‧‧時鐘訊號/同相訊號的逆訊號/同相時鐘訊號的逆訊號/本地振盪器同相訊號的逆訊號
Figure TW201806328AD00268
‧‧‧時鐘訊號/正交訊號/正交時鐘訊號/本地振盪器正交訊號
Figure TW201806328AD00269
‧‧‧時鐘訊號/正交訊號的逆訊號/正交時鐘訊號的逆訊號/本地振盪器正交訊號的逆訊號
Figure TW201806328AD00270
‧‧‧同相時鐘訊號/本地振盪器同相訊號
Figure TW201806328AD00271
‧‧‧同相時鐘訊號的逆訊號/本地振盪器同相訊號的逆訊號
Figure TW201806328AD00272
‧‧‧正交時鐘訊號/本地振盪器正交訊號
Figure TW201806328AD00273
‧‧‧正交時鐘訊號的逆訊號/本地振盪器正交訊號的逆訊號
Figure TW201806328AD00274
‧‧‧時鐘訊號/同相訊號/同相時鐘訊號
Figure TW201806328AD00275
‧‧‧時鐘訊號/同相訊號的逆訊號/同相時鐘訊號的逆訊號
Figure TW201806328AD00276
‧‧‧時鐘訊號/正交訊號/正交時鐘訊號
Figure TW201806328AD00277
‧‧‧時鐘訊號/正交訊號的逆訊號/正交時鐘訊號的逆訊號
RFIQ‧‧‧有效第一端子
Figure TW201806328AD00278
‧‧‧週期
Figure TW201806328AD00279
、
Figure TW201806328AD00280
、
Figure TW201806328AD00281
、
Figure TW201806328AD00282
‧‧‧電壓
Figure TW201806328AD00283
‧‧‧基頻電壓
Figure TW201806328AD00284
、
Figure TW201806328AD00285
、
Figure TW201806328AD00286
‧‧‧訊號路徑
藉由結合附圖閱讀以下詳細說明，本發明的某些實施例的以上及其他態樣、特徵、及優點將更顯而易見，在附圖中：
圖1說明處於一個頻率的分別具有為0度、45度、及90度的相移的三個訊號。
圖2說明圖1中的三個訊號的第三諧波訊號。
圖3是根據本發明實施例的用於產生訊號的不同相移的裝置的示意圖。
圖4是根據本發明實施例的訊號的三個相移的圖。
圖5是根據本發明實施例的用於電壓域向量求和（voltage-domain vector summation）的裝置的示意圖，電壓域向量求和提供可與所述裝置連接的元件的振幅加權（amplitude weighting）及等效輸入電容（equivalent input capacitance）。
圖6是根據本發明實施例的諧波抑制混頻器及可與所述諧波抑制混頻器連接的元件的等效輸入電容的示意圖。
圖7說明根據本發明實施例的圖6所示諧波抑制混頻器的本地振盪器波形。
圖8是根據本發明實施例的圖6所示諧波抑制混頻器的本地振盪器訊號及所述本地振盪器訊號的合成波形的圖。
圖9是根據本發明實施例的單端型諧波抑制混頻器及可與所述單端型諧波抑制混頻器連接的元件的等效輸入電容的示意圖。
圖10是根據本發明實施例的差分諧波抑制混頻器及可與所述差分諧波抑制混頻器連接的元件的兩個等效輸入電容的示意圖。
圖11至圖13分別是根據本發明實施例的圖10所示第一混頻器、第二混頻器、及第三混頻器的示意圖。
圖14是根據本發明實施例的圖10所示差分諧波抑制混頻器的本地振盪器訊號的圖。
圖15是根據本發明實施例的包括諧波抑制混頻器的系統的方塊圖。
圖16是根據本發明實施例的操作諧波抑制混頻器的方法的流程圖。
圖17是根據本發明實施例的製造諧波抑制混頻器的方法的流程圖。
圖18是根據本發明實施例的構造積體電路的流程圖。

Claims (20)

  1. 一種諧波抑制裝置，包括： 多個被動式混頻器，其中所述多個被動式混頻器中的每一者包括用於接收基頻同相訊號的第一輸入、用於接收所述基頻同相訊號的逆訊號的第二輸入、用於接收基頻正交訊號的第三輸入、用於接收所述基頻正交訊號的逆訊號的第四輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第一時鐘訊號的第五輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第二時鐘訊號的第六輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第三時鐘訊號的第七輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第四時鐘訊號的第八輸入、及至少一個輸出；以及 電壓域向量求和陣列，連接至所述多個被動式混頻器中的每一者的所述輸出。
  2. 如申請專利範圍第1項所述的裝置，其中所述電壓域向量求和陣列是由電容器構成。
  3. 如申請專利範圍第2項所述的裝置，其中所述電容器是被加權的。
  4. 如申請專利範圍第2項所述的裝置，其中所述多個被動式混頻器由以下構成： 第一被動式混頻器，被配置成在所述第二輸入處接收具有參考相移的時鐘訊號； 第二被動式混頻器，被配置成在所述第二輸入處接收相對於所述參考相移具有超前相移的時鐘訊號；以及 第三被動式混頻器，被配置成在所述第二輸入處接收相對於所述參考相移具有滯後相移的時鐘訊號。
  5. 如申請專利範圍第4項所述的裝置，其中所述參考相移是0度相移，所述超前相移是+45度相移，且所述滯後相移是-45度相移。
  6. 如申請專利範圍第4項所述的裝置，其中所述第一被動式混頻器、所述第二被動式混頻器、及所述第三被動式混頻器中的每一者由以下構成： 第一n通道金屬氧化物半導體場效電晶體（NMOSFET），包括連接至對應被動式混頻器的所述第一輸入的源極、連接至所述對應被動式混頻器的所述第五輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出的汲極； 第二NMOSFET，包括連接至所述對應被動式混頻器的所述第二輸入的源極、連接至所述對應被動式混頻器的所述第六輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出的汲極； 第三NMOSFET，包括連接至所述對應被動式混頻器的所述第三輸入的源極、連接至所述對應被動式混頻器的所述第七輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出的汲極；以及 第四NMOSFET，包括連接至所述對應被動式混頻器的所述第四輸入的源極、連接至所述對應被動式混頻器的所述第八輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出的汲極。
  7. 如申請專利範圍第6項所述的裝置，其中所述電容器由以下構成： 第一電容器，包括連接至所述第一被動式混頻器的所述至少一個輸出的第一端子、及第二端子，其中所述第一電容器具有為C的權重； 第二電容器，包括連接至所述第二被動式混頻器的所述至少一個輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第二電容器具有為0.7C的權重；以及 第三電容器，包括連接至所述第三被動式混頻器的所述至少一個輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第三電容器具有為0.7C的權重。
  8. 如申請專利範圍第4項所述的裝置，其中所述第一被動式混頻器、所述第二被動式混頻器、及所述第三被動式混頻器中的每一者由以下構成： 第一n通道金屬氧化物半導體場效電晶體（NMOSFET），包括連接至對應被動式混頻器的所述第四輸入的源極、連接至所述對應被動式混頻器的所述第七輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的第一輸出的汲極； 第二NMOSFET，包括連接至所述對應被動式混頻器的所述第四輸入的源極、連接至所述對應被動式混頻器的所述第八輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的第二輸出的汲極； 第三NMOSFET，包括連接至所述對應被動式混頻器的所述第三輸入的源極、連接至所述對應被動式混頻器的所述第八輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第一輸出的汲極； 第四NMOSFET，包括連接至所述對應被動式混頻器的所述第三輸入的源極、連接至所述對應被動式混頻器的所述第七輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第二輸出的汲極； 第五NMOSFET，包括連接至所述對應被動式混頻器的所述第一輸入的源極、連接至所述對應被動式混頻器的所述第五輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第一輸出的汲極； 第六NMOSFET，包括連接至所述對應被動式混頻器的所述第一輸入的源極、連接至所述對應被動式混頻器的所述第六輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第二輸出的汲極； 第七NMOSFET，包括連接至所述對應被動式混頻器的所述第二輸入的源極、連接至所述對應被動式混頻器的所述第六輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第一輸出的汲極；以及 第八NMOSFET，包括連接至所述對應被動式混頻器的所述第二輸入的源極、連接至所述對應被動式混頻器的所述第五輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第二輸出的汲極。
  9. 如申請專利範圍第8項所述的裝置，其中所述電容器由以下構成： 第一電容器，包括連接至所述第一被動式混頻器的所述至少一個輸出中的所述第一輸出的第一端子、及第二端子，其中所述第一電容器具有為C的權重； 第二電容器，包括連接至所述第一被動式混頻器的所述至少一個輸出中的所述第二輸出的第一端子、及第二端子，其中所述第二電容器具有為C的權重； 第三電容器，包括連接至所述第二被動式混頻器的所述至少一個輸出中的所述第一輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第三電容器具有為0.7C的權重； 第四電容器，包括連接至所述第二被動式混頻器的所述至少一個輸出中的所述第二輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第四電容器具有為0.7C的權重； 第五電容器，包括連接至所述第三被動式混頻器的所述至少一個輸出中的所述第一輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第五電容器具有為0.7C的權重；以及 第六電容器，包括連接至所述第三被動式混頻器的所述至少一個輸出中的所述第二輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第六電容器具有為0.7C的權重。
  10. 一種諧波抑制方法，包括： 由多個被動式混頻器對基頻同相訊號、所述基頻同相訊號的逆訊號、基頻正交訊號、及所述基頻正交訊號的逆訊號進行混頻，其中所述多個被動式混頻器中的每一者包括用於接收的第一輸入、用於接收的第二輸入、用於接收的第三輸入、用於接收的第四輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第一時鐘訊號的第五輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第二時鐘訊號的第六輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第三時鐘訊號的第七輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第四時鐘訊號的第八輸入、及至少一個輸出；以及 由電壓域向量求和陣列對經混頻的所述、、、及進行求和，所述電壓域向量求和陣列連接至所述多個被動式混頻器中的每一者的所述輸出。
  11. 如申請專利範圍第10項所述的方法，其中所述電壓域向量求和陣列是由電容器構成。
  12. 如申請專利範圍第11項所述的方法，其中所述電容器是被加權的。
  13. 如申請專利範圍第11項所述的方法，其中所述多個被動式混頻器由以下構成： 第一被動式混頻器，被配置成在所述第二輸入處接收具有參考相移的時鐘訊號； 第二被動式混頻器，被配置成在所述第二輸入處接收相對於所述參考相移具有超前相移的時鐘訊號；以及 第三被動式混頻器，被配置成在所述第二輸入處接收相對於所述參考相移具有滯後相移的時鐘訊號。
  14. 如申請專利範圍第13項所述的方法，其中所述參考相移是0度相移，所述超前相移是+45度相移，且所述滯後相移是-45度相移。
  15. 如申請專利範圍第13項所述的方法，其中所述第一被動式混頻器、所述第二被動式混頻器、及所述第三被動式混頻器中的每一者由以下構成： 第一n通道金屬氧化物半導體場效電晶體（NMOSFET），包括連接至對應被動式混頻器的所述第一輸入的源極、連接至所述對應被動式混頻器的所述第五輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出的汲極； 第二NMOSFET，包括連接至所述對應被動式混頻器的所述第二輸入的源極、連接至所述對應被動式混頻器的所述第六輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出的汲極； 第三NMOSFET，包括連接至所述對應被動式混頻器的所述第三輸入的源極、連接至所述對應被動式混頻器的所述第七輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出的汲極；以及 第四NMOSFET，包括連接至所述對應被動式混頻器的所述第四輸入的源極、連接至所述對應被動式混頻器的所述第八輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出的汲極。
  16. 如申請專利範圍第15項所述的方法，其中所述電容器由以下構成： 第一電容器，包括連接至所述第一被動式混頻器的所述至少一個輸出的第一端子、及第二端子，其中所述第一電容器具有為C的權重； 第二電容器，包括連接至所述第二被動式混頻器的所述至少一個輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第二電容器具有為0.7C的權重；以及 第三電容器，包括連接至所述第三被動式混頻器的所述至少一個輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第三電容器具有為0.7C的權重。
  17. 如申請專利範圍第13項所述的方法，其中所述第一被動式混頻器、所述第二被動式混頻器、及所述第三被動式混頻器中的每一者由以下構成： 第一n通道金屬氧化物半導體場效電晶體（NMOSFET），包括連接至對應被動式混頻器的所述第四輸入的源極、連接至所述對應被動式混頻器的所述第七輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的第一輸出的汲極； 第二NMOSFET，包括連接至所述對應被動式混頻器的所述第四輸入的源極、連接至所述對應被動式混頻器的所述第八輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的第二輸出的汲極； 第三NMOSFET，包括連接至所述對應被動式混頻器的所述第三輸入的源極、連接至所述對應被動式混頻器的所述第八輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第一輸出的汲極； 第四NMOSFET，包括連接至所述對應被動式混頻器的所述第三輸入的源極、連接至所述對應被動式混頻器的所述第七輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第二輸出的汲極； 第五NMOSFET，包括連接至所述對應被動式混頻器的所述第一輸入的源極、連接至所述對應被動式混頻器的所述第五輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第一輸出的汲極； 第六NMOSFET，包括連接至所述對應被動式混頻器的所述第一輸入的源極、連接至所述對應被動式混頻器的所述第六輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第二輸出的汲極； 第七NMOSFET，包括連接至所述對應被動式混頻器的所述第二輸入的源極、連接至所述對應被動式混頻器的所述第六輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第一輸出的汲極；以及 第八NMOSFET，包括連接至所述對應被動式混頻器的所述第二輸入的源極、連接至所述對應被動式混頻器的所述第五輸入的閘極、及連接至所述對應被動式混頻器的所述至少一個輸出中的所述第二輸出的汲極。
  18. 如申請專利範圍第17項所述的方法，其中所述電容器由以下構成： 第一電容器，包括連接至所述第一被動式混頻器的所述至少一個輸出中的所述第一輸出的第一端子、及第二端子，其中所述第一電容器具有為C的權重； 第二電容器，包括連接至所述第一被動式混頻器的所述至少一個輸出中的所述第二輸出的第一端子、及第二端子，其中所述第二電容器具有為C的權重； 第三電容器，包括連接至所述第二被動式混頻器的所述至少一個輸出中的所述第一輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第三電容器具有為0.7C的權重； 第四電容器，包括連接至所述第二被動式混頻器的所述至少一個輸出中的所述第二輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第四電容器具有為0.7C的權重； 第五電容器，包括連接至所述第三被動式混頻器的所述至少一個輸出中的所述第一輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第五電容器具有為0.7C的權重；以及 第六電容器，包括連接至所述第三被動式混頻器的所述至少一個輸出中的所述第二輸出的第一端子、及連接至所述第一電容器的所述第二端子的第二端子，其中所述第六電容器具有為0.7C的權重。
  19. 一種製造諧波抑制混頻器的方法，包括： 形成所述諧波抑制混頻器作為晶圓或封裝的一部分，所述晶圓或封裝包括至少一個其他諧波抑制混頻器，其中所述諧波抑制混頻器被配置成：由多個被動式混頻器對基頻同相訊號、所述基頻同相訊號的逆訊號、基頻正交訊號、及所述基頻正交訊號的逆訊號進行混頻，其中所述多個被動式混頻器中的每一者包括用於接收的第一輸入、用於接收的第二輸入、用於接收的第三輸入、用於接收的第四輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第一時鐘訊號的第五輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第二時鐘訊號的第六輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第三時鐘訊號的第七輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第四時鐘訊號的第八輸入、及至少一個輸出；以及由電壓域向量求和陣列對經混頻的所述、、、及進行求和，所述電壓域向量求和陣列連接至所述多個被動式混頻器中的每一者的所述輸出；以及 測試所述諧波抑制混頻器，其中測試所述諧波抑制混頻器包括使用一或多個電-光轉換器、將光訊號分成二或更多個光訊號的一或多個分光器、及一或多個光-電轉換器來測試所述諧波抑制混頻器及所述至少一個其他諧波抑制混頻器。
  20. 一種建構積體電路的方法，包括： 為所述積體電路的層的一組特徵產生遮罩佈局，其中所述遮罩佈局包括用於一或多個電路特徵的標準單元庫巨集，所述一或多個電路特徵包括諧波抑制混頻器，所述諧波抑制混頻器被配置成：由多個被動式混頻器對基頻同相訊號、所述基頻同相訊號的逆訊號、基頻正交訊號、及所述基頻正交訊號的逆訊號進行混頻，其中所述多個被動式混頻器中的每一者包括用於接收的第一輸入、用於接收的第二輸入、用於接收的第三輸入、用於接收的第四輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第一時鐘訊號的第五輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第二時鐘訊號的第六輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第三時鐘訊號的第七輸入、用於接收所述多個被動式混頻器中的一者內的具有獨有相移的第四時鐘訊號的第八輸入、及至少一個輸出；以及由電壓域向量求和陣列對經混頻的所述、、、及進行求和，所述電壓域向量求和陣列連接至所述多個被動式混頻器中的每一者的所述輸出； 在所述產生所述遮罩佈局期間，不理會所述巨集的相對位置是否符合佈局設計規則； 在所述產生所述遮罩佈局之後，檢查所述巨集的所述相對位置是否符合佈局設計規則； 在偵測到所述巨集中有任一者不符合所述佈局設計規則時，藉由將所述不符合的巨集中的每一者修改成符合所述佈局設計規則來修改所述遮罩佈局； 根據具有所述積體電路的所述層的所述一組特徵的經修改的所述遮罩佈局來產生遮罩；以及 根據所述遮罩製造所述積體電路的所述層。
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