KR102640588B1 - 믹서 출력에서 고조파를 제거하여 송신기를 선형화하는 시스템 및 방법 - Google Patents

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Abstract

장치 및 방법이 제공된다. 장치는 수동형 믹서(passive mixer) 및 전압 도메인 벡터 합산 어레이(voltage-domain vector summation array)를 포함하고, 수동형 믹서 각각은 기저대역 동위상 신호(baseband in-phase signal) 를 수신하는 제1 입력; 기저대역 동위상 신호의 역 신호 를 수신하는 제2 입력; 기저대역 직교 신호(baseband quadrature signal) 를 수신하는 제3 입력; 기저대역 직교 신호의 역 신호 를 수신하는 제4 입력; 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트(unique phase shift) 된 제1 클럭 신호를 수신하는 제5 입력; 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제2 클럭 신호를 수신하는 제6 입력; 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제3 클럭 신호를 수신하는 제7 입력; 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제4 클럭 신호를 수신하는 제8 입력; 및 하나 이상의 출력을 포함하고, 전압 도메인 벡터 합산 어레이는 복수의 수동형 믹서 각각의 출력에 접속된다.

Description

믹서 출력에서 고조파를 제거하여 송신기를 선형화하는 시스템 및 방법{SYSTEM AND METHOD FOR LINEARIZING A TRANSMITTER BY REJECTING HARMONICS AT MIXER OUTPUT}
본 발명은 일반적으로 송신기를 선형화하는 장치 및 방법, 구체적으로 믹서의 출력에서 고조파를 제거함으로써 송신기를 선형화하는 장치 및 방법에 관한 것이다.
셀룰러 송신기(cellular transmitter)는 일반적으로 배터리 수명을 연장시키기 위해 저 전력을 소모하면서도 엄격한 스펙트럼 방사 및 잡음 기준 또는 사양을 만족해야 한다. 또한, LTE(long term evolution)에 대해, 송신기는 단일 RB(single resource block) 및 다중 RB(multiple resource block) 케이스를 지원해야 한다. SEM(spectral emission mask) 사양을 충족하기 위해, 셀룰러 전송기의 선형성(linearity)이 중요하다. CIM 프로덕트(Counter intermodulation product)는 비선형성에 대한 지배적인 기여자 중 하나이다. 전압 또는 전류 정류 믹서의 기본적인 (그리고 바람직하지 않은) 속성 중 하나는, 믹서가 강한 3차 고조파 성분을 생성하는 것이다. 그 결과, 국부 발진기(local oscillator)의 클럭 주파수 FLO 및 기저대역 주파수 FBB에 대해, 믹서 출력은 FLO+FBB에서의 원하는 신호와 3FLO-FBB에서의 원하지 않는 신호를 포함한다. 3FLO 주변에 중심을 갖는 신호는 FLO 주변에 중심을 둔 신호보다 겨우 10 dB 낮을 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 믹서의 출력에서 고조파를 제거함으로써 송신기를 선형화하는 장치 및 방법을 제공하기 위한 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 장치는, 복수의 수동형 믹서(passive mixer); 및 전압 도메인 벡터 합산 어레이(voltage-domain vector summation array)를 포함하고, 상기 복수의 수동형 믹서 각각은, 기저대역 동위상 신호(baseband in-phase signal) 를 수신하는 제1 입력; 상기 기저대역 동위상 신호의 역 신호 를 수신하는 제2 입력; 기저대역 직교 신호(baseband quadrature signal) 를 수신하는 제3 입력; 상기 기저대역 직교 신호의 역 신호 를 수신하는 제4 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트(unique phase shift) 된 제1 클럭 신호를 수신하는 제5 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제2 클럭 신호를 수신하는 제6 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제3 클럭 신호를 수신하는 제7 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제4 클럭 신호를 수신하는 제8 입력; 및 하나 이상의 출력을 포함하고, 상기 전압 도메인 벡터 합산 어레이는 상기 복수의 수동형 믹서 각각의 상기 출력에 접속된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 방법은, 복수의 수동형 믹서(passive mixer)로, 기저대역 동위상 신호(baseband in-phase signal) , 상기 기저대역 동위상 신호의 역 신호 , 기저대역 직교 신호(baseband quadrature signal) 및 상기 기저대역 직교 신호의 역 신호 를 믹싱하고, 상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하는 것을 포함하고, 상기 복수의 수동형 믹서 각각은, 상기 기저대역 동위상 신호 를 수신하는 제1 입력; 상기 기저대역 동위상 신호의 역 신호 를 수신하는 제2 입력; 상기 기저대역 직교 신호 를 수신하는 제3 입력; 상기 기저대역 직교 신호의 역 신호 를 수신하는 제4 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트(unique phase shift) 된 제1 클럭 신호를 수신하는 제5 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제2 클럭 신호를 수신하는 제6 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제3 클럭 신호를 수신하는 제7 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제4 클럭 신호를 수신하는 제8 입력; 및 하나 이상의 출력을 포함하고, 상기 합산하는 것은, 상기 복수의 수동형 믹서 각각의 상기 출력에 접속된 전압 도메인 벡터 합산 어레이(voltage-domain vector summation array)에 의해 상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 고조파 제거 믹서의 제조 방법은, 하나 이상의 다른 고조파 제거 믹서를 포함하는 패키지 또는 웨이퍼의 일부로서 상기 고조파 제거 믹서를 형성하고, 상기 고조파 제거 믹서를 테스트하는 것을 포함하고, 상기 고조파 제거 믹서를 테스트하는 것은, 하나 이상의 전기-광 변환기(electrical to optical converter), 단일 광학 신호를 2 이상의 광학 신호로 분배하는 하나 이상의 광 분배기(optical splitter) 및 하나 이상의 광-전기 변환기(optical to electrical converter)를 이용하여 상기 고조파 제거 믹서 및 상기 하나 이상의 다른 고조파 제거 믹서를 테스트하는 것을 포함하고, 상기 고조파 제거 믹서는, 복수의 수동형 믹서(passive mixer)로, 기저대역 동위상 신호(baseband in-phase signal) , 상기 기저대역 동위상 신호의 역 신호 , 기저대역 직교 신호(baseband quadrature signal) 및 상기 기저대역 직교 신호의 역 신호 를 믹싱하고, 상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하고, 상기 복수의 수동형 믹서 각각은, 상기 기저대역 동위상 신호 를 수신하는 제1 입력; 상기 기저대역 동위상 신호의 역 신호 를 수신하는 제2 입력; 상기 기저대역 직교 신호 를 수신하는 제3 입력; 상기 기저대역 직교 신호의 역 신호 를 수신하는 제4 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트(unique phase shift) 된 제1 클럭 신호를 수신하는 제5 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제2 클럭 신호를 수신하는 제6 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제3 클럭 신호를 수신하는 제7 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제4 클럭 신호를 수신하는 제8 입력; 및 하나 이상의 출력을 포함하고, 상기 합산하는 것은, 상기 복수의 수동형 믹서 각각의 상기 출력에 접속된 전압 도메인 벡터 합산 어레이(voltage-domain vector summation array)에 의해 상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 집적 회로의 구성 방법은, 상기 집적 회로의 레이어에 대한 피처(feature)의 세트(set)에 대한 마스크 레이아웃을 생성하고, 상기 마스크 레이아웃은 고조파 제거 믹서를 포함하는 하나 이상의 회로 피처(circuit feature)에 대한 스탠다드 셀 라이브러리 매크로(standard cell library macro)를 포함하고, 상기 마스크 레이아웃을 생성하는 동안 레이아웃 디자인 룰(layout design rule)을 준수하는 상기 매크로의 상대 위치를 배제하고, 상기 마스크 레이아웃을 생성한 후 레이아웃 디자인 룰을 준수하는 상기 매크로의 상기 상대 위치를 검사하고, 임의의 상기 매크로에 의해 상기 레이아웃 디자인 룰을 준수하지 않는 경우가 검출된 경우, 상기 준수하지 않는 매크로 각각을 상기 레이아웃 디자인 룰을 따르도록 수정함으로써 상기 마스크 레이아웃을 수정하고, 상기 집적 회로의 상기 레이어에 대한 상기 피처의 상기 세트와 상기 수정된 마스크 레이아웃에 따라 마스크를 생성하고, 상기 마스크에 따라 상기 집적 회로 레이어를 제조하는 것을 포함하고, 상기 고조파 제거 믹서는, 복수의 수동형 믹서(passive mixer)로, 기저대역 동위상 신호(baseband in-phase signal) , 상기 기저대역 동위상 신호의 역 신호 , 기저대역 직교 신호(baseband quadrature signal) 및 상기 기저대역 직교 신호의 역 신호 를 믹싱하고, 상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하고, 상기 복수의 수동형 믹서 각각은, 상기 기저대역 동위상 신호 를 수신하는 제1 입력; 상기 기저대역 동위상 신호의 역 신호 를 수신하는 제2 입력; 상기 기저대역 직교 신호 를 수신하는 제3 입력; 상기 기저대역 직교 신호의 역 신호 를 수신하는 제4 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트(unique phase shift) 된 제1 클럭 신호를 수신하는 제5 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제2 클럭 신호를 수신하는 제6 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제3 클럭 신호를 수신하는 제7 입력; 상기 복수의 수동형 믹서 중 어느 하나 내에서 고유 위상 시프트 된 제4 클럭 신호를 수신하는 제8 입력; 및 하나 이상의 출력을 포함하고, 상기 합산하는 것은, 상기 복수의 수동형 믹서 각각의 상기 출력에 접속된 전압 도메인 벡터 합산 어레이(voltage-domain vector summation array)에 의해 상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하는 것을 포함한다.
도 1은 일 주파수를 갖되 각각 0 도, 45 도, 90 도의 위상 시프트를 한 3 가지 신호를 설명하기 위한 도면이다.
도 2는 도 1의 3 가지 신호의 3차 고조파 신호를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른, 신호에 대한 서로 다른 위상 시프트를 생성하는 장치를 설명하기 위한 개략도이다.
도 4는 본 발명의 일 실시예에 따른, 신호의 3 가지 위상 시프트를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른, 장치가 접속될 수 있는 디바이스의 등가 입력 캐패시턴스 및 진폭 가중을 제공하는 전압 도메인 벡터 합산기를 위한 장치를 설명하기 위한 개략도이다.
도 6은 본 발명의 일 실시예에 따른, 고조파 제거 믹서가 접속될 수 있는 디바이스의 등가 입력 캐패시턴스 및 고조파 제거 믹서를 설명하기 위한 개략도이다.
도 7은 본 발명의 일 실시예에 따른, 도 6의 고조파 제거 믹서에 대한 국부 발진기 파형을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른, 도 6의 고조파 제거 믹서에 대한 국부 발진기 신호 및 그 합성 파형의 플롯(plot)을 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른, 단일 종단형(single-ended) 고조파 제거 믹서가 접속될 수 있는 디바이스의 등가 입력 캐패시턴스 및 단일 종단형 고조파 제거 믹서를 설명하기 위한 개략도이다.
도 10은 본 발명의 일 실시예에 따른, 차분형(differential) 고조파 제거 믹서가 접속될 수 있는 디바이스의 등가 입력 캐패시턴스 및 차분형 종단형 고조파 제거 믹서를 설명하기 위한 개략도이다.
도 11 내지 도 13은 본 발명의 일 실시예에 따른, 도 10의 각각의 제1 믹서, 제2 믹서 및 제3 믹서를 설명하기 위한 개략도이다.
도 14는 본 발명의 일 실시예에 따른, 도 10의 차분 고조파 제거 믹서의 국부 발진기 신호의 플롯을 나타낸 도면이다.
도 15는 본 발명의 일 실시예에 따른, 고조파 제거 믹서를 포함하는 시스템을 설명하기 위한 블록도이다.
도 16은 본 발명의 일 실시예에 따른, 고조파 제거 믹서의 동작 방법을 설명하기 위한 흐름도이다.
도 17은 본 발명의 일 실시예에 따른, 고조파 제거 믹서의 제조 방법을 설명하기 위한 흐름도이다.
도 18은 본 발명의 일 실시예에 따른, 집적 회로의 구성 방법을 설명하기 위한 흐름도이다.
본 발명은 다중 스탠다드 및 다중 모드 무선 통신(multi-standard and multi-mode wireless communication)을 위한 전자 시스템에 관한 것이다. 본 발명의 다양한 실시예들에 따른 시스템 및 방법은 클럭 신호(예컨대, 국부 발진기(local oscillator, LO))의 다중 위상을 수동형 믹서에 인가하여 지배적인 고차 고조파, 예컨대 3차 고조파(예컨대 클럭 신호의 기본 주파수보다 3 배인 주파수를 갖는 신호(예컨대 3FLO)) 및 5차 고조파(예컨대 클럭 신호의 기본 주파수보다 5 배인 주파수를 갖는 신호(예컨대 5FLO))를 제거한다. 본 발명은 수동형 믹서 기반의 업 컨버터(passive-mixer-based up-converter)(예컨대 송신기 회로)에 대해 선형성을 강화하고, 3FLO 신호 성분이 40 dB이 넘게 억제될 수 있도록 한다.
수동형 믹서는 능동형 믹서(active mixer)보다 더 선형적이다. 왜냐하면 수동형 믹서는 비선형 (전압-전류) 트랜스 컨덕턴스(trans-conductance) 스테이지를 포함하지 않기 때문이다. 능동형 믹서와 비교해 볼 때 더 높은 수동형 믹서의 선형성은, 고 선형성 송신기(high linearity transmitter) 설계를 위해 수동형 믹서가 능동형 믹서보다 더 적합하도록 만든다. 또한, 수동형 믹서는 어떤 직류(DC)도 소모하지 않는다. 수동형 믹서는 전압 정류를 채용한다. 따라서, 본 발명의 일 실시예에서, RF(radio frequency) 도메인에 대해 전압 도메인에서의 가중된 캐패시턴스 기반의 합산 방식(weighted-capacitance-based summation)을 이용하여 신호 경로의 여러 가지 위상이 합산될 수 있다. 전압 도메인 벡터 합산(voltage-domain vector summation)은 캐패시터를 이용하여 구현될 수 있으며, 이로 인해 어떠한 추가적인 잡음도 발생하지 않음이 보장된다.
하드 스위칭 믹서(hard-switching mixer)는 선형적 주파수 변환 회로(linear frequency translating circuit)이다. 따라서, 믹서의 출력에서, 원하는 신호(예컨대, 국부 발진기 신호와 기저대역 신호의 주파수의 합(FLO+FBB))는 FLO 의 고조파에서의 신호 이미지를 수반한다. 만일 25 % 또는 50 %의 듀티 사이클(duty-cycle) 클럭 신호가 믹서를 구동하면, 3차 고조파(3FLO)는 단지 10 dB만 억제된다. 구동 증폭기(drive amplifier, DA)의 3차 비선형성은 3FLO-FBB 및 FLO+FBB를 상호 변환하여 FLO-3FBB 에서의 기생 방출(spurious emission)을 결과하며, 이것은 CIM3 프로덕트라고도 한다. 도전적인 선형성 사양은 LTE B13/1-RB 사양에 대한 것이고, CIM3 프로덕트는 E-UTRA(evolved universal terrestrial radio access)에 대한 송신 EVM(error vector magnitude)에서의 열화를 야기하고 수신기의 감도가 둔화되는 데에 기여할 수 있다.
본 발명의 일 실시예에서, 고조파 제거 믹서는 3차 고조파 3FLO-FBB를 억제하여, CIM3 프로덕트가 엄격한 SEM 사양을 만족할 수 있도록 한다. 그러나, 본 발명의 범위는 3차 고조파의 고조파 제거에 한정되는 것은 아니고, 임의의 차수를 갖는 고차 고조파의 제거에 응용될 수 있을 뿐 아니라, 다른 대역(예컨대 중 대역(mid-band))에도 확장될 수 있다.
도 1은 일 주파수를 갖되 각각 0 도, 45 도, 90 도의 위상 시프트를 한 3 가지 신호를 설명하기 위한 도면이다.
도 1을 참조하면, 3 가지 신호가 도시되어 있다. 3 가지 신호 각각은 동일한 기본 주파수를 가지며, 3 가지 신호 각각은 각각, 0 도, 45 도, 90 도의 상대적인 위상 시프트가 된 것이다. 시간 도메인에서, 3 가지 신호는 0 도 위상 시프트의 경우 x(t), 45 도 위상 시프트의 경우 x(t+T/8), 그리고 90 도 위상 시프트의 경우 x(t+T/4)로 표현될 수 있다. 0 도 위상 시프트된 신호와 90 도 위상 시프트된 신호를 합산한 결과인 벡터 또는 페이저(phasor)는 45 도 페이저와 그 위상이 일치한다.
도 2는 도 1의 3 가지 신호의 3차 고조파 신호를 설명하기 위한 도면이다. 즉, 도 1의 0 도 위상 시프트된 신호의 3차 고조파는 도 2의 0 도(예컨대, 0 도 x 3 = 0 도)에서의 페이저로서 표현된다. 도 1의 45 도 위상 시프트된 신호의 3차 고조파는 도 2의 135 도(예컨대, 45 도 x 3 = 135 도)에서의 페이저로서 표현된다. 도 1의 90 도 위상 시프트된 신호의 3차 고조파는 도 2의 270 도(예컨대, 90 도 x 3 = 270 도)에서의 페이저로서 표현된다.
도 2를 참조하면, 도 1에 도시된 3 가지 신호의 3차 고조파는 페이저로서 표현된다. x(t) 신호, x(t+T/8) 신호 및 x(t+T/4) 신호의 3차 고조파는 각각 0 도, 135 도 및 270 도의 위상을 누적한다. 0 도 벡터(또는 360 도 벡터)와 270 도 벡터의 벡터 합은 315 도 벡터(예컨대, (360 + 270)/2 = 315)이고, 이것은 135 도 벡터와 완벽하게 반대 위상이 되어, 효과적으로 서로를 상쇄시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른, 신호에 대한 서로 다른 위상 시프트를 생성하는 장치(300)를 설명하기 위한 개략도이다.
도 3을 참조하면, 장치(300)는 제1 믹서(301), 제2 믹서(303) 및 제3 믹서(305)를 포함한다. 그러나, 본 발명의 범위는 이에 한정되지 않고, 임의의 개수의 믹서가 사용될 수 있다. 360 도는 에 해당하며 주기 T를 갖는 하나의 클럭 사이클을 나타낸다. 신호 경로()는 T/8의 의 기준 위상에 대해 T/8의 양의 위상 시프트(positive phase shift)(선행 위상 시프트(leading or preceding phase shift))()를 가질 수 있고, 신호 경로()는 의 기준 위상에 대해 T/8의 음의 위상 시프트(negative phase shift)(후행 위상 시프트(lagging or following phase shift))()를 가질 수 있다.
제1 믹서(301), 제2 믹서(303) 및 제3 믹서(305) 각각은, 입력 신호를 수신하는 제1 입력, 국부 발진기 전압을 수신하는 제2 입력 및 출력을 포함한다. 기저대역 전압()이 제1 믹서(301), 제2 믹서(303) 및 제3 믹서(305)의 입력에 인가된다. 제1 국부 발진기 신호 경로 전압()이 제1 믹서(301)의 제2 입력에 인가된다. 제2 국부 발진기 전압()이 제2 믹서(303)의 제2 입력에 인가된다. 제3 국부 발진기 전압()이 제3 믹서(305)의 제2 입력에 인가된다. 제1 믹서(301)의 출력은 전압()(예컨대 기준 신호에 대응하는 출력 전압)을 제공한다. 제2 믹서(303)의 출력은 전압()(예컨대 기준 신호에 대해 T/8만큼 시프트된 기준 신호에 대응하는 출력 전압)을 제공한다. 제3 믹서(305)의 출력은 전압()(예컨대 기준 신호에 대해 -T/8만큼 시프트된 기준 신호에 대응하는 출력 전압)을 제공한다.
도 4는 본 발명의 일 실시예에 따른, 신호의 3 가지 위상 시프트를 설명하기 위한 도면이다.
도 4를 참조하면, 각각의 신호는 약 25 %의 듀티 사이클을 갖도록 도시되어 있다. 두 신호는 기준, 또는 기저대역 신호에 대해 T/8 및 -T/8의 위상 시프트를 갖는다.
도 5는 본 발명의 일 실시예에 따른, 장치(500)가 접속될 수 있는 디바이스의 등가 입력 캐패시턴스 및 진폭 가중을 제공하는 전압 도메인 벡터 가산기를 위한 장치(500)를 설명하기 위한 개략도이다.
도 5를 참조하면, 장치(500)는 제1 캐패시터(C1, 501), 제2 캐패시터(C2, 503) 및 제3 캐패시터(C3, 505)를 포함한다. 그러나, 본 발명의 범위가 이에 제한되는 것은 아니고, 임의의 개수의 캐패시터가 사용될 수 있다. 제4 캐패시터(C4, 507)는 장치(500)가 접속될 수 있는 디바이스(예컨대 DA)의 등가 입력 캐패시턴스를 나타낸다.
제1 캐패시터(C1, 501)는 제1 전압, 또는 기준 전압(예컨대 )을 수신하는 제1 단자와, 제2 단자를 포함한다. 제2 캐패시터(C2, 503)는 제2 전압(예컨대 )을 수신하는 제1 단자와, 제2 단자를 포함한다. 제3 캐패시터(C3, 505)는 제3 전압(예컨대 )을 수신하는 제1 단자와, 제2 단자를 포함한다. 제4 캐패시터(C4, 507)는 제1 캐패시터(C1, 501), 제2 캐패시터(C2, 503) 및 제3 캐패시터(C3, 505)의 제2 단자들에 접속되는 제1 유효 단자와, 접지 전압에 접속되는 제2 유효 단자를 포함한다. 전압()(예컨대 )은 제4 캐패시터(C4, 507)의 제1 유효 단자에 제공된다.
본 발명의 일 실시예에 따르면, 장치(500)는 진폭 가중을 제공할 수 있다. 중첩의 원리(principle of superposition)를 이용하여, 그 합이 전압()이 되는 성분 전압(, , )은 각각 제1 캐패시터(C1, 501), 제2 캐패시터(C2, 503) 및 제3 캐패시터(C3, 505) 각각의 제2 단자에서의 전압을 나타내고, 하기 식 (1), (2) 및 (3)에 의해 결정될 수 있다.
(1)
(2)
(3)
여기서 이고 이다.
진폭 가중은 제4 캐패시터(C4, 507)와는 무관하다. 제4 캐패시터(C4, 507)는 주로 전압()을 수신하는 장치(예컨대 DA)의 등가 입력 캐패시턴스이다. 따라서, 고조파 제거는 DA 이득과는 무관하다. 진폭 가중은 제1 캐패시터(C1, 501), 제2 캐패시터(C2, 503) 및 제3 캐패시터(C3, 505)의 함수이다. 본 발명의 일 실시예에 따르면, 선형 캐패시턴스를 갖는 캐패시터(예컨대 금속 프린지 캐패시터(metal fringe capacitor))가 사용될 수 있다.
도 6은 본 발명의 일 실시예에 따른, 고조파 제거 믹서(600)가 접속될 수 있는 디바이스의 등가 입력 캐패시턴스 및 고조파 제거 믹서(600)를 설명하기 위한 개략도이다. 고조파 제거 믹서(600)는 고조파 제거를 하는 다중 위상 수동 믹서일 수 있고, 공통의 기저대역 입력()에 의해 구동되는 3 개의 수동 믹서를 포함할 수 있다.
도 6을 참조하면, 고조파 제거 믹서(600)는 제1 믹서(601), 제2 믹서(605), 제3 믹서(609), 제1 캐패시터(613), 제2 캐패시터(615) 및 제3 캐패시터(617)를 포함한다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 임의의 개수의 믹서 및 캐패시터가 사용될 수 있다. 제4 캐패시터(CDA, 619)는 고조파 제거 믹서(600)가 접속될 수 있는 디바이스(예컨대 DA)의 등가 입력 캐패시턴스를 나타낸다.
제1 믹서(601), 제2 믹서(605), 제3 믹서(609) 각각은 입력 신호()를 수신하는 제1 입력을 포함한다. 제1 믹서(601)는 또한 LO 클럭 신호(, 603)를 수신하는 제2 입력과, 출력을 포함한다. 제2 믹서(605)는 또한 LO 클럭 신호(, 607)를 수신하는 제2 입력과, 출력을 포함한다. 제3 믹서(609)는 또한 LO 클럭 신호(, 611)를 수신하는 제2 입력과, 출력을 포함한다. 제1 믹서(601), 제2 믹서(605) 및 제3 믹서(609)에 제공되는 LO 클럭 신호는 각각 기준 위상, 45 도의 후행 위상(음의 위상)(예컨대 -45 도) 및 45 도의 선행 위상(양의 위상)(예컨대 +45 도)에 있을 수 있다.
제1 캐패시터(613)는 제1 믹서(601)의 출력에 접속되는 제1 단자와, 제2 단자를 포함한다. 제2 캐패시터(615)는 제2 믹서(605)의 출력에 접속되는 제1 단자와, 제2 단자를 포함한다. 제3 캐패시터(617)는 제3 믹서(609)의 출력에 접속되는 제1 단자와, 제2 단자를 포함한다. 제4 캐패시터(CDA, 619)는 제1 캐패시터(613), 제2 캐패시터(615) 및 제3 캐패시터(617)의 제2 단자에 접속되는 제1 유효 단자와, 접지 전압에 접속되는 제2 유효 단자를 포함한다.
본 발명의 일 실시예에 따르면, 제1 믹서(601), 제2 믹서(605) 및 제3 믹서(609)의 출력에 대한 벡터 합산은, 캐패시턴스 합산에 기초하여 전압 도메인에서 수행될 수 있다. 고조파 제거 믹서(600)의 출력 상의 부하는, 제4 캐패시터(CDA, 619)에 의해 모델링된 바와 같이, DA의 입력 임피던스일 수 있다. 도 2에서, 기준 위상은 정확한 상쇄를 위해 v2의 팩터(factor)로 증폭되어야 한다. 그러나, 수동 믹서는 증폭을 제공하지 못한다. 따라서, 제2 믹서(605) 및 제3 믹서(609)의 출력은 제1 믹서(601)에 대해 상대적으로 스케일 다운(scale down)되어, 기준 위상이 후행 위상 및 선행 위상보다 큰 v2의 팩터일 수 있다. 제1 믹서(601), 제2 믹서(605) 및 제3 믹서(609)의 각각의 출력은 합산 캐패시터에 접속될 수 있다. 본 발명의 일 실시예에 따르면, C 및 0.7 C의 캐패시턴스 가중 팩터(capacitive weighting factor)가 3차 고조파(예컨대 3FLO)의 약 40 dB의 억제를 달성하기 위해 사용될 수 있다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 다른 캐패시턴스 가중 팩터가 다른 레벨의 억제를 달성하기 위해 사용될 수 있다. 합산 캐패시터는 또한 고조파 제거 믹서(600)와 다른 디바이스(예컨대 DA) 사이에서의 직류(DC) 차단 캐패시터로서 기능할 수도 있다.
도 7은 본 발명의 일 실시예에 따른, 도 6의 고조파 제거 믹서(600)에 대한 국부 발진기 파형을 나타낸 도면이다.
도 7을 참조하면, 제1 믹서(601), 제2 믹서(605) 및 제3 믹서(609)는 직교(quadrature) 클럭 신호에 의해 클럭킹될 수 있고, 각각의 클럭 파형은 실질적으로 25 %의 듀티 사이클을 가질 수 있다. 제1 믹서(601), 제2 믹서(605) 및 제3 믹서(609)에 대한 LO 파형의 상대적인 위상은 도 7에 도시된 바와 같을 수 있다.
도 8은 본 발명의 일 실시예에 따른, 도 6의 고조파 제거 믹서(600)에 대한 국부 발진기 신호 및 그 합성 파형의 플롯(plot)을 나타낸 도면이다.
도 8을 참조하면, 3 개의 동위상(in-phase) 클럭 신호, 즉, 0 도 위상 시프트된 클럭 신호(), -45 도 위상 시프트된 클럭 신호() 및 +45 도 위상 시프트된 클럭 신호()가 도시되어 있다. 또한, 3 개의 직교 클럭 신호, 즉, 0 도 위상 시프트된 클럭 신호(), -45 도 위상 시프트된 클럭 신호() 및 +45 도 위상 시프트된 클럭 신호()가 도시되어 있다. 또한, 3 개의 동위상 클럭 신호의 합의 합성 신호()와, 3 개의 직교 클럭 신호의 합의 합성 신호( )가 도시되어 있다.
도 9는 본 발명의 일 실시예에 따른, 단일 종단형(single-ended) 고조파 제거 믹서(900)가 접속될 수 있는 디바이스의 등가 입력 캐패시턴스 및 단일 종단형 고조파 제거 믹서(900)를 설명하기 위한 개략도이다.
도 9를 참조하면, 단일 종단형 고조파 제거 믹서(900)는 제1 믹서(901), 제2 믹서(903), 제3 믹서(905), 제1 캐패시터(931), 제2 캐패시터(933) 및 제3 캐패시터(935)를 포함한다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 임의의 개수의 믹서 및 캐패시터가 사용될 수 있다. 제4 캐패시터(CDA, 937)는 단일 종단형 고조파 제거 믹서(900)가 접속될 수 있는 디바이스(예컨대 DA)의 등가 입력 캐패시턴스를 나타낸다.
고조파 제거 믹서(900)에 대해 12 개의 위상이 필요하다. 그러나 12 개 위상 중 4 개는 식 (4) 내지 (7)에 나타낸 바와 같이 12 개의 위상 중 4 개와 동일하다.
(4)
(5)
(6)
(7)
+45 도 위상 시프트된 동위상 클럭 신호()는 -45 도 위상 시프트된 직교 클럭 신호의 역 신호()로 대체할 수 있다. +45 도 위상 시프트된 직교 클럭 신호()는 -45 도 위상 시프트된 동위상 클럭 신호()로 대체할 수 있다. +45 도 위상 시프트된 동위상 클럭 신호의 역 신호()는 -45 도 위상 시프트된 직교 클럭 신호()로 대체할 수 있다. +45 도 위상 시프트된 직교 클럭 신호의 역 신호()는 -45 도 위상 시프트된 동위상 클럭 신호의 역 신호()로 대체할 수 있다. 만일 각각의 대체가 사용된다면, 고조파 제거 믹서에서 필요로 하는 고유한 위상의 개수는 12 개에서 8 개로 감소할 수 있고, 이에 따라 LO 클럭 신호 라우팅에 필요한 집적 회로(IC)의 면적도 감소할 수 있다. 도 15에 도시되고 아래에서 설명되는 4 분 블록(divide-by-4 block)(1503)은 상술한 바와 같은 각각의 대체를 채용하여, 고조파 제거 믹서(1501)에 8 개의 고유한 위상을 제공한다.
본 발명의 일 실시예에 따르면, 본 발명은 전압 도메인 벡터 합산을 이용하는 다위상 수동 고조파 제거 업 컨버터(poly-phase passive harmonic rejection up-converter)를 제공한다. 전압 도메인 벡터 합산은 제1 캐패시터(931), 제2 캐패시터(933), 제3 캐패시터(935)를 이용하여 구현될 수 있으며, 고조파 제거 믹서(900)에 어떠한 잡음도 추가되지 않음을 보장할 수 있다.
제1 믹서(901)는 제1 트랜지스터(907), 제2 트랜지스터(909), 제3 트랜지스터(911) 및 제4 트랜지스터(913)를 포함한다. 제1 믹서(901)의 제1 트랜지스터(907), 제2 트랜지스터(909), 제3 트랜지스터(911) 및 제4 트랜지스터(913)는 각각 NMOSFET(n-channel metal oxide semiconductor field effect transistor)일 수 있다. 그러나, 본 발명의 범위는 이에 제한되지 않고, 임의의 다른 적절한 트랜지스터가 사용될 수 있다.
제1 믹서(901)의 제1 트랜지스터(907)는 입력 신호(예컨대 기저대역 동위상 신호())를 수신하는 소오스, 클럭 신호(예컨대 위상 시프트 없는 국부 발진기 동위상 신호())를 수신하는 게이트, 및 제1 캐패시터(931)의 제1 단자에 접속되는 드레인을 포함한다. 제1 믹서(901)의 제2 트랜지스터(909)는 입력 신호(예컨대 기저대역 동위상 신호의 역 신호())를 수신하는 소오스, 클럭 신호(예컨대 위상 시프트 없는 국부 발진기 동위상 전압 신호의 역 신호())를 수신하는 게이트, 및 제1 캐패시터(931)의 제1 단자에 접속되는 드레인을 포함한다. 제1 믹서(901)의 제3 트랜지스터(911)는 입력 신호(예컨대 기저대역 직교 신호())를 수신하는 소오스, 클럭 신호(예컨대 위상 시프트 없는 국부 발진기 직교 신호())를 수신하는 게이트, 및 제1 캐패시터(931)의 제1 단자에 접속되는 드레인을 포함한다. 제1 믹서(901)의 제4 트랜지스터(913)는 입력 신호(예컨대 기저대역 직교 신호의 역 신호())를 수신하는 소오스, 클럭 신호(예컨대 위상 시프트 없는 국부 발진기 직교 신호의 역 신호())를 수신하는 게이트, 및 제1 캐패시터(931)의 제1 단자에 접속되는 드레인을 포함한다.
제2 믹서(903)는 제1 트랜지스터(915), 제2 트랜지스터(917), 제3 트랜지스터(919) 및 제4 트랜지스터(921)를 포함한다. 제2 믹서(903)의 제1 트랜지스터(915), 제2 트랜지스터(917), 제3 트랜지스터(919) 및 제4 트랜지스터(921)는 각각 NMOSFET일 수 있다. 그러나, 본 발명의 범위는 이에 제한되지 않고, 임의의 다른 적절한 트랜지스터가 사용될 수 있다.
제2 믹서(903)의 제1 트랜지스터(915)는 입력 신호(예컨대 기저대역 동위상 신호())를 수신하는 소오스, 클럭 신호(예컨대 에 대해 -45 도 위상 시프트된 국부 발진기 동위상 신호(예컨대 ))를 수신하는 게이트, 및 제2 캐패시터(933)의 제1 단자에 접속되는 드레인을 포함한다. 제2 믹서(903)의 제2 트랜지스터(917)는 입력 신호(예컨대 기저대역 동위상 신호의 역 신호())를 수신하는 소오스, 클럭 신호(예컨대 에 대해 -45 도 위상 시프트된 국부 발진기 동위상 전압 신호의 역 신호(예컨대 ))를 수신하는 게이트, 및 제2 캐패시터(933)의 제1 단자에 접속되는 드레인을 포함한다. 제2 믹서(903)의 제3 트랜지스터(919)는 입력 신호(예컨대 기저대역 직교 신호())를 수신하는 소오스, 클럭 신호(예컨대 에 대해 -45 도 위상 시프트된 국부 발진기 직교 신호(예컨대 ))를 수신하는 게이트, 및 제2 캐패시터(933)의 제1 단자에 접속되는 드레인을 포함한다. 제2 믹서(903)의 제4 트랜지스터(921)는 입력 신호(예컨대 기저대역 직교 신호의 역 신호())를 수신하는 소오스, 클럭 신호(예컨대 에 대해 -45 도 위상 시프트된 국부 발진기 직교 신호의 역 신호(예컨대 ))를 수신하는 게이트, 및 제2 캐패시터(933)의 제1 단자에 접속되는 드레인을 포함한다.
제3 믹서(905)는 제1 트랜지스터(923), 제2 트랜지스터(925), 제3 트랜지스터(927) 및 제4 트랜지스터(929)를 포함한다. 제2 믹서(903)의 제1 트랜지스터(923), 제2 트랜지스터(925), 제3 트랜지스터(927) 및 제4 트랜지스터(929)는 각각 NMOSFET일 수 있다. 그러나, 본 발명의 범위는 이에 제한되지 않고, 임의의 다른 적절한 트랜지스터가 사용될 수 있다.
제3 믹서(905)의 제1 트랜지스터(923)는 입력 신호(예컨대 기저대역 동위상 신호())를 수신하는 소오스, 클럭 신호(예컨대 에 대해 -45 도 위상 시프트된 국부 발진기 직교 신호의 역 신호(예컨대 ))를 수신하는 게이트, 및 제3 캐패시터(935)의 제1 단자에 접속되는 드레인을 포함한다. 제3 믹서(905)의 제2 트랜지스터(925)는 입력 신호(예컨대 기저대역 동위상 신호의 역 신호())를 수신하는 소오스, 클럭 신호(예컨대 에 대해 -45 도 위상 시프트된 국부 발진기 직교 전압 신호(예컨대 ))를 수신하는 게이트, 및 제3 캐패시터(935)의 제1 단자에 접속되는 드레인을 포함한다. 제3 믹서(905)의 제3 트랜지스터(927)는 입력 신호(예컨대 기저대역 직교 신호())를 수신하는 소오스, 클럭 신호(예컨대 에 대해 -45 도 위상 시프트된 국부 발진기 동위상 신호(예컨대 ))를 수신하는 게이트, 및 제3 캐패시터(935)의 제1 단자에 접속되는 드레인을 포함한다. 제3 믹서(905)의 제4 트랜지스터(929)는 입력 신호(예컨대 기저대역 직교 신호의 역 신호())를 수신하는 소오스, 클럭 신호(예컨대 에 대해 -45 도 위상 시프트된 국부 발진기 동위상 신호의 역 신호(예컨대 ))를 수신하는 게이트, 및 제3 캐패시터(935)의 제1 단자에 접속되는 드레인을 포함한다.
제1 캐패시터(931), 제2 캐패시터(933) 및 제3 캐패시터(935)의 제2 단자는 제4 캐패시터(CDA, 937)의 제1 유효 단자(RFIQ)에 접속된다. 제4 캐패시터(CDA, 937)의 제2 유효 단자는 접지 전압에 접속된다.
본 발명의 일 실시예에 따르면, 제1 믹서(901), 제2 믹서(903) 및 제3 믹서(905)의 출력에 대한 벡터 합산은, 캐패시턴스 합산에 기초하여 전압 도메인에서 수행될 수 있다. 고조파 제거 믹서(900)의 출력 상의 부하는, 제4 캐패시터(CDA, 937)에 의해 모델링된 바와 같이, DA의 입력 임피던스일 수 있다. 도 2에서, 기준 위상은 정확한 상쇄를 위해 v2의 팩터로 증폭되어야 한다. 그러나, 수동 믹서는 증폭을 제공하지 못한다. 따라서, 제2 믹서(903) 및 제3 믹서(905)의 출력은 제1 믹서(901)에 대해 상대적으로 스케일 다운되어, 기준 위상이 후행 위상 및 선행 위상보다 큰 v2의 팩터일 수 있다. 제1 믹서(901), 제2 믹서(903) 및 제3 믹서(905)의 각각의 출력은 합산 캐패시터에 접속될 수 있다. 본 발명의 일 실시예에 따르면, C 및 0.7 C의 캐패시턴스 가중 팩터가 3차 고조파(예컨대 3FLO)의 약 40 dB 레벨의 억제를 달성하기 위해 사용될 수 있다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 다른 캐패시턴스 가중 팩터가 다른 레벨의 억제를 달성하기 위해 사용될 수 있다. 합산 캐패시터는 또한 고조파 제거 믹서(900)와 다른 디바이스(예컨대 DA) 사이에서의 직류(DC) 차단 캐패시터로서 기능할 수도 있다.
도 10은 본 발명의 일 실시예에 따른, 차분형(differential) 고조파 제거 믹서(1000)가 접속될 수 있는 디바이스의 등가 입력 캐패시턴스 및 차분형 종단형 고조파 제거 믹서(1000)를 설명하기 위한 개략도이다.
도 10을 참조하면, 차분형 고조파 제거 믹서(1000)는 제1 믹서(1001), 제2 믹서(1003), 제3 믹서(1005), 제1 캐패시터(1007), 제2 캐패시터(1009), 제3 캐패시터(1011), 제4 캐패시터(1013), 제5 캐패시터(1015) 및 제6 캐패시터(1017)를 포함한다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 임의의 개수의 믹서 및 캐패시터가 사용될 수 있다. 제7 캐패시터(1019) 및 제8 캐패시터(1021)는 차분형 고조파 제거 믹서(1000)가 접속될 수 있는 디바이스(예컨대 DA)의 등가 입력 캐패시턴스를 나타낸다.
제1 믹서(1001)는 기저대역 직교 신호( )를 수신하는 제1 입력, 기저대역 직교 신호의 역 신호()를 수신하는 제2 입력, 기저대역 동위상 신호()를 수신하는 제3 입력, 기저대역 동위상 신호의 역 신호()를 수신하는 제4 입력, 동위상 클럭 신호()를 수신하는 제5 입력, 동위상 클럭 신호의 역 신호()를 수신하는 제6 입력, 직교 클럭 신호()를 수신하는 제7 입력, 직교 클럭 신호의 역 신호()를 수신하는 제8 입력, 제1 출력 및 제2 출력을 포함한다.
제2 믹서(1003)는 기저대역 직교 신호()를 수신하는 제1 입력, 기저대역 직교 신호의 역 신호()를 수신하는 제2 입력, 기저대역 동위상 신호()를 수신하는 제3 입력, 기저대역 동위상 신호의 역 신호()를 수신하는 제4 입력, +45 도 위상 시프트된 동위상 클럭 신호()를 수신하는 제5 입력, +45 도 위상 시프트된 동위상 클럭 신호의 역 신호()를 수신하는 제6 입력, +45 도 위상 시프트된 직교 클럭 신호()를 수신하는 제7 입력, +45 도 위상 시프트된 직교 클럭 신호의 역 신호( )를 수신하는 제8 입력, 제1 출력 및 제2 출력을 포함한다.
제3 믹서(1005)는 기저대역 직교 신호()를 수신하는 제1 입력, 기저대역 직교 신호의 역 신호()를 수신하는 제2 입력, 기저대역 동위상 신호()를 수신하는 제3 입력, 기저대역 동위상 신호의 역 신호()를 수신하는 제4 입력, +45 도 위상 시프트된 직교 클럭 신호()를 수신하는 제5 입력, +45 도 위상 시프트된 직교 클럭 신호의 역 신호()를 수신하는 제6 입력, +45 도 위상 시프트된 동위상 클럭 신호()를 수신하는 제7 입력, +45 도 위상 시프트된 동위상 클럭 신호의 역 신호()를 수신하는 제8 입력, 제1 출력 및 제2 출력을 포함한다.
제1 캐패시터(1007)는 제1 믹서(1001)의 제1 출력에 접속되는 제1 단자와, 제8 캐패시터(1021)의 제1 유효 단자에 접속되는 제2 단자를 포함한다. 제2 캐패시터(1009)는 제1 믹서(1001)의 제2 출력에 접속되는 제1 단자와, 제7 캐패시터(1019)의 제1 유효 단자에 접속되는 제2 단자를 포함한다. 제3 캐패시터(1011)는 제2 믹서(1003)의 제1 출력에 접속되는 제1 단자와, 제8 캐패시터(1021)의 제1 유효 단자에 접속되는 제2 단자를 포함한다. 제3 캐패시터(1013)는 제2 믹서(1003)의 제2 출력에 접속되는 제1 단자와, 제7 캐패시터(1019)의 제1 유효 단자에 접속되는 제2 단자를 포함한다. 제5 캐패시터(1015)는 제3 믹서(1005)의 제1 출력에 접속되는 제1 단자와, 제8 캐패시터(1021)의 제1 유효 단자에 접속되는 제2 단자를 포함한다. 제6 캐패시터(1017)는 제2 믹서(1005)의 제2 출력에 접속되는 제1 단자와, 제7 캐패시터(1019)의 제1 유효 단자에 접속되는 제2 단자를 포함한다. 제7 캐패시터(1019) 및 제8 캐패시터(1021) 각각의 제2 유효 단자는 접지 전압에 접속된다.
본 발명의 일 실시예에 따르면, 제1 믹서(1001), 제2 믹서(1003) 및 제3 믹서(1005)의 출력에 대한 벡터 합산은, 캐패시턴스 합산에 기초하여 전압 도메인에서 수행될 수 있다. 고조파 제거 믹서(1000)의 출력 상의 부하는, 제7 캐패시터(1019) 및 제8 캐패시터(1021)에 의해 모델링된 바와 같이, 디바이스(예컨대 DA)의 차분 입력의 입력 임피던스일 수 있다. 도 2에서, 기준 위상은 정확한 상쇄를 위해 v2의 팩터로 증폭되어야 한다. 그러나, 수동 믹서는 증폭을 제공하지 못한다. 따라서, 제2 믹서(1003) 및 제3 믹서(1005)의 출력은 제1 믹서(1001)에 대해 상대적으로 스케일 다운되어, 기준 위상이 후행 위상 및 선행 위상보다 큰 v2의 팩터일 수 있다. 제1 믹서(1001), 제2 믹서(1003) 및 제3 믹서(1005)의 각각의 출력은 합산 캐패시터에 접속될 수 있다. 본 발명의 일 실시예에 따르면, C 및 0.7 C의 캐패시턴스 가중 팩터가 3차 고조파(예컨대 3FLO)의 약 40 dB 레벨의 억제를 달성하기 위해 사용될 수 있다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 다른 캐패시턴스 가중 팩터가 다른 레벨의 억제를 달성하기 위해 사용될 수 있다. 합산 캐패시터는 또한 고조파 제거 믹서(1000)와 다른 디바이스(예컨대 DA) 사이에서의 직류(DC) 차단 캐패시터로서 기능할 수도 있다.
도 11은 본 발명의 일 실시예에 따른, 도 10의 제1 믹서(1001)를 설명하기 위한 개략도이다.
도 11을 참조하면, 제1 믹서(1001)는 제1 트랜지스터(1117), 제2 트랜지스터(1119), 제3 트랜지스터(1121), 제4 트랜지스터(1123), 제5 트랜지스터(1125), 제6 트랜지스터(1127), 제7 트랜지스터(1129) 및 제8 트랜지스터(1131)를 포함한다. 제1 믹서(1001)의 제1 트랜지스터(1117), 제2 트랜지스터(1119), 제3 트랜지스터(1121), 제4 트랜지스터(1123), 제5 트랜지스터(1125), 제6 트랜지스터(1127), 제7 트랜지스터(1129) 및 제8 트랜지스터(1131)는 각각 NMOSFET일 수 있다. 그러나, 본 발명의 범위는 이에 제한되지 않고, 임의의 다른 적절한 트랜지스터가 사용될 수 있다.
제1 믹서(1001)의 제1 트랜지스터(1117)는 를 수신하는 제1 믹서(1001)의 제2 입력에 접속된 소오스, 클럭 신호(예컨대 위상 시프트 없는 직교 신호 )를 수신하는 제1 믹서(1001)의 제7 입력에 접속된 게이트 및 제1 믹서(1001)의 제1 출력에 접속된 드레인을 포함한다. 제1 믹서(1001)의 제2 트랜지스터(1119)는 를 수신하는 제1 믹서(1001)의 제2 입력에 접속된 소오스, 클럭 신호(예컨대 위상 시프트 없는 직교 신호의 역 신호 )를 수신하는 제1 믹서(1001)의 제8 입력에 접속된 게이트 및 제1 믹서(1001)의 제2 출력에 접속된 드레인을 포함한다. 제1 믹서(1001)의 제3 트랜지스터(1121)는 를 수신하는 제1 믹서(1001)의 제1 입력에 접속된 소오스, 클럭 신호(예컨대 위상 시프트 없는 직교 신호의 역 신호 )를 수신하는 제1 믹서(1001)의 제8 입력에 접속된 게이트 및 제1 믹서(1001)의 제1 출력에 접속된 드레인을 포함한다. 제1 믹서(1001)의 제4 트랜지스터(1123)는 를 수신하는 제1 믹서(1001)의 제1 입력에 접속된 소오스, 클럭 신호(예컨대 위상 시프트 없는 직교 신호 )를 수신하는 제1 믹서(1001)의 제7 입력에 접속된 게이트 및 제1 믹서(1001)의 제2 출력에 접속된 드레인을 포함한다. 제1 믹서(1001)의 제5 트랜지스터(1125)는 를 수신하는 제1 믹서(1001)의 제3 입력에 접속된 소오스, 클럭 신호(예컨대 위상 시프트 없는 동위상 신호 )를 수신하는 제1 믹서(1001)의 제5 입력에 접속된 게이트 및 제1 믹서(1001)의 제1 출력에 접속된 드레인을 포함한다. 제1 믹서(1001)의 제6 트랜지스터(1127)는 를 수신하는 제1 믹서(1001)의 제3 입력에 접속된 소오스, 클럭 신호(예컨대 위상 시프트 없는 동위상 신호의 역 신호 )를 수신하는 제1 믹서(1001)의 제6 입력에 접속된 게이트 및 제1 믹서(1001)의 제2 출력에 접속된 드레인을 포함한다. 제1 믹서(1001)의 제7 트랜지스터(1129)는 를 수신하는 제1 믹서(1001)의 제4 입력에 접속된 소오스, 클럭 신호(예컨대 위상 시프트 없는 동위상 신호의 역 신호 )를 수신하는 제1 믹서(1001)의 제6 입력에 접속된 게이트 및 제1 믹서(1001)의 제1 출력에 접속된 드레인을 포함한다. 제1 믹서(1001)의 제8 트랜지스터(1131)는 를 수신하는 제1 믹서(1001)의 제4 입력에 접속된 소오스, 클럭 신호(예컨대 위상 시프트 없는 동위상 신호 )를 수신하는 제1 믹서(1001)의 제5 입력에 접속된 게이트 및 제1 믹서(1001)의 제2 출력에 접속된 드레인을 포함한다.
도 12는 본 발명의 일 실시예에 따른, 도 10의 제2 믹서(1003)를 설명하기 위한 개략도이다.
도 12를 참조하면, 제2 믹서(1003)는 제1 트랜지스터(1201), 제2 트랜지스터(1203), 제3 트랜지스터(1205), 제4 트랜지스터(1207), 제5 트랜지스터(1209), 제6 트랜지스터(1211), 제7 트랜지스터(1213) 및 제8 트랜지스터(1215)를 포함한다. 제2 믹서(1003)의 제1 트랜지스터(1201), 제2 트랜지스터(1203), 제3 트랜지스터(1205), 제4 트랜지스터(1207), 제5 트랜지스터(1209), 제6 트랜지스터(1211), 제7 트랜지스터(1213) 및 제8 트랜지스터(1215)는 각각 NMOSFET일 수 있다. 그러나, 본 발명의 범위는 이에 제한되지 않고, 임의의 다른 적절한 트랜지스터가 사용될 수 있다.
제2 믹서(1003)의 제1 트랜지스터(1201)는 를 수신하는 제2 믹서(1003)의 제2 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 직교 신호 )를 수신하는 제2 믹서(1003)의 제7 입력에 접속된 게이트 및 제2 믹서(1003)의 제1 출력에 접속된 드레인을 포함한다. 제2 믹서(1003)의 제2 트랜지스터(1203)는 를 수신하는 제2 믹서(1003)의 제2 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 직교 신호의 역 신호 )를 수신하는 제2 믹서(1003)의 제8 입력에 접속된 게이트 및 제2 믹서(1003)의 제2 출력에 접속된 드레인을 포함한다. 제2 믹서(1003)의 제3 트랜지스터(1205)는 를 수신하는 제2 믹서(1003)의 제1 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 직교 신호의 역 신호 )를 수신하는 제2 믹서(1003)의 제8 입력에 접속된 게이트 및 제2 믹서(1003)의 제1 출력에 접속된 드레인을 포함한다. 제2 믹서(1003)의 제4 트랜지스터(1207)는 를 수신하는 제2 믹서(1003)의 제1 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 직교 신호 )를 수신하는 제2 믹서(1003)의 제7 입력에 접속된 게이트 및 제2 믹서(1003)의 제2 출력에 접속된 드레인을 포함한다. 제2 믹서(1003)의 제5 트랜지스터(1209)는 를 수신하는 제2 믹서(1003)의 제3 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 동위상 신호 )를 수신하는 제2 믹서(1003)의 제5 입력에 접속된 게이트 및 제2 믹서(1003)의 제1 출력에 접속된 드레인을 포함한다. 제2 믹서(1003)의 제6 트랜지스터(1211)는 를 수신하는 제2 믹서(1003)의 제3 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 동위상 신호의 역 신호 )를 수신하는 제2 믹서(1003)의 제6 입력에 접속된 게이트 및 제2 믹서(1003)의 제2 출력에 접속된 드레인을 포함한다. 제2 믹서(1003)의 제7 트랜지스터(1213)는 를 수신하는 제2 믹서(1003)의 제4 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 동위상 신호의 역 신호 )를 수신하는 제2 믹서(1003)의 제6 입력에 접속된 게이트 및 제2 믹서(1003)의 제1 출력에 접속된 드레인을 포함한다. 제2 믹서(1003)의 제8 트랜지스터(1215)는 를 수신하는 제2 믹서(1003)의 제4 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 동위상 신호 )를 수신하는 제2 믹서(1003)의 제5 입력에 접속된 게이트 및 제2 믹서(1003)의 제2 출력에 접속된 드레인을 포함한다.
도 13은 본 발명의 일 실시예에 따른, 도 10의 제3 믹서(1005)를 설명하기 위한 개략도이다.
도 13을 참조하면, 제3 믹서(1005)는 제1 트랜지스터(1333), 제2 트랜지스터(1335), 제3 트랜지스터(1337), 제4 트랜지스터(1339), 제5 트랜지스터(1341), 제6 트랜지스터(1343), 제7 트랜지스터(1345) 및 제8 트랜지스터(1347)를 포함한다. 제3 믹서(1005)의 제1 트랜지스터(1333), 제2 트랜지스터(1335), 제3 트랜지스터(1337), 제4 트랜지스터(1339), 제5 트랜지스터(1341), 제6 트랜지스터(1343), 제7 트랜지스터(1345) 및 제8 트랜지스터(1347)는 각각 NMOSFET일 수 있다. 그러나, 본 발명의 범위는 이에 제한되지 않고, 임의의 다른 적절한 트랜지스터가 사용될 수 있다.
제3 믹서(1005)의 제1 트랜지스터(1333)는 를 수신하는 제3 믹서(1005)의 제2 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 동위상 신호의 역 신호 )를 수신하는 제3 믹서(1005)의 제7 입력에 접속된 게이트 및 제3 믹서(1005)의 제1 출력에 접속된 드레인을 포함한다. 제3 믹서(1005)의 제2 트랜지스터(1335)는 를 수신하는 제3 믹서(1005)의 제2 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 동위상 신호 )를 수신하는 제3 믹서(1005)의 제8 입력에 접속된 게이트 및 제3 믹서(1005)의 제2 출력에 접속된 드레인을 포함한다. 제3 믹서(1005)의 제3 트랜지스터(1337)는 를 수신하는 제3 믹서(1005)의 제1 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 동위상 신호 )를 수신하는 제3 믹서(1005)의 제8 입력에 접속된 게이트 및 제3 믹서(1005)의 제1 출력에 접속된 드레인을 포함한다. 제3 믹서(1005)의 제4 트랜지스터(1339)는 를 수신하는 제3 믹서(1005)의 제1 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 직교 신호의 역 신호 )를 수신하는 제3 믹서(1005)의 제7 입력에 접속된 게이트 및 제3 믹서(1005)의 제2 출력에 접속된 드레인을 포함한다. 제3 믹서(1005)의 제5 트랜지스터(1341)는 를 수신하는 제3 믹서(1005)의 제3 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 직교 신호 )를 수신하는 제3 믹서(1005)의 제5 입력에 접속된 게이트 및 제3 믹서(1005)의 제1 출력에 접속된 드레인을 포함한다. 제3 믹서(1005)의 제6 트랜지스터(1343)는 를 수신하는 제3 믹서(1005)의 제3 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 직교 신호의 역 신호 )를 수신하는 제3 믹서(1005)의 제6 입력에 접속된 게이트 및 제3 믹서(1005)의 제2 출력에 접속된 드레인을 포함한다. 제3 믹서(1005)의 제7 트랜지스터(1345)는 를 수신하는 제3 믹서(1005)의 제4 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 직교 신호의 역 신호 )를 수신하는 제3 믹서(1005)의 제6 입력에 접속된 게이트 및 제3 믹서(1005)의 제1 출력에 접속된 드레인을 포함한다. 제3 믹서(1005)의 제8 트랜지스터(1347)는 를 수신하는 제3 믹서(1005)의 제4 입력에 접속된 소오스, 클럭 신호(예컨대 +45 도 위상 시프트된 직교 신호 )를 수신하는 제3 믹서(1005)의 제5 입력에 접속된 게이트 및 제3 믹서(1005)의 제2 출력에 접속된 드레인을 포함한다.
도 14는 본 발명의 일 실시예에 따른, 도 10의 차분 고조파 제거 믹서(1000)의 국부 발진기 신호의 플롯을 나타낸 도면이다.
도 14를 참조하면, 클럭 신호 , , , , , , , 가 도시되어 있고, 각각은 실질적으로 25 %의 듀티 사이클을 가진다. 12 개의 클럭 신호 대신 8 개의 클럭 신호를 사용함으로써 LO 클럭 신호 라우팅에 필요한 IC의 면적을 줄일 수 있다.
도 15는 본 발명의 일 실시예에 따른, 고조파 제거 믹서를 포함하는 시스템(1500)을 설명하기 위한 블록도이다.
도 15를 참조하면, 시스템(1500)은 고조파 제거 믹서(1501), 4 분 디바이스(divide-by-4 device)(1503), DA(1505), 제1 인덕터(1507) 및 제2 인덕터(1509)를 포함한다.
고조파 제거 믹서(1501)는 , , 및 를 수신하는 4 개의 입력을 포함하는 제1 입력 세트, 8 개의 클럭 신호(예컨대 , , , , , , , )를 수신하는 입력을 포함하는 제2 입력 세트, 제1 출력 및 제2 출력을 포함한다.
4 분 디바이스(1503)는 고조파 제거 믹서(1501)의 제2 입력 세트에 접속되는 8 개의 출력을 포함하고, 8 개의 출력은 클럭 신호(예컨대 , , , , , , , )이다.
DA(1505)는 고조파 제거 믹서(1501)의 제1 출력에 접속되는 제1 입력, 고조파 제거 믹서(1501)의 제2 출력에 접속되는 제2 입력, 제1 출력 및 제2 출력을 포함한다.
제1 인덕터(1507)는 DA(1505)의 제1 출력과 제2 출력 사이에 접속된다.
제2 인덕터(1509)는 접지 전압에 접속된 제1 단자와, 시스템(1500)의 출력에 해당하는 제2 단자를 포함하고, 제2 인덕터(1509)는 제1 인덕터(1507)과 충분히 근접하도록 이격되어, 이들 사이에 상호 인덕턴스를 형성한다.
도 16은 본 발명의 일 실시예에 따른, 고조파 제거 믹서의 동작 방법을 설명하기 위한 흐름도이다.
도 16을 참조하면, 단계(1601)에서 고조파 제거 믹서는, 복수의 믹서에서 입력 신호 , , 및 를 수신한다.
단계(1603)에서, 고조파 제거 믹서는, 복수의 믹서 각각에 의해, 복수의 클럭 신호를 수신한다. 복수의 클럭 신호 중 하나는 기준 위상에 있고, 복수의 LO 클럭 신호 중 하나는 -45 도만큼 후행 위상에 있고, 복수의 클럭 신호 중 하나는 +45 도만큼 선행 위상에 있다.
단계(1605)에서, 고조파 제거 믹서는, 캐패시턴스 합산에 기초하여, 복수의 믹서의 출력을 전압 도메인에서 합산한다. 고조파 제거 믹서의 출력 상에 있는 부하는 디바이스(예컨대 DA)의 입력 임피던스일 수 있고, 캐패시턴스 합산은 가중될(weighted) 수 있다.
도 17은 본 발명의 일 실시예에 따른, 고조파 제거 믹서의 제조 방법을 설명하기 위한 흐름도이다. 고조파 제거 믹서는 하드웨어로 구현될 수도 있고, 소프트웨어로 프로그램된 하드웨어로 구현될 수도 있다.
도 17을 참조하면, 방법은, 단계(1701)에서, 하나 이상의 다른 고조파 제거 믹서를 포함하는 패키지 또는 웨이퍼의 일부로서 고조파 제거 믹서를 형성한다. 고조파 제거 믹서는 복수의 믹서에서 입력 신호를 수신하고; 복수의 믹서 각각으로 복수의 클럭 신호를 수신한다. 복수의 클럭 신호 중 하나는 기준 위상에 있고, 복수의 클럭 신호 중 하나는 기준 위상에 대해 -45 도만큼 후행 위상에 있고, 복수의 클럭 신호 중 하나는 기준 위상에 대해 +45 도만큼 선행 위상에 있다. 그리고 고조파 제거 믹서는 복수의 믹서의 출력을 합산한다. 출력은 캐패시턴스 합산에 기초하여 전압 도메인에서 합산된다. 고조파 제거 믹서의 출력 상에 있는 부하는 디바이스(예컨대 DA)의 입력 임피던스일 수 있고, 캐패시턴스 합산은 가중될 수 있다.
단계(1703)에서, 방법은 고조파 제거 믹서를 테스트한다. 고조파 제거 믹서를 테스트하는 것은, 하나 이상의 전기-광 변환기(electrical to optical converter), 단일 광학 신호를 2 이상의 광학 신호로 분배하는 하나 이상의 광 분배기(optical splitter) 및 하나 이상의 광-전기 변환기(optical to electrical converter)를 이용하여 고조파 제거 믹서 및 하나 이상의 다른 고조파 제거 믹서를 테스트하는 것을 포함한다.
도 18은 본 발명의 일 실시예에 따른, 집적 회로의 구성 방법을 설명하기 위한 흐름도이다.
도 18을 참조하면, 방법은, 단계(1801)에서, 집적 회로의 레이어에 대한 피처(feature)의 세트(set)에 대한 마스크 레이아웃을 생성한다. 마스크 레이아웃은 고조파 제거 믹서를 포함하는 하나 이상의 회로 피처(circuit feature)에 대한 스탠다드 셀 라이브러리 매크로(standard cell library macro)를 포함한다. 고조파 제거 믹서는 복수의 믹서에서 입력 신호를 수신하고; 복수의 믹서 각각으로 복수의 클럭 신호를 수신한다. 복수의 클럭 신호 중 하나는 기준 위상에 있고, 복수의 클럭 신호 중 하나는 기준 위상에 대해 -45 도만큼 후행 위상에 있고, 복수의 클럭 신호 중 하나는 기준 위상에 대해 +45 도만큼 선행 위상에 있다. 그리고 고조파 제거 믹서는 복수의 믹서의 출력을 합산한다. 출력은 캐패시턴스 합산에 기초하여 전압 도메인에서 합산된다. 고조파 제거 믹서의 출력 상에 있는 부하는 디바이스(예컨대 DA)의 입력 임피던스일 수 있고, 캐패시턴스 합산은 가중될 수 있다.
단계(1803)에서, 방법은 마스크 레이아웃을 생성하는 동안 레이아웃 디자인 룰(layout design rule)을 준수하는 매크로의 상대 위치를 배제한다.
단계(1805)에서, 방법은 마스크 레이아웃을 생성한 후 레이아웃 디자인 룰을 준수하는 매크로의 상대 위치를 검사한다.
단계(1807)에서, 방법은, 임의의 매크로에 의해 레이아웃 디자인 룰을 준수하지 않는 경우가 검출된 경우, 준수하지 않는 매크로 각각을 레이아웃 디자인 룰을 따르도록 수정함으로써 마스크 레이아웃을 수정한다.
도 18의 방법은 또한 집적 회로의 레이어에 대한 피처의 세트와 수정된 마스크 레이아웃에 따라 마스크를 생성하고, 마스크에 따라 집적 회로 레이어를 제조하는 것을 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
300, 500, 600: 고조파 제거 믹서, 장치
900: 단일 종단형 고조파 제거 믹서
1000: 차분형 고조파 제거 믹서
1500: 고조파 제거 믹서를 포함하는 시스템

Claims (20)

  1. 복수의 수동형 믹서(passive mixer); 및
    전압 도메인 벡터 합산 어레이(voltage-domain vector summation array)를 포함하고,
    상기 복수의 수동형 믹서 각각은,
    기저대역 동위상 신호(baseband in-phase signal) 를 수신하는 제1 입력;
    상기 기저대역 동위상 신호의 역 신호 를 수신하는 제2 입력;
    기저대역 직교 신호(baseband quadrature signal) 를 수신하는 제3 입력;
    상기 기저대역 직교 신호의 역 신호 를 수신하는 제4 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제1 위상 시프트(phase shift) 된 제1 클럭 신호를 수신하는 제5 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제2 위상 시프트 된 제2 클럭 신호를 수신하는 제6 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제3 위상 시프트 된 제3 클럭 신호를 수신하는 제7 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제4 위상 시프트 된 제4 클럭 신호를 수신하는 제8 입력; 및
    하나 이상의 출력을 포함하고,
    상기 전압 도메인 벡터 합산 어레이는 상기 복수의 수동형 믹서 각각의 상기 출력에 접속되는 캐패시터를 포함하고,
    상기 캐패시터는,
    상기 복수의 수동형 믹서 중 제1 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 제2 단자를 포함하고, C의 가중치를 갖는 제1 캐패시터와,
    상기 복수의 수동형 믹서 중 제2 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제2 캐패시터와,
    상기 복수의 수동형 믹서 중 제3 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제3 캐패시터를 포함하는 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 캐패시터는 가중된(weighed) 장치.
  4. 제1항에 있어서,
    상기 제1 수동형 믹서는, 기준 위상 시프트(reference phase shift) 된 상기 제2 입력에서 클럭 신호를 수신하고,
    상기 제2 수동형 믹서는, 상기 기준 위상 시프트에 대한 선행 위상 시프트(leading phase shift) 된 상기 제2 입력에서 클럭 신호를 수신하고,
    상기 제3 수동형 믹서는, 상기 기준 위상 시프트에 대한 후행 위상 시프트(lagging phase shift) 된 상기 제2 입력에서 클럭 신호를 수신하는 장치.
  5. 제4항에 있어서,
    상기 기준 위상 시프트는 0 도 위상 시프트이고, 상기 선행 위상 시프트는 +45 도 위상 시프트이고, 상기 후행 위상 시프트는 -45 도 위상 시프트인 장치.
  6. 제4항에 있어서,
    상기 제1 수동형 믹서, 상기 제2 수동형 믹서 및 상기 제3 수동형 믹서 각각은,
    대응하는 수동형 믹서의 상기 제1 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제5 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력에 접속된 드레인을 포함하는 제1 NMOSFET(n-channel metal oxide semiconductor field effect transistor);
    상기 대응하는 수동형 믹서의 상기 제2 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제6 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력에 접속된 드레인을 포함하는 제2 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제3 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제7 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력에 접속된 드레인을 포함하는 제3 NMOSFET; 및
    상기 대응하는 수동형 믹서의 상기 제4 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제8 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력에 접속된 드레인을 포함하는 제4 NMOSFET을 포함하는 장치.
  7. 삭제
  8. 제4항에 있어서,
    상기 제1 수동형 믹서, 상기 제2 수동형 믹서 및 상기 제3 수동형 믹서 각각은,
    대응하는 수동형 믹서의 상기 제4 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제7 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 드레인을 포함하는 제1 NMOSFET(n-channel metal oxide semiconductor field effect transistor);
    상기 대응하는 수동형 믹서의 상기 제4 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제8 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 제2 출력에 접속된 드레인을 포함하는 제2 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제3 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제8 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제1 출력에 접속된 드레인을 포함하는 제3 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제3 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제7 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 드레인을 포함하는 제4 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제1 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제5 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제1 출력에 접속된 드레인을 포함하는 제5 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제1 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제6 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 드레인을 포함하는 제6 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제2 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제6 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제1 출력에 접속된 드레인을 포함하는 제7 NMOSFET; 및
    상기 대응하는 수동형 믹서의 상기 제2 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제5 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 드레인을 포함하는 제8 NMOSFET을 포함하는 장치.
  9. 제8항에 있어서,
    상기 캐패시터는,
    상기 제1 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 제1 단자 및 제2 단자를 포함하고, C의 가중치를 갖는 제4 캐패시터;
    상기 제2 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 제1 단자 및 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제5 캐패시터; 및
    상기 제3 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 제1 단자 및 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제6 캐패시터를 더 포함하는 장치.
  10. 복수의 수동형 믹서(passive mixer)로, 기저대역 동위상 신호(baseband in-phase signal) , 상기 기저대역 동위상 신호의 역 신호 , 기저대역 직교 신호(baseband quadrature signal) 및 상기 기저대역 직교 신호의 역 신호 를 믹싱하고,
    상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하는 것을 포함하고,
    상기 복수의 수동형 믹서 각각은,
    상기 기저대역 동위상 신호 를 수신하는 제1 입력;
    상기 기저대역 동위상 신호의 역 신호 를 수신하는 제2 입력;
    상기 기저대역 직교 신호 를 수신하는 제3 입력;
    상기 기저대역 직교 신호의 역 신호 를 수신하는 제4 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제1 위상 시프트(phase shift) 된 제1 클럭 신호를 수신하는 제5 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제2 위상 시프트 된 제2 클럭 신호를 수신하는 제6 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제3 위상 시프트 된 제3 클럭 신호를 수신하는 제7 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제4 위상 시프트 된 제4 클럭 신호를 수신하는 제8 입력; 및
    하나 이상의 출력을 포함하고,
    상기 합산하는 것은,
    상기 복수의 수동형 믹서 각각의 상기 출력에 접속된 전압 도메인 벡터 합산 어레이(voltage-domain vector summation array)에 의해 상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하는 것을 포함하고,
    상기 전압 도메인 벡터 합산 어레이는 캐패시터를 포함하고,
    상기 캐패시터는,
    상기 복수의 수동형 믹서 중 제1 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 제2 단자를 포함하고, C의 가중치를 갖는 제1 캐패시터와,
    상기 복수의 수동형 믹서 중 제2 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제2 캐패시터와,
    상기 복수의 수동형 믹서 중 제3 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제3 캐패시터를 포함하는 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 캐패시터는 가중된(weighed) 방법.
  13. 제10항에 있어서,
    상기 제1 수동형 믹서는 기준 위상 시프트(reference phase shift) 된 상기 제2 입력에서 클럭 신호를 수신하고,
    상기 제2 수동형 믹서는 상기 기준 위상 시프트에 대한 선행 위상 시프트(leading phase shift) 된 상기 제2 입력에서 클럭 신호를 수신하고,
    상기 제3 수동형 믹서는 상기 기준 위상 시프트에 대한 후행 위상 시프트(lagging phase shift) 된 상기 제2 입력에서 클럭 신호를 수신하는 방법.
  14. 제13항에 있어서,
    상기 기준 위상 시프트는 0 도 위상 시프트이고, 상기 선행 위상 시프트는 +45 도 위상 시프트이고, 상기 후행 위상 시프트는 -45 도 위상 시프트인 방법.
  15. 제13항에 있어서,
    상기 제1 수동형 믹서, 상기 제2 수동형 믹서 및 상기 제3 수동형 믹서 각각은,
    대응하는 수동형 믹서의 상기 제1 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제5 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력에 접속된 드레인을 포함하는 제1 NMOSFET(n-channel metal oxide semiconductor field effect transistor);
    상기 대응하는 수동형 믹서의 상기 제2 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제6 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력에 접속된 드레인을 포함하는 제2 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제3 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제7 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력에 접속된 드레인을 포함하는 제3 NMOSFET; 및
    상기 대응하는 수동형 믹서의 상기 제4 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제8 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력에 접속된 드레인을 포함하는 제4 NMOSFET을 포함하는 방법.
  16. 삭제
  17. 제13항에 있어서,
    상기 제1 수동형 믹서, 상기 제2 수동형 믹서 및 상기 제3 수동형 믹서 각각은,
    대응하는 수동형 믹서의 상기 제4 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제7 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 드레인을 포함하는 제1 NMOSFET(n-channel metal oxide semiconductor field effect transistor);
    상기 대응하는 수동형 믹서의 상기 제4 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제8 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 제2 출력에 접속된 드레인을 포함하는 제2 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제3 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제8 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제1 출력에 접속된 드레인을 포함하는 제3 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제3 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제7 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 드레인을 포함하는 제4 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제1 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제5 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제1 출력에 접속된 드레인을 포함하는 제5 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제1 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제6 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 드레인을 포함하는 제6 NMOSFET;
    상기 대응하는 수동형 믹서의 상기 제2 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제6 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제1 출력에 접속된 드레인을 포함하는 제7 NMOSFET; 및
    상기 대응하는 수동형 믹서의 상기 제2 입력에 접속된 소오스, 상기 대응하는 수동형 믹서의 상기 제5 입력에 접속된 게이트 및 상기 대응하는 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 드레인을 포함하는 제8 NMOSFET을 포함하는 방법.
  18. 제17항에 있어서,
    상기 캐패시터는,
    상기 제1 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 제1 단자 및 제2 단자를 포함하고, C의 가중치를 갖는 제4 캐패시터;
    상기 제2 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 제1 단자 및 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제5 캐패시터;
    상기 제3 수동형 믹서의 상기 하나 이상의 출력 중 상기 제2 출력에 접속된 제1 단자 및 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제6 캐패시터를 더 포함하는 방법.
  19. 고조파 제거 믹서의 제조 방법으로서,
    하나 이상의 다른 고조파 제거 믹서를 포함하는 패키지 또는 웨이퍼의 일부로서 상기 고조파 제거 믹서를 형성하고,
    상기 고조파 제거 믹서를 테스트하는 것을 포함하고,
    상기 고조파 제거 믹서를 테스트하는 것은,
    하나 이상의 전기-광 변환기(electrical to optical converter), 단일 광학 신호를 2 이상의 광학 신호로 분배하는 하나 이상의 광 분배기(optical splitter) 및 하나 이상의 광-전기 변환기(optical to electrical converter)를 이용하여 상기 고조파 제거 믹서 및 상기 하나 이상의 다른 고조파 제거 믹서를 테스트하는 것을 포함하고,
    상기 고조파 제거 믹서는,
    복수의 수동형 믹서(passive mixer)로, 기저대역 동위상 신호(baseband in-phase signal) , 상기 기저대역 동위상 신호의 역 신호 , 기저대역 직교 신호(baseband quadrature signal) 및 상기 기저대역 직교 신호의 역 신호 를 믹싱하고,
    상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하고,
    상기 복수의 수동형 믹서 각각은,
    상기 기저대역 동위상 신호 를 수신하는 제1 입력;
    상기 기저대역 동위상 신호의 역 신호 를 수신하는 제2 입력;
    상기 기저대역 직교 신호 를 수신하는 제3 입력;
    상기 기저대역 직교 신호의 역 신호 를 수신하는 제4 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제1 위상 시프트(phase shift) 된 제1 클럭 신호를 수신하는 제5 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제2 위상 시프트 된 제2 클럭 신호를 수신하는 제6 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제3 위상 시프트 된 제3 클럭 신호를 수신하는 제7 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제4 위상 시프트 된 제4 클럭 신호를 수신하는 제8 입력; 및
    하나 이상의 출력을 포함하고,
    상기 합산하는 것은,
    상기 복수의 수동형 믹서 각각의 상기 출력에 접속된 전압 도메인 벡터 합산 어레이(voltage-domain vector summation array)에 의해 상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하는 것을 포함하고,
    상기 전압 도메인 벡터 합산 어레이는 캐패시터를 포함하고,
    상기 캐패시터는,
    상기 복수의 수동형 믹서 중 제1 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 제2 단자를 포함하고, C의 가중치를 갖는 제1 캐패시터와,
    상기 복수의 수동형 믹서 중 제2 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제2 캐패시터와,
    상기 복수의 수동형 믹서 중 제3 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제3 캐패시터를 포함하는 고조파 제거 믹서의 제조 방법.
  20. 집적 회로의 구성 방법으로서,
    상기 집적 회로의 레이어에 대한 피처(feature)의 세트(set)에 대한 마스크 레이아웃을 생성하고, 상기 마스크 레이아웃은 고조파 제거 믹서를 포함하는 하나 이상의 회로 피처(circuit feature)에 대한 스탠다드 셀 라이브러리 매크로(standard cell library macro)를 포함하고,
    상기 마스크 레이아웃을 생성하는 동안 레이아웃 디자인 룰(layout design rule)을 준수하는 상기 매크로의 상대 위치를 배제하고,
    상기 마스크 레이아웃을 생성한 후 레이아웃 디자인 룰을 준수하는 상기 매크로의 상기 상대 위치를 검사하고,
    임의의 상기 매크로에 의해 상기 레이아웃 디자인 룰을 준수하지 않는 경우가 검출된 경우, 상기 준수하지 않는 매크로 각각을 상기 레이아웃 디자인 룰을 따르도록 수정함으로써 상기 마스크 레이아웃을 수정하고,
    상기 집적 회로의 상기 레이어에 대한 상기 피처의 상기 세트와 상기 수정된 마스크 레이아웃에 따라 마스크를 생성하고,
    상기 마스크에 따라 상기 집적 회로 레이어를 제조하는 것을 포함하고,
    상기 고조파 제거 믹서는,
    복수의 수동형 믹서(passive mixer)로, 기저대역 동위상 신호(baseband in-phase signal) , 상기 기저대역 동위상 신호의 역 신호 , 기저대역 직교 신호(baseband quadrature signal) 및 상기 기저대역 직교 신호의 역 신호 를 믹싱하고,
    상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하고,
    상기 복수의 수동형 믹서 각각은,
    상기 기저대역 동위상 신호 를 수신하는 제1 입력;
    상기 기저대역 동위상 신호의 역 신호 를 수신하는 제2 입력;
    상기 기저대역 직교 신호 를 수신하는 제3 입력;
    상기 기저대역 직교 신호의 역 신호 를 수신하는 제4 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제1 위상 시프트(phase shift) 된 제1 클럭 신호를 수신하는 제5 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제2 위상 시프트 된 제2 클럭 신호를 수신하는 제6 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제3 위상 시프트 된 제3 클럭 신호를 수신하는 제7 입력;
    상기 복수의 수동형 믹서 중 어느 하나 내에서 제4 위상 시프트 된 제4 클럭 신호를 수신하는 제8 입력; 및
    하나 이상의 출력을 포함하고,
    상기 합산하는 것은,
    상기 복수의 수동형 믹서 각각의 상기 출력에 접속된 전압 도메인 벡터 합산 어레이(voltage-domain vector summation array)에 의해 상기 믹싱된 상기 기저대역 동위상 신호 , 상기 기저대역 동위상 신호의 역 신호 , 상기 기저대역 직교 신호 및 상기 기저대역 직교 신호의 역 신호 를 합산하는 것을 포함하고,
    상기 전압 도메인 벡터 합산 어레이는 캐패시터를 포함하고,
    상기 캐패시터는,
    상기 복수의 수동형 믹서 중 제1 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 제2 단자를 포함하고, C의 가중치를 갖는 제1 캐패시터와,
    상기 복수의 수동형 믹서 중 제2 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제2 캐패시터와,
    상기 복수의 수동형 믹서 중 제3 수동형 믹서의 상기 하나 이상의 출력 중 제1 출력에 접속된 제1 단자와, 상기 제1 캐패시터의 상기 제2 단자에 접속된 제2 단자를 포함하고, 0.7 C의 가중치를 갖는 제3 캐패시터를 포함하는 집적 회로의 구성 방법.
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