TW201806164A - 一種高功率半導體元件 - Google Patents

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Abstract

本發明提供一種高功率半導體元件，藉由在一通道層上，形成兩彼此並聯的二極體結構與一蕭特基接觸，可同時降低導通電壓及電阻，提升崩潰電壓。

Description

一種高功率半導體元件
本發明是有關於一種高功率半導體元件，且特別有關於一種高電子遷移率的高功率半導體元件。
高電子遷移率電晶體(HEMT)，是一種包含有一個由兩種不同禁帶寬度的材料所形成的異質結構，例如氮化鋁鎵(AlGaN)層與氮化鎵(GaN)層所形成的異質結構，產生具有獨特之自發極化（spontaneous polarization）與壓電極化（piezoelectric polarization）效應，在未摻雜的狀況下，於氮化鋁鎵/氮化鎵界面處形成高濃度二維電子氣（two dimensional electron gas，2DEG），使得載子速度加快，通道電阻因而降低；另一方面由於能帶不連續以及壓電效應的優點，提高了通道載子濃度。而2DEG中的載子濃度提高，其電流密度也會提高，其中2DEG的濃度可高於1013 cm-2 。 另外，氮化鎵材料具有高電子遷移率，可高達2.5 x105 m/s，崩潰電壓可高達5 MV/cm，因此用這種材料做成的高電子遷移率電晶體(HEMT)或蕭特基二極體(SBD)具有耐高溫、耐高壓、高電流密度及高頻操作的效果。惟在元件操作時往往因閘極的蕭特基金屬接點邊緣的高電場增加氮化鋁鎵層中的應力，當達到臨界的汲極－閘極電壓時，就會發生結晶缺陷。這些結晶缺陷會成為深層陷阱使得電子隧道產生，從而顯著造成漏電流增加，亦將使電晶體的崩潰提早發生，元件的崩壓無法提高。
本發明之一特徵是提供一種高功率半導體元件，藉由在一通道層上，形成兩彼此並聯的二極體結構與一蕭特基接觸，可同時降低導通電壓及電阻，提升崩潰電壓。
本發明之另一特徵是提供另一種高功率半導體元件，包括：一基板；一通道層，形成於基板上，包含一第一區，一第二區及一第三區；一第一阻障層，形成於通道層的第一區上；一第一半導體層具有一第一導電性，形成於第一阻障層上；一第一電極，形成於第一阻障層上；一第二電極，形成於第一半導體層上；一第二阻障層，形成於通道層的第二區上；一第二半導體層具有第一導電性，形成於第二阻障層上；一第三電極，形成於第二阻障層上；一第四電極，形成於第二半導體層上；一溝渠，位於第一阻障層及第二阻障層之間；其中溝渠曝露出通道層的第三區，其中溝渠具有一底牆，底牆包含通道層的第三區；以及一連接部，覆蓋溝渠內的底牆，電連接第二電極與第四電極，且連接部與通道層的第三區形成蕭特基接觸。
本發明之另一特徵是提供另一種高功率半導體元件，包括：一基板；一第一PIN二極體結構，位於基板上；一第二PIN二極體結構，位於基板上；以及一具有蕭特基接面之結構，位於基板上，其中第一PIN二極體結構、第二PIN二極體結構，以及具有蕭特基接面之結構彼此並聯。
本發明之另一特徵是提供另一種高功率半導體元件，包括：一基板；一通道層位於基板上；一阻障層位於通道層上；一介電層位於通道層上；一第一半導體閘極位於阻障層上；一凹陷型閘極位於介電層上；一第二半導體閘極位於阻障層上；以及一連接部並聯第一半導體閘極、凹陷型閘極，以及第二半導體閘極。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定形式實施。文中雖然以高功率半導體元件作為舉例討論之特定實施例，然其僅為製造與使用本發明之特定方式，非用以限制本發明之範圍，任何具有相似結構的半導體元件也可適用於本發明。 實施例一：
第1A圖繪示的是根據本發明實施例一的高功率半導體元件1000的上視圖。第2F圖繪示的是第1A圖的高功率半導體元件1000沿A-A’方向之剖面圖。
以下將配合第2A~2F圖繪示的剖面示意圖，說明根據本發明實施例一的高功率半導體元件1000的剖面製程。
請參照第2A圖，提供一基板200，然後利用磊晶製程，依序沉積一緩衝層210、一通道層220、一阻障層230以及一半導體層240具有一導電型。其中，基板200可為導電基板或者絕緣基板，其材料包含藍寶石基板、碳化矽基板、或矽基板等；緩衝層210之材料可為三五族材料，例如是氮化鋁(AlN)、氮化鎵(GaN)、氮化鋁鎵(AlGaN)、或摻雜碳的氮化鎵等，其作用為減少通道層220及阻障層230的晶格缺陷。在本實施例中，通道層220的厚度範圍在50~300nm，形成於緩衝層210上，並具有一第一能隙，可為故意摻雜層或本質半導體層，其材料可包含氮化銦鎵(Inx Ga(1-x) N)，0≦x＜1，例如是氮化鎵層。阻障層230的厚度範圍在20~50nm，並具有一第二能隙，一般而言第二能隙較第一能隙高，即阻障層230的晶格常數較第一通道層220小，可為故意摻雜層或本質半導體層，其材料可包含氮化鋁銦鎵(Aly Inz Ga(1-z) N)，0＜y＜1，0≦z＜1，例如是氮化鋁鎵層。半導體層240具有一導電型可包含n型或p型。在本實施例中，半導體層240為p型半導體層，其厚度範圍在1~50nm，例如是3nm，其材料可包含p型氮化鋁銦鎵(Aly Inz Ga(1-z) N)，0＜y＜1，0≦z＜1，例如是p型氮化鎵層。
請參照第2B圖，利用微影、蝕刻製程，圖案化通道層220、阻障層230及p型半導體層(半導體層)240，形成一由圖案化的通道層220′、阻障層230′及p型半導體層240′所構成的半導體平台245，且通道層220′兩側具有部分裸露的第一、第二表面225a、225b，而阻障層230′兩側具有部分裸露的第三、第四表面235a、235b。
請參照第2C圖，形成一第一負電極(cathode)250a於阻障層230′之一側裸露的第三表面235a上，並且自第三表面235a邊緣延伸至通道層220′之一側裸露的第一表面225a上，並且形成一第二負電極(cathode)250b於阻障層230′之另一側裸露的第四表面235b上，並且自第四表面235b邊緣延伸至通道層220′之另一側裸露的第二表面225b上。
請參照第2D圖，去除部分第2C圖中的阻障層230′及p型半導體層240′，形成一溝渠260，且溝渠260具有一露出通道層220′表面的底牆260a及一位在底牆260a兩側的側牆260b。此外，位在溝渠260兩側的阻障層230′及p型半導體層240′分別定義為第一阻障層230′a、第二阻障層230′b及第一p型半導體層240′a和第二p型半導體層240′b，且第一p型半導體層240′a具有鄰近溝渠260的第一邊緣241和一遠離溝渠260的第二邊緣242，第二p型半導體層240′b具有鄰近溝渠260的第五邊緣243和一遠離溝渠260的第六邊緣244。
請參照第2E圖，形成一第一歐姆接觸層270a及一第二歐姆接觸層270b於溝渠260兩側的第一p型半導體層240′a、第二p型半導體層240′b上，且第一歐姆接觸層270a具有鄰近溝渠260的第三邊緣271和一遠離溝渠260的第四邊緣272，第二歐姆接觸層270b具有鄰近溝渠260的第七邊緣273和一遠離溝渠260的第八邊緣274。在本實施例中，第一p型半導體層240′a的第二邊緣242與第一歐姆接觸層270a的第四邊緣272對齊，而第二p型半導體層240′b的第六邊緣244與第二歐姆接觸層270b的第八邊緣274對齊。於本實施例中，第一歐姆接觸層270a及第二歐姆接觸層270b之厚度範圍在50~200nm，例如是100nm，其材料可包含氧化銦錫(indium tin oxide, ITO)或氧化銦鋅(indium zinc oxide, IZO)等金屬氧化物導電材料，或是鎳(Ni)、金(Au)或鎳金合金(NiAu)等金屬導電材料。
請參照第2F圖，分別形成一第一正電極(anode)280a及一第二正電極(anode)280b於第一歐姆接觸層270a和第二歐姆接觸層270b上，此外，第一正電極280a與第二正電極280b之間更有一連接部282適順性地覆蓋溝渠260內的底牆260a及側牆260b，且藉由連接部282電性連接第一正電極280a和第二正電極280b，且連接部282與底牆260a所露出的通道層220′形成蕭特基接觸，二維電子氣227a、227b則是分別形成於通道層220’與第一阻障層230’a以及通道層220’與第二阻障層230’b之間的異質區界面附近，完成根據本發明實施例一的高功率半導體元件1000。
本實施例之高功率半導體元件1000包含一個位於基板200上，由通道層220’、第一阻障層230′a、第一p型半導體層240′a、第一歐姆接觸層270a、第一負電極250a及第一正電極280a所構成的結構，其中第一p型半導體層240′a包含例如摻雜p型雜質，通道層220’含二維電子氣227a構成的負極化電荷，第一阻障層230′a 含正極化電荷與負極化電荷形成電耦合，此結構可視為一第一PIN二極體結構291a，另一個位於基板200上，由通道層220’、第二阻障層230′b、第二p型半導體層240′b、第二歐姆接觸層270b、第二負電極250b及第二正電極280b所構成的一第二PIN二極體結構291b。在一實施例中，位於基板200上第一PIN二極體結構291a、第二PIN二極體結構291b，藉由連接部282分別連接第一正電極280a及第二正電極280b，達到彼此並聯，連接部282同時與所露出的通道層220′形成蕭特基接觸，構成一蕭特基接面之結構。
高功率半導體元件1000在順向偏壓操作下，當正極-負極電壓(Vac )大於蕭特基接面的起始電壓(Vschottky , th )時，例如起始電壓為0.8V，順向導通電流將從第一正電極280a和第二正電極280b，通過連接部282以及連接部282與通道層220’之蕭特基接面，再經由二維電子氣227a、227b，流至第一負電極250a和第二負電極250b。而第一PIN二極體結構291a與第二PIN二極體結構291b將會在正極-負極電壓(Vac )大於PIN二極體的起始電壓(VPIN, th )時，例如起始電壓為3~5V時導通並提供額外的順向電流，可提升元件整體之順向導通電流。另外，第一歐姆接觸層270a、第二歐姆接觸層270b分別形成於第一p型半導體層240′a、第二p型半導體層240′b與第一正電極280a、第二正電極280b之間，將降低第一正電極280a、第二正電極280b與第一p型半導體層240′a、第二p型半導體層240′b之間的接觸電阻，使得其間形成一低阻值的接觸，例如歐姆接觸，使順偏導通時能提供更多的順向導通電流注入元件內。在逆向偏壓操作下，由於第一p型半導體層240′a、第二p型半導體層240′b會吸附位於第一阻障層230′a、第二阻障層230’b的缺陷電子，將有助於防止逆偏時的漏電流產生，提升元件整體的崩潰電壓。
另外，由於第一正電極280a和第二正電極280b經由連接部282與溝渠260之底牆260a所露出的通道層220′形成蕭特基接觸，並且與二維電子氣電連接，此蕭特基能障會下降，將有助於降低元件之導通電壓及導通電阻。另外，第一負電極250a同時接觸第一阻障層230’a與通道層220’、第二負電極250b同時接觸第二阻障層230’b與通道層220’，將有助於負電極接收二維電子氣227a、227b以及其他電流路徑例如經由阻障層與通道層之電流，降低導通電阻，提升元件順向電流。 實施例二：
請參照第3圖，其繪示的是根據本發明實施例二的高功率半導體元件2000的剖面示意圖。如第3圖所示，高功率半導體元件2000與實施例一的高功率元件1000相似，均包括一位於基板200與緩衝層210上，由通道層220’、第一阻障層230′a、第二阻障層230′b、第一p型半導體層240′a、第二p型半導體層240′b、第一歐姆接觸層270a、第二歐姆接觸層270b、第一負電極250a、第二負電極250b、第一正電極280a及第二正電極280b所構成的結構。其中高功率半導體元件2000與高功率半導體元件1000的差別在於更包括一第三半導體層246a包含例如摻雜p型雜質構成一p型半導體層，形成於第一阻障層230′a上，且第三半導體層(p型半導體層)246a與第一p型半導體層240’a的第二邊緣242鄰接；一第四半導體層246b與第三半導體層246a相同為p型半導體層，形成於第二阻障層230′b上，且第四半導體層(p型半導體層)246b與第二p型半導體層240’b的第六邊緣244鄰接。此外，在本實施例中，第三p型半導體層246a與第一p型半導體層240’a具相同厚度，第四p型半導體層246b與第二p型半導體層240’b具相同厚度。在一實施例中，第三p型半導體層246a與第一p型半導體層240’a可於同一道製程中形成，第四p型半導體層246b與第二p型半導體層240’b可於同一道製程中形成。
於本實施例中，第一p型半導體層240′a及第三p型半導體層246a含p型雜質構成的正極化電荷，通道層220’含二維電子氣227a構成的負極化電荷，第一阻障層230′a 含正極化電荷與負極化電荷形成電耦合，此結構可視為一第一PIN二極體結構292a；類似的，第二p型半導體層240′b，第四p型半導體層246b，通道層220’，及第二阻障層230′b構成一第二PIN二極體結構292b。在一實施例中，位於基板200上的第一PIN二極體結構292a、第二PIN二極體結構292b，藉由連接部282分別連接第一正電極280a及第二正電極280b，達到彼此並聯，連接部282同時與溝渠260所露出的通道層220′形成蕭特基接觸，構成一蕭特基接面之結構。 實施例三：
請參照第4圖，其繪示的是根據本發明實施例三的高功率半導體元件3000的剖面示意圖。如第4圖所示，高功率半導體元件3000與實施例二的高功率元件2000相似，包括一位於基板200與緩衝層210上，由通道層220’、第一阻障層230′a、第二阻障層230’b、第一p型半導體層240’a、第二p型半導體層240’b、第一歐姆接觸層270a、第二歐姆接觸層270b、第一負電極250a、第二負電極250b、第一正電極280a及第二正電極280b所構成的結構。其中高功率半導體元件3000與高功率半導體元件2000的差別在於與第一p型半導體層240’a的第二邊緣242鄰接的是一厚度較第一p型半導體層240’a薄的第三p型半導體層246a’，第三p型半導體層246a’之厚度小於30Å，而與第二p型半導體層240’b的第六邊緣244鄰接的則是一厚度較第二p型半導體層240’b薄的第四p型半導體層246b’，第四p型半導體層246b’之厚度小於30Å。在一實施例中，第三p型半導體層246a’與第一p型半導體層240’a可於同一道磊晶製程中形成一p型半導體層後，再經由蝕刻減薄，形成第三p型半導體層246a’；第四p型半導體層246b’與第二p型半導體層240’b可於同一道磊晶製程中形成另一p型半導體層後，再經由蝕刻減薄形成第四p型半導體層246b’。第三p型半導體層246a’與第四p型半導體層246b’減薄至厚度範圍為小於30Å，此厚度可減少順偏時因半導體層包含例如摻雜p型雜質形成的電場對二維電子氣濃度的影響，可避免順向導通電壓過高。
於本實施例中，第一p型半導體層240′a及第三p型半導體層246a’含p型雜質構成的正極化電荷，通道層220’含二維電子氣227a構成的負極化電荷，第一阻障層230′a 含正極化電荷與負極化電荷形成電耦合，此結構可視為一第一PIN二極體結構293a；類似的，第二p型半導體層240′b，第四p型半導體層246b’，通道層220’，及第二阻障層230′b構成一第二PIN二極體結構293b。在一實施例中，位於基板200上的第一PIN二極體結構293a、第二PIN二極體結構293b，藉由連接部282分別連接第一正電極280a及第二正電極280b，達到彼此並聯，連接部282同時與溝渠260所露出的通道層220′形成蕭特基接觸，構成一蕭特基接面之結構。 實施例四：
第1B圖繪示的是根據本發明實施例四的高功率半導體元件4000的上視圖。第5圖繪示的是第1B圖的高功率半導體元件4000沿B-B’方向之剖面圖。
請參照第5圖，其繪示的是根據本發明實施例四的高功率半導體元件4000的剖面示意圖。如第5圖所示，高功率半導體元件4000與實施例一的高功率元件1000相似，包括一位於基板200與緩衝層210上，由通道層220’、第一阻障層230′a、第二阻障層230′b、第一p型半導體層240’a、第二p型半導體層240’b、第一歐姆接觸層270a、第二歐姆接觸層270b、第一負電極250a、第二負電極250b、第一正電極280a及第二正電極280b所構成的結構。其中高功率半導體元件4000與高功率半導體元件1000的差別在於更包括一介電層275，形成於連接部282與側牆260b、底牆260a、第一、第二p型半導體層240’a、240’b之間，形成一高崩潰電壓、低導通電壓與低導通電阻特性的高功率半導體元件4000，例如加強型高電子遷移率電晶體(E-mode HEMT)。其中，第一負電極250a可充作此加強型高電子遷移率電晶體(E-mode HEMT)的源極，而第二負電極250b則可充作此加強型高電子遷移率電晶體的汲極。此外，此加強型高電子遷移率電晶體的一閘極結構，包含由第一正電極280a構成閘極結構的第一閘極部、由第二正電極280b構成閘極結構的第二閘極部，以及位於底牆260a之介電層275上的連接部282。在本實施例中，介電層275之材料可選自氮化矽、氧化矽及氮化氧矽等材料群組。
在順向偏壓操作下，閘源端電壓(VGS )大於元件的起始電壓(Vth )時，例如起始電壓為0.8V，第一正電極280a、第二正電極280b以及連接部282下方之二維電子氣濃度將會提高，順向導通電流將從第一負電極250a充作的源極，經由二維電子氣227a、227b，流至第二負電極250b充作的汲極。而逆向偏壓操作下，由於第一、第二p型半導體層240’a、240’b之電場會降低第一正電極280a、第二正電極280b以及連接部282下方之二維電子氣濃度，可有效阻絕通過連接部282形成的漏電路徑，降低元件整體之閘極漏電流。在一實施例中，高功率半導體元件4000包含基板200、位於基板200上之緩衝層210、位於緩衝層210上之通道層220’、位於通道層220’上之第一半導體閘極結構294a、凹陷型金屬絕緣半導體閘極(Recess Metal-Insulator-Semiconductor(MIS) Gate)結構301、以及第二半導體閘極結構294b，且該些閘極結構彼此並聯。其中，第一半導體閘極結構294a包含第一阻障層230’a、第一半導體層240’a具有一導電型例如p型、第一歐姆接觸層270a，以及第一正電極280a；第二半導體閘極結構294b可包含第二阻障層230’b、第二半導體層240’b具有一導電型例如p型、第二歐姆接觸層270b，以及第二正電極280b；凹陷型金屬絕緣半導體閘極結構301包含介電層275、位於介電層275上之連接部282、以及介電層275與通道層220’之接面；其中連接部282與第一正電極280a以及第二正電極280b形成電連接；且第一半導體閘極結構294a、凹陷型金屬絕緣半導體閘極結構301、以及第二半導體閘極結構294b藉由連接部282、第一正電極280a以及第二正電極280b形成電連接。第一半導體閘極結構294a、第二半導體閘極結構294b，以及凹陷型金屬絕緣半導體閘極結構301之材料與連接方式可視元件的操作特性作適當調整。 實施例五：
請參照第6圖，其繪示的是根據本發明實施例五的高功率半導體元件5000的剖面示意圖。如第6圖所示，高功率半導體元件5000與實施例二的高功率元件2000相似，包括位於基板200與緩衝層210上，由通道層220’、第一阻障層230′a、第二阻障層230’b、第一p型半導體層240’a、第二p型半導體層240’b、第三p型半導體層246a、第四p型半導體層246b、第一歐姆接觸層270a、第二歐姆接觸層270b、第一負電極250a、第二負電極250b、第一正電極280a及第二正電極280b所構成的結構。其中高功率半導體元件5000與高功率半導體元件2000的差別在於更包括一介電層275，形成於連接部282與側牆260b、底牆260a、第一、第二p型半導體層240′a、240′b之間，形成高崩潰電壓、低導通電壓與低導通電阻特性的高功率半導體元件5000，例如加強型高電子遷移率電晶體(E-mode HEMT)。其中，第一負電極250a可充作此加強型高電子遷移率電晶體(E-mode HEMT)的源極，而第二負電極250b則可充作此加強型高電子遷移率電晶體的汲極。此外，此加強型高電子遷移率電晶體的閘極結構，包含由第一正電極280a構成閘極結構的第一閘極部、由第二正電極280b構成閘極結構的第二閘極部，以及位於底牆260a之介電層275上的連接部282。在本實施例中，介電層275之材料可選自氮化矽、氧化矽及氮化氧矽等材料群組。在一實施例中，高功率半導體元件5000包含基板200、位於基板200上之緩衝層210、位於緩衝層210上之通道層220’、位於通道層220’上之第一半導體閘極結構295a、凹陷型金屬絕緣半導體閘極結構301、以及第二半導體閘極結構295b，且該些閘極結構彼此並聯。其中，第一半導體閘極結構295a包含第一阻障層230’a、第一半導體層240’a具有一導電型例如p型、第三半導體層246a具有一導電型例如p型、第一歐姆接觸層270a，以及第一正電極280a；第二半導體閘極結構295b包含第二阻障層230’b、第二半導體層240’b具有一導電型例如p型、第四半導體層246b具有一導電型例如p型、第二歐姆接觸層270b，以及第二正電極280b；凹陷型金屬絕緣半導體閘極結構301包含介電層275、位於介電層275上之連接部282、以及介電層275與通道層220’之接面，其中連接部282與第一正電極280a以及第二正電極280b電連接；且第一半導體閘極結構295a、凹陷型金屬絕緣半導體閘極結構301、以及第二半導體閘極結構295b藉由連接部282、第一正電極280a以及第二正電極280b形成電連接。第一半導體閘極結構295a、第二半導體閘極結構295b，以及凹陷型金屬絕緣半導體閘極結構301之材料與連接方式可視元件的操作特性作適當調整。 實施例六：
請參照第7圖，其繪示的是根據本發明實施例六的高功率半導體元件6000的剖面示意圖。如第7圖所示，高功率半導體元件6000與實施例三的高功率元件3000相似，包括位於基板200與緩衝層210上，由通道層220’、第一阻障層230’a、第二阻障層230’b、第一半導體層240’a具有一導電型例如p型、第二半導體層240’b具有一導電型例如p型、第三半導體層246a’ 具有一導電型例如p型、第四半導體層246b’ 具有一導電型例如p型、第一歐姆接觸層270a、第二歐姆接觸層270b、第一負電極250a、第二負電極250b、第一正電極280a及第二正電極280b所構成的結構。其中高功率半導體元件6000與高功率半導體元件3000的差別在於更包括一介電層275，形成於連接部282與側牆260b、底牆260a、第一、第二p型半導體層240’a、240’b之間，形成高崩潰電壓、低導通電壓與低導通電阻特性的高功率半導體元件6000，例如加強型高電子遷移率電晶體。其中，第一負電極250a可充作此加強型高電子遷移率電晶體的源極，而第二負電極250b則可充作此加強型高電子遷移率電晶體的汲極。此外，此加強型高電子遷移率電晶體的閘極結構，包含由第一正電極280a構成閘極結構的第一閘極部、由第二正電極280b構成閘極結構的第二閘極部，以及位於底牆260a之介電層275上的連接部282。在本實施例中，介電層275之材料可選自氮化矽、氧化矽及氮化氧矽等材料群組。在一實施例中，高功率半導體元件6000包含基板200、位於基板200上之緩衝層210、位於緩衝層210上之通道層220’、位於通道層220’上之第一半導體閘極結構296a、凹陷型金屬絕緣半導體閘極結構301、以及第二半導體閘極結構296b，且該些閘極結構彼此並聯。其中，第一半導體閘極結構296a包含第一阻障層230’a、第一半導體層240’a具有一導電型例如p型、第三半導體層246a’ 具有一導電型例如p型、第一歐姆接觸層270a，以及第一正電極280a；第二半導體閘極結構296b包含第二阻障層230’b、第二半導體層240’b具有一導電型例如p型、第四半導體層246b’ 具有一導電型例如p型、第二歐姆接觸層270b，以及第二正電極280b；凹陷型金屬絕緣半導體閘極結構301包含介電層275、位於介電層275上之連接部282、以及介電層275與通道層220’之接面，其中連接部282與第一正電極280a以及第二正電極280b電連接，且第一半導體閘極結構296a、凹陷型金屬絕緣半導體閘極結構301、以及第二半導體閘極結構296b藉由連接部282、第一正電極280a以及第二正電極280b形成電連接。第一半導體閘極結構296a、第二半導體閘極結構296b，以及凹陷型金屬絕緣半導體閘極結構301之材料或連接方式可視元件的操作特性作適當調整。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。
200‧‧‧基板
210‧‧‧緩衝層
220、220'‧‧‧通道層
227a、227b‧‧‧二維電子氣(2DEG)
230、230'‧‧‧阻障層
230'a‧‧‧第一阻障層
230'b‧‧‧第二阻障層
240、240'‧‧‧p型半導體層
240'a‧‧‧第一p型半導體層
240'b‧‧‧第二p型半導體層
225a‧‧‧第一表面
225b‧‧‧第二表面
235a‧‧‧第三表面
235b‧‧‧第四表面
241‧‧‧第一邊緣
242‧‧‧第二邊緣
243‧‧‧第五邊緣
244‧‧‧第六邊緣
245‧‧‧半導體平台
246a、246a'‧‧‧第三p型半導體層
246b、246b'‧‧‧第四p型半導體層
250a‧‧‧第一負電極(cathode)
250b‧‧‧第二負電極(cathode)
260‧‧‧溝渠
260a‧‧‧底牆
260b‧‧‧側牆
270a‧‧‧第一歐姆接觸層
270b‧‧‧第二歐姆接觸層
271‧‧‧第三邊緣
272‧‧‧第四邊緣
273‧‧‧第七邊緣
274‧‧‧第八邊緣
275‧‧‧介電層
280a‧‧‧第一正電極(anode)
280b‧‧‧第二正電極(anode)
282‧‧‧連接部
291a、292a、293a、‧‧‧第一PIN二極體結構
294a、295a、296a‧‧‧第一半導體閘極結構
291b、292b、293b、‧‧‧第二PIN二極體結構
294b、295b、296b‧‧‧第二半導體閘極結構
301‧‧‧凹陷型金屬絕緣半導體閘極結構
1000、2000、3000、4000、5000、6000‧‧‧高功率半導體元件
第1A圖繪示的是根據本發明實施例一的高功率半導體元件1000的上視圖。
第1B圖繪示的是根據本發明實施例四的高功率半導體元件4000的上視圖。
第2A~2F圖繪示的是根據本發明實施例一的高功率半導體元件1000的剖面製程。
第3圖繪示的是根據本發明實施例二的高功率半導體元件2000的剖面示意圖。
第4圖繪示的是根據本發明實施例三的高功率半導體元件3000的剖面示意圖。
第5圖繪示的是根據本發明實施例四的高功率半導體元件4000的剖面示意圖。
第6圖繪示的是根據本發明實施例五的高功率半導體元件5000的剖面示意圖。
第7圖繪示的是根據本發明實施例六的高功率半導體元件6000的剖面示意圖。
200‧‧‧基板
210‧‧‧緩衝層
220'‧‧‧通道層
227a、227b‧‧‧二維電子氣(2DEG)
230'a‧‧‧第一阻障層
230'b‧‧‧第二阻障層
240'a‧‧‧第一p型半導體層
240'b‧‧‧第二p型半導體層
242‧‧‧第二邊緣
244‧‧‧第六邊緣
250a‧‧‧第一負電極(cathode)
250b‧‧‧第二負電極(cathode)
260‧‧‧溝渠
260a‧‧‧底牆
260b‧‧‧側牆
270a‧‧‧第一歐姆接觸層
270b‧‧‧第二歐姆接觸層
272‧‧‧第四邊緣
274‧‧‧第八邊緣
280a‧‧‧第一正電極(anode)
280b‧‧‧第二正電極(anode)
282‧‧‧連接部
291a‧‧‧第一PIN二極體結構
291b‧‧‧第二PIN二極體結構
1000‧‧‧高功率半導體元件

Claims (12)

  1. 一種高功率半導體元件，包括： 一基板； 一通道層，形成於該基板上，包含一第一區，一第二區及一第三區； 一第一阻障層，形成於該通道層的該第一區上； 一第一半導體層具有一第一導電性，形成於該第一阻障層上； 一第一電極，形成於該第一阻障層上； 一第二電極，形成於該第一半導體層上； 一第二阻障層，形成於該通道層的該第二區上； 一第二半導體層具有該第一導電性，形成於該第二阻障層上； 一第三電極，形成於該第二阻障層上； 一第四電極，形成於該第二半導體層上； 一溝渠，位於該第一阻障層及該第二阻障層之間；其中該溝渠曝露出該通道層的該第三區，其中該溝渠具有一底牆，該底牆包含該通道層的該第三區；以及 一連接部，覆蓋該溝渠內的該底牆，電連接該第二電極與該第四電極，且該連接部與該通道層的該第三區形成蕭特基接觸。
  2. 如申請專利範圍第1項所述的高功率半導體元件，更包括： 一第一歐姆接觸層，形成於該第一半導體層上；以及 一第二歐姆接觸層，形成於該第二半導體層上，其中，該第二電極形成於第一歐姆接觸層上，該第四電極形成於第二歐姆接觸層上。
  3. 如申請專利範圍第1項所述的高功率半導體元件，其中該第一電極以及該第三電極之另一部分分別形成於該通道層上。
  4. 如申請專利範圍第2項所述的高功率半導體元件，其中該第一半導體層具有一遠離該溝渠的第一邊緣，該第一歐姆接觸層具有一遠離該溝渠的第二邊緣，該第二半導體層具有一遠離該溝渠的第三邊緣，該第二歐姆接觸層具有一遠離該溝渠的第四邊緣，其中該第一邊緣與該第二邊緣對齊，及/或該第三邊緣與該第四邊緣對齊。
  5. 如申請專利範圍第4項所述的高功率半導體元件，更包括一第三半導體層具有該第一導電性，鄰接於該第一半導體層的該第一邊緣，以及一第四半導體層具有該第一導電性，鄰接於該第二半導體層的該第三邊緣。
  6. 如申請專利範圍第5項所述的高功率半導體元件，其中該第三半導體層之厚度等於或小於該第一半導體層，該第四半導體層之厚度等於或小於該第二半導體層。
  7. 如申請專利範圍第5項所述的高功率半導體元件，其中該第三半導體層及該第四半導體層的厚度係小於30Å。
  8. 如申請專利範圍第1項至第7項中任一項所述的高功率半導體元件，更包括一緩衝層，形成於該基板和該通道層之間，以及一介電層，形成於該連接部與該底牆、該第一、第二半導體層之間。
  9. 如申請專利範圍第8項所述的高功率半導體元件，其中該介電層之材料可選自氮化矽、氧化矽及氮化氧矽所構成之群組。
  10. 一種高功率半導體元件，包括： 一基板； 一第一PIN二極體結構，位於該基板上； 一第二PIN二極體結構，位於該基板上；以及 一具有蕭特基接面之結構，位於該基板上，其中該第一PIN二極體結構、該第二PIN二極體結構，以及該具有蕭特基接面之結構彼此並聯。
  11. 一種高功率半導體元件，包括： 一基板； 一通道層位於基板上； 一第一半導體閘極位於該通道層上； 一凹陷型閘極位於該通道層上；以及 一第二半導體閘極位於該通道層上；其中該第一半導體閘極、該凹陷型閘極，以及該第二半導體閘極彼此並聯。
  12. 如申請專利範圍第11項所述的高功率半導體元件，其中該第一半導體閘極具有一第一電極、該凹陷型閘極具有一連接部、該第二半導體閘極具有一第二電極，該連接部與該第一電極以及該第二電極電連接。
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