TW201740531A - 半導體裝置、導通孔結構及其形成方法 - Google Patents

Abstract

本發明提供了半導體裝置、導通孔結構及其形成方法，半導體裝置包含貫穿基底的導通孔結構，也包含導通孔結構上的頂部金屬層和電子元件，以及導通孔結構下的底部金屬層和另一電子元件。導通孔結構包含貫穿孔洞，由基底的第一表面延伸至相對的第二表面。導通孔結構包含貫穿孔洞內的填充絕緣層，也包含貫穿孔洞內環繞填充絕緣層的第一導電層，其中一部分第一導電層在填充絕緣層下，且位於貫穿孔洞的底部。導通孔結構更包含位於貫穿孔洞側壁上且環繞第一導電層的第一絕緣層。

Description

半導體裝置、導通孔結構及其形成方法

本發明是關於半導體裝置，特別是有關於半導體裝置之導通孔結構及其形成方法。

傳統的二維(2D)製程技術中，必須在平面上拉長金屬導線，經過許多不同的結構層才能連接兩個裝置，導致訊號的衰減，以及成本的提高。因此，為突破此瓶頸發展了半導體三維(3D)積體電路(integrated circuit，IC)的技術，其中矽導通孔(through silicon via，TSV)是核心技術之一，原本長距離的金屬導線，藉由TSV技術垂直導通堆疊的晶片，使訊號傳遞方式由水平改成垂直傳輸，可增加晶片堆疊密度、縮小體積、降低功耗、提升訊號傳輸速度，進而增加產品的效能，應用層面相當廣泛。

雖然目前存在的半導體裝置之導通孔結構及其形成方法已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，因此矽導通孔技術目前仍有需努力的方向。

本揭示提供了半導體裝置之導通孔結構的實施例 及其形成方法，其可以透過多個絕緣層-導電層-絕緣層的三明治結構，克服因為填入的材料機械性質和熱膨脹係數不同，所產生應力分布不均、易產生裂縫的問題。

根據一些實施例，提供半導體裝置之導通孔結構。此導通孔結構包含由基底的一表面延伸至相對另一表面的貫穿孔洞。導通孔結構包含設置於貫穿孔洞內的填充絕緣層。導通孔結構也包含設置於貫穿孔洞內的第一導電層，此第一導電層環繞填充絕緣層，其中一部分第一導電層在填充絕緣層下，並位於貫穿孔洞的底部。導通孔結構更包含設置於貫穿孔洞之側壁上的第一絕緣層，此第一絕緣層環繞第一導電層。

根據一些實施例，提供半導體裝置。此半導體裝置包含由基底的一表面延伸至相對另一表面的貫穿孔洞。半導體裝置包含設置於貫穿孔洞內的填充絕緣層。半導體裝置包含設置於貫穿孔洞內的第一導電層，此第一導電層環繞填充絕緣層，其中一部分第一導電層在填充絕緣層下，並位於貫穿孔洞的底部。半導體裝置也包含設置於貫穿孔洞之側壁上的第一絕緣層，此第一絕緣層環繞第一導電層。半導體裝置更包含鄰接於貫穿孔洞之底部的底部金屬層，此底部金屬層電連接於電子元件，其中位於貫穿孔洞底部的一部分第一導電層電連接於底部金屬層。半導體裝置包含鄰接於貫穿孔洞頂部的頂部金屬層，此頂部金屬層電連接於另一電子元件。

根據一些實施例，提供半導體裝置之導通孔結構的形成方法。此方法包含在基底內形成孔洞，在孔洞內形成填充絕緣層。此方法包含在孔洞內形成環繞填充絕緣層的第一導 電層，其中一部分第一導電層形成於填充絕緣層下，且位於孔洞之底部。此方法包含在孔洞內形成環繞第一導電層的第一絕緣層。此方法也包含在基底之頂面實施平坦化製程，移除孔洞外的填充絕緣層、第一導電層和第一絕緣層。此方法更包含在基底之底面實施底部研磨製程，移除一部分基底和位於孔洞底部的第一絕緣層。

100a、100b、100c、100d‧‧‧導通孔結構

100a’、100b’、100c’、100d’‧‧‧半導體裝置

101‧‧‧第一表面

102‧‧‧基底

102F‧‧‧頂面

102B‧‧‧底面

103‧‧‧第二表面

104‧‧‧孔洞

106‧‧‧第一絕緣層

108‧‧‧第二絕緣層

108’‧‧‧蝕刻的第二絕緣層

110‧‧‧填充絕緣層

112、114、116、118‧‧‧阻障層

120‧‧‧第一導電層

122‧‧‧第二導電層

125‧‧‧底部金屬層

130‧‧‧頂部金屬層

140、150‧‧‧電子元件

200‧‧‧蝕刻製程

藉由以下的詳述配合所附圖式，我們能更加理解本揭示的觀點。值得注意的是，根據工業上的標準慣例，許多特徵並沒有按照比例繪製。事實上，為了能清楚地討論，不同特徵的尺寸可能被增加或減少。

第1A-1G圖是根據本揭示的一些實施例，顯示形成導通孔結構不同階段的剖面示意圖；第1H圖是根據本揭示的一些實施例，顯示半導體裝置的剖面示意圖；第2A-2F(包含2F-1和2F-2)圖是根據本揭示的一些實施例，顯示形成導通孔結構不同階段的剖面示意圖；第2G-1和2G-2圖是根據本揭示的一些實施例，顯示半導體裝置的剖面示意圖；第3A-3F圖是根據本揭示的一些實施例，顯示形成導通孔結構不同階段的剖面示意圖；第3G圖是根據本揭示的一些實施例，顯示半導體裝置的剖面示意圖。

以下揭示提供了很多不同的實施例或實例，用於實施所提供的標的之不同元件。組件和配置的具體實例描述如下，以簡化本揭示。當然，這些僅僅是實例，並非用以限定本揭示。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭示可能在不同的實例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。

本揭示提供形成半導體裝置之導通孔結構的實施例。第1A-1G圖是根據本揭示的一些實施例，顯示形成導通孔結構100a不同階段的剖面示意圖。

根據一些實施例，如第1A圖所示，在基底102內形成孔洞104。基底102可由矽或其他半導體材料製成，或者，基底102可包含其他元素半導體材料，例如鍺(Ge)。一些實施例中，基底102由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。一些實施例中，基底102由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，基底102包含磊晶層。舉例而言，基底102有覆蓋在塊材半導體之上的磊晶層。

一些實施例中，孔洞104可藉由適當的製程，例如微影和蝕刻製程來形成。

根據一些實施例，如第1B圖所示，在孔洞104的側壁、底部和基底102的頂面102F上依序形成第一絕緣層106、阻障層112、第一導電層120和阻障層114。一些實施例中，第一絕緣層106、阻障層112、第一導電層120和阻障層114的沉積係使用化學氣相沉積(chemical vapor deposition，CVD)製程、流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)製程、原子層沉積(Atomic layer deposition，ALD)製程、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)製程、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、其他合適的製程或前述之組合。

一些實施例中，第一絕緣層106包含介電材料，例如氧化矽、氮氧化矽、氮化矽或前述之組合。阻障層112的形成係用以防止沉積導電層所需的氣體與絕緣層的材料反應。一些實施例中，阻障層112和114由鈦或氮化鈦組成，以提高與絕緣層之間的黏著性。一些實施例中，第一導電層120包含金屬或其他合適的導電材料，例如：鎢、銅、鎳、鋁、WSi_x、多晶矽或前述之組合。

根據一些實施例，如第1C圖所示，於基底102的頂面102F實施平坦化製程移除孔洞104外的第一絕緣層106、阻障層112、114和第一導電層120，以暴露基底102的頂面102F。平坦化製程包含化學機械研磨(chemical mechanical polishing，CMP)製程、研磨(grinding)製程、蝕刻製程、其他合適的製程或前述之組合。一些實施例中，此步驟可以省略，待孔洞104填充完成後一併實施平坦化製程，以移除孔洞104外的材料直至暴露基底102的頂面102F。

根據一些實施例，如第1D圖所示，在孔洞104內形成填充絕緣層110。填充絕緣層110包含介電材料，例如氧化矽、氮氧化矽、氮化矽或前述之組合。一些實施例中，填充絕緣層110的沉積係使用化學氣相沉積(CVD)製程、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition，APCVD)製程、其他合適的製程或前述之組合。值得注意的是，填充絕緣層110內部孔隙(void)的頂部需低於基底102的頂面102F。

根據一些實施例，如第1E圖所示，於基底102的頂面102F實施平坦化製程移除孔洞104外的填充絕緣層110，以暴露第一導電層120和基底102的頂面102F，平坦化製程包含化學機械研磨(CMP)製程、研磨製程、蝕刻製程、其他合適的製程或前述之組合。

根據一些實施例，如第1F圖所示，於基底102的頂面102F形成頂部金屬層130，並於頂部金屬層130上形成電子元件150。一些實施例中，電子元件150可包含一或多層的導電層和介電層。

根據一些實施例，如第1G圖所示，於基底102的底面102B實施平坦化製程移除一部分基底102和位於孔洞104底部的一部分第一絕緣層106，以暴露阻障層112(如第1G圖) 或第一導電層120(未繪示)，其中以基底102的頂面102F為導通孔結構100a的第一表面101，以基底102的底面102B為導通孔結構100a的第二表面103，第一表面101至第二表面103之間的部分形成導通孔結構100a。一些實施例中，平坦化製程包含化學機械研磨(CMP)製程、研磨製程、蝕刻製程、其他合適的製程或前述之組合。導通孔結構100a包含貫穿孔洞104，由基底102的第一表面101延伸至相對的第二表面103。導通孔結構100a包含填充絕緣層110，設置於貫穿孔洞104內。導通孔結構100a也包含設置於貫穿孔洞104內的第一導電層120，環繞填充絕緣層110，其中一部分第一導電層120在填充絕緣層110下，且位於貫穿孔洞104的底部。導通孔結構100a更包含設置於貫穿孔洞104之側壁上的第一絕緣層106，環繞第一導電層120。

接續前述，第1H圖是根據本揭示的一些實施例，顯示半導體裝置100a’的剖面示意圖。在導通孔結構100a相對於第一表面101的第二表面103上形成底部金屬層125，並於底部金屬層125上形成另一電子元件140。一些實施例中，電子元件140可包含一或多層的導電層和介電層。一些實施例中，半導體裝置100a’透過底部金屬層125電連接位於半導體裝置100a’下方的電子元件140，以及透過頂部金屬層130電連接位於半導體裝置100a’上方的另一電子元件150，以形成半導體裝置100a’。一些實施例中，底部金屬層125和頂部金屬層130的材料為CrAu、TiAu、TiNiAu、TiNiAg或前述之組合，可藉由電鍍(plating)、化學氣相沉積、物理氣相沉積 (physical vapor deposition，PVD)或前述之組合製成。一些實施例中，電子元件140和150可為兩個不同的晶片之一部分。一些其他的實施例中，電子元件140可電連接一部分的積體電路，電子元件150可電連接一部分的另一積體電路。

第2A-2F(包含2F-1和2F-2)圖是根據本揭示的一些實施例，顯示形成導通孔結構100b和100c不同階段的剖面示意圖。導通孔結構100b和100c均較第1G圖所示之導通孔結構100a具有更多層的導電層、絕緣層和阻障層，用於形成導通孔結構100b和100c之製程和材料可相似或等同於用於形成導通孔結構100a之製程和材料，在此便不重複。

根據一些實施例，如第2A圖所示，在基底102內藉由微影或蝕刻製程形成孔洞104。

接續前述，如第2B圖所示，在孔洞104的側壁、底部和基底102的頂面102F上依序形成第一絕緣層106、阻障層112、第一導電層120、阻障層114、第二絕緣層108、阻障層116、第二導電層122和阻障層118。形成第一導電層120和第二導電層122的製程安排係有彈性的。一些實施例中，在前段製程(front-end-of-line，FEOL)形成第一導電層120，在後段製程(back-end-of-line，BEOL)形成第二導電層122。一些實施例中，在前段或後段製程一起形成第一導電層120和第二導電層122。因此，可依據製程的需求，針對第一導電層120和第二導電層122選用不同特性的導電材料(例如耐高溫性)。

根據一些實施例，如第2C圖所示，在孔洞104內形成填充絕緣層110。值得注意的是，在一些實施例中，針對 基底102的頂面102F的平坦化製程可實施於填充絕緣層110形成之前，移除孔洞104外的第一絕緣層106、第一導電層120、第二絕緣層108、第二導電層122和阻障層112、114、116、118，以暴露基底102的頂面102F，然後才形成填充絕緣層110。

根據一些實施例，如第2D圖所示，在形成填充絕緣層110後，於基底102的頂面102F實施平坦化製程同時移除孔洞104外的第一絕緣層106、第一導電層120、第二絕緣層108、第二導電層122、填充絕緣層110和阻障層112、114、116、118，以暴露基底102的頂面102F，並讓孔洞104內的第一絕緣層106、第一導電層120、第二絕緣層108、第二導電層122、填充絕緣層110和阻障層112、114、116、118與基底102的頂面102F齊平。

根據一些實施例，如第2E圖所示，於基底102的頂面102F形成頂部金屬層130，並於頂部金屬層130上形成電子元件150。一些實施例中，電子元件150可包含一或多層的導電層和介電層。

根據一些實施例，如第2F-1圖所示，於基底102的底面102B實施平坦化製程移除一部分的基底102和位於孔洞104底部的一部分第一絕緣層106，以暴露阻障層112(如第2F-1圖)或第一導電層120(未繪示)，其中以基底102的頂面102F為導通孔結構100b的第一表面101，以基底102的底面102B為導通孔結構100b的第二表面103，第一表面101至第二表面103之間的部分形成導通孔結構100b。導通孔結構100b 相較於導通孔結構100a更包含第二導電層122，設置於填充絕緣層110與第一導電層120之間，且一部分第二導電層122在填充絕緣層110下。導通孔結構100b相較於導通孔結構100a更包含第二絕緣層108，設置於第一導電層120與第二導電層122之間，且一部分第二絕緣層108在第二導電層122下。

根據一些其他的實施例，如第2F-2圖所示，於基底102的頂面102F實施平坦化製程後，於基底102的底面102B實施平坦化製程移除一部分的基底102、位於孔洞104底部的一部分第一絕緣層106、位於孔洞104底部的一部分第一導電層120和位於孔洞104底部的一部分第二絕緣層108，直到暴露阻障層116(如第2F-2圖所示)或第二導電層122(未繪示)，其中以基底102的頂面102F為導通孔結構100c的第一表面101，以基底102的底面102B為導通孔結構100c的第二表面103，第一表面101至第二表面103之間的部分形成導通孔結構100c。導通孔結構100c相較於導通孔結構100b更研磨至孔洞104內部，直到暴露阻障層116或第二導電層122。導通孔結構100c與導通孔結構100b相比，第一表面101至第二表面103之間的距離較短。

第2G-1和2G-2圖是根據本揭示的一些實施例，顯示半導體裝置100b’和100c’的剖面示意圖。接續第2F-1圖，如第2G-1圖所示，在導通孔結構100b相對於第一表面101的第二表面103上形成底部金屬層125，並於底部金屬層125上形成另一電子元件140。一些實施例中，電子元件140可包含一或多層的導電層和介電層。一些實施例中，導通孔結構100b 透過底部金屬層125電連接位於導通孔結構100b下方的電子元件140，以及透過頂部金屬層130電連接位於導通孔結構100b上方的另一電子元件150，以形成半導體裝置100b’。值得注意的是，導通孔結構100b的第一導電層120和第二導電層122僅透過頂部金屬層130電性連接。

接續第2F-2圖，如第2G-2圖所示，在導通孔結構100c相對於第一表面101的第二表面103上形成底部金屬層125，並於底部金屬層125上形成另一電子元件140。一些實施例中，電子元件140可包含一或多層的導電層和介電層。一些實施例中，導通孔結構100c透過底部金屬層125電連接位於導通孔結構100c下方的電子元件140，以及透過頂部金屬層130電連接位於導通孔結構100c上方的另一電子元件150，以形成半導體裝置100c’。在此實施例中，導通孔結構100c的第一導電層120和第二導電層122透過底部金屬層125和頂部金屬層130皆可電性連接。

第3A-3F圖是根據本揭示的一些實施例，顯示形成導通孔結構100d不同階段的剖面示意圖。導通孔結構100d相較第1G圖所示之導通孔結構100a具有更多層的導電層、絕緣層和阻障層。導通孔結構100d相似於第2F-1圖所示之導通孔結構100b，其差異在於孔洞104的底部，第一導電層120與第二導電層122之間有無直接電性接觸。用於形成導通孔結構100d之製程和材料可相似或等同於用於形成導通孔結構100a、100b和100c之製程和材料，在此便不重複。

根據一些實施例，第3A圖的孔洞104之形成與第 2A圖的孔洞104結構相似，在孔洞104的側壁和底部及基底102的頂面102F上依序形成第一絕緣層106、阻障層112、第一導電層120、阻障層114和第二絕緣層108。

根據一些實施例，如第3A和3B圖所示，對位於孔洞104底部的第二絕緣層108實施蝕刻製程200，以移除位於孔洞104底部的一部分第二絕緣層108，形成蝕刻的第二絕緣層108’(如第3B圖所示)。一些實施例中，蝕刻製程200的實施係使用反應式離子蝕刻(reactive ion etch，RIE)製程。

接續前述，根據一些實施例，如第3C和3D圖所示，在孔洞104內、基底102的頂面102F上、暴露的阻障層114上和蝕刻的第二絕緣層108’之表面依序沉積阻障層116、第二導電層122、阻障層118和填充絕緣層110。

根據一些實施例，如第3E圖所示，於基底102的頂面102F形成頂部金屬層130，並於頂部金屬層130上形成電子元件150。一些實施例中，電子元件150可包含一或多層電子元件150。一些實施例中，電子元件150可包含一或多層的導電層和介電層。

根據一些實施例，如第3F圖所示，在形成填充絕緣層110後，於基底102的頂面102F實施平坦化製程移除孔洞104外的第一絕緣層106、第一導電層120、第二絕緣層108、第二導電層122、填充絕緣層110和阻障層112、114、116、118，以暴露基底102的第一表面101，並使孔洞104內的第一絕緣層106、第一導電層120、第二絕緣層108、第二導電層122、填充絕緣層110和阻障層112、114、116、118與基底102 的第一表面101齊平，於基底102的底面102B實施平坦化製程移除一部分基底102和位於孔洞104底部的一部分第一絕緣層106，以暴露阻障層112(如第3F圖所示)或第一導電層120(未繪示)，其中以基底102的頂面102F為導通孔結構100d的第一表面101，以基底102的底面102B為導通孔結構100d的第二表面103，第一表面101至第二表面103之間的部分形成導通孔結構100d。導通孔結構100d相較導通孔結構100a更包含第二導電層122，設置於填充絕緣層110與第一導電層120之間，且一部分第二導電層122在填充絕緣層110下。導通孔結構100d相較於導通孔結構100a更包含第二絕緣層108，設置於第一導電層120與第二導電層122之間，但不包含一部分第二絕緣層108在第二導電層122下。導通孔結構100d相較導通孔結構100b的差異在位於孔洞104底部的第一導電層120和位於孔洞104底部的第二導電層122之間並無第二絕緣層108，第一導電層120的底部鄰接於第二導電層122的底部，使得第一導電層120和第二導電層122彼此電性連接。

接續前述，如第3G圖所示，在導通孔結構100d相對於第一表面101的第二表面103上形成底部金屬層125。一些實施例中，導通孔結構100d透過底部金屬層125電連接位於導通孔結構100d下方的電子元件140，以及透過頂部金屬層130電連接位於導通孔結構100d上方的另一電子元件150，以形成半導體裝置100d’。值得注意的是，在此實施例中，第一導電層120的底部鄰接於第二導電層122的底部，使得第一導電層120和第二導電層122彼此電性連接，其中阻障層114 和116互相接觸，並在第一導電層120和第二導電層122之間。

導通孔結構100b和100d皆具有兩層導電層120和122的結構，且兩層導電層120和122皆包含一部分位於填充絕緣層110下，但導通孔結構100b和100d電路設計仍有差異。相較之下，導通孔結構100d的電阻較導通孔結構100b低，而導通孔結構100b的應力較導通孔結構100d分布均勻。一些實施例中，在孔洞104內沉積兩組以上的絕緣層-導電層結構，其所形成的導通孔結構(例如導通孔結構100b、100c和100d)與導通孔結構100a相比應力分布更均勻。

本揭示的實施例中，關於導通孔結構之各層的厚度，阻障層因為用途為隔絕導電層與絕緣層之故，所以厚度較薄，而填滿孔洞的填充絕緣層則較厚，除此之外，其餘的第一絕緣層106、第二絕緣層108、第一導電層120和第二導電層122的厚度大抵上一致，可依據孔洞104的大小做適度的調整。一些實施例中，第一絕緣層106、第二絕緣層108、第一導電層120和第二導電層122的厚度在約1μm到約10μm的範圍內。

本揭示的半導體裝置之導通孔結構的製程是彈性的。上述實施例的導通孔結構可形成於整體半導體裝置製程的前段製程(FEOL)或後段製程(BEOL)，相關的導電材料可根據製程的安排做選擇。上述的導通孔結構實施例也符合低電阻之要求，且有效解決以往導通孔結構因填滿孔洞的導電材料與基底之不同材料的熱膨脹和機械性質不同，所引起的應力集中問題。

以上概述數個實施例為特徵，以便在本發明所屬技術領域中具有通常知識者可以更理解本揭示的觀點。在發明所屬技術領域中具有通常知識者應該理解他們能以本揭示為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭示的精神與範圍，且他們能在不違背本揭示之精神和範圍之下，做各式各樣的改變、取代和替換。

100a’‧‧‧半導體裝置

100a‧‧‧導通孔結構

101‧‧‧第一表面

102‧‧‧基底

103‧‧‧第二表面

106‧‧‧第一絕緣層

110‧‧‧填充絕緣層

112、114‧‧‧阻障層

120‧‧‧第一導電層

125‧‧‧底部金屬層

130‧‧‧頂部金屬層

140、150‧‧‧電子元件

Claims (16)

1. 一種半導體裝置之導通孔結構，包括：一貫穿孔洞，由一基底的一第一表面延伸至相對的一第二表面；一填充絕緣層，設置於該貫穿孔洞內；一第一導電層，設置於該貫穿孔洞內，且環繞該填充絕緣層，其中一部分該第一導電層在該填充絕緣層之下，且位於該貫穿孔洞的底部；以及一第一絕緣層，設置於該貫穿孔洞的側壁上，且環繞該第一導電層。
2. 如申請專利範圍第1項所述之半導體裝置之導通孔結構，更包括：一第二導電層，設置於該填充絕緣層與該第一導電層之間，其中一部分該第二導電層在該填充絕緣層之下；以及一第二絕緣層，設置於該第一導電層與該第二導電層之間。
3. 如申請專利範圍第2項所述之半導體裝置之導通孔結構，其中一部分該第二絕緣層在該第二導電層之下。
4. 如申請專利範圍第2項所述之半導體裝置之導通孔結構，其中該第二導電層之該部分電連接於該第一導電層。
5. 如申請專利範圍第1項所述之半導體裝置之導通孔結構，更包括：一第二絕緣層，設置於該第一導電層與該第一絕緣層之間；以及一第二導電層，設置於該第一絕緣層與該第二絕緣層之間。
6. 一種半導體裝置，包括：一貫穿孔洞，由一基底的一第一表面延伸至相對的一第二表面；一填充絕緣層，設置於該貫穿孔洞內；一第一導電層，設置於該貫穿孔洞內，且環繞該填充絕緣層，其中一部分該第一導電層在該填充絕緣層之下，且位於該貫穿孔洞的底部；一第一絕緣層，設置於該貫穿孔洞的側壁上，且環繞該第一導電層；一底部金屬層，鄰接於該貫穿孔洞之底部，且電連接於一電子元件，其中位於該貫穿孔洞底部的該第一導電層之該部分電連接於該底部金屬層；以及一頂部金屬層，鄰接於該貫穿孔洞之頂部，且電連接於另一電子元件。
7. 如申請專利範圍第6項所述之半導體裝置，更包括：一第二導電層，設置於該填充絕緣層與該第一導電層之間，其中一部分該第二導電層在該填充絕緣層之下；以及一第二絕緣層，設置於該第一導電層與該第二導電層之間，其中一部分該第二絕緣層在該第二導電層之下。
8. 如申請專利範圍第6項所述之半導體裝置，更包括：一第二導電層，設置於該填充絕緣層與該第一導電層之間，其中一部分該第二導電層在該填充絕緣層之下，且電連接於該第一導電層；以及一第二絕緣層，設置於該第一導電層與該第二導電層之間。
9. 如申請專利範圍第6項所述之半導體裝置，更包括：一第二絕緣層，設置於該第一導電層與該第一絕緣層之間；以及一第二導電層，設置於該第一絕緣層與該第二絕緣層之間。
10. 一種半導體裝置之導通孔結構的形成方法，包括：在一基底內形成一孔洞；在該孔洞內形成一填充絕緣層；在該孔洞內形成一第一導電層環繞該填充絕緣層，其中一部分該第一導電層形成於該填充絕緣層之下，且位於該孔洞之底部；在該孔洞內形成一第一絕緣層環繞該第一導電層；在該基底之頂面實施一平坦化製程，移除該孔洞以外的該填充絕緣層、該第一導電層和該第一絕緣層；以及在該基底之底面實施一底部研磨製程，移除一部分該基底和位於該孔洞底部的該第一絕緣層。
11. 如申請專利範圍第10項所述之半導體裝置之導通孔結構的形成方法，其中實施該底部研磨製程直至暴露該第一導電層。
12. 如申請專利範圍第10項所述之半導體裝置之導通孔結構的形成方法，更包括：在該孔洞內形成一第二導電層於該填充絕緣層與該第一導電層之間，其中一部分該第二導電層形成於該填充絕緣層之下；以及在該孔洞內形成一第二絕緣層於該第一導電層與該第二導 電層之間，其中一部分該第二絕緣層形成在該第二導電層之下。
13. 如申請專利範圍第12項所述之半導體裝置之導通孔結構的形成方法，其中實施該底部研磨製程直至暴露該第一導電層。
14. 如申請專利範圍第12項所述之半導體裝置之導通孔結構的形成方法，其中實施該底部研磨製程直至暴露該第二導電層。
15. 如申請專利範圍第10項所述之半導體裝置之導通孔結構的形成方法，更包括：在該孔洞內形成一第二導電層於該填充絕緣層與該第一導電層之間，其中一部分該第二導電層形成在該填充絕緣層之下，且電連接於該第一導電層；在該孔洞內形成一第二絕緣層於該第一導電層與該第二導電層之間；以及在形成該第二絕緣層之後，實施一蝕刻製程以移除該第一導電層上一部分的該第二絕緣層。
16. 如申請專利範圍第15項所述之半導體裝置之導通孔結構的形成方法，其中實施該底部研磨製程直至暴露該第一導電層。