TW201733024A - 具有堆疊之電晶體裝置的積體電路 - Google Patents

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Abstract

本揭示的實施例說明一種積體電路，其包括：第一電晶體，形成於半導體基板第一側上；第二電晶體，形成於半導體基板的第二側上，其中，第二側是與第一側相反及平行的。在實施例中，積體電路又包含：第一電容器，位於半導體基板的第一側上且耦合至第一電晶體以形成第一記憶胞；以及，第二電容器，位於半導體基板的第二側上且耦合至第二電晶體以形成第二記憶胞。

Description

具有堆疊之電晶體裝置的積體電路
本揭示的實施例大致上係有關積體電路領域，特別有關具有堆疊電晶體裝置之積體電路。
縮減動態隨機存取記憶體(DRAM)及嵌入式DRAM(eDRAM)積體電路中記憶胞的尺寸是符合所需的。但是，由於存取電晶體中低漏電流的要求，所以，DRAM及eDRAM積體電路尺寸的縮小是困難的。將閘極長度縮減以縮小DRAM及eDRAM積體電路中的電晶體會使漏電流指數式地增加，這會造成DRAM及eDRAM記憶胞太快喪失電荷。
11‧‧‧晶圓
102‧‧‧晶粒
103a‧‧‧晶粒
103b‧‧‧晶粒
104‧‧‧電晶體結構
200‧‧‧積體電路
202a‧‧‧第一電晶體
202b‧‧‧第二電晶體
204a‧‧‧第一半導體側
204b‧‧‧第二半導體側
206‧‧‧半導體基板
208‧‧‧隔離氧化物層
210a‧‧‧第一電容器
210b‧‧‧第二電容器
212a‧‧‧第一記憶胞
212b‧‧‧第二記憶胞
300‧‧‧積體電路
302a‧‧‧第一電晶體
302b‧‧‧第二電晶體
304a‧‧‧第一半導體側
304b‧‧‧第二半導體側
306‧‧‧半導體基板
308‧‧‧隔離氧化物層
310a‧‧‧第一電容器
310b‧‧‧第二電容器
312a‧‧‧第一記憶胞
312b‧‧‧第二記憶胞
600‧‧‧計算裝置
配合附圖及下述詳細說明，將可容易瞭解實施例。為了便於說明，類似代號代表類似的結構元件。在附圖中，以舉例說明而非限定的方式顯示實施例。
圖1顯示根據某些實施例的晶圓形式及切割成單的形 式的舉例說明的晶粒之上視圖。
圖2顯示根據某些實施例的舉例說明之IC剖面側視圖。
圖3顯示根據某些實施例的舉例說明之替代IC剖面側視圖。
圖4是根據某些實施例的用以製造IC之製程的流程圖。
圖5是根據某些實施例的用以製造IC之另一製程的流程圖。
圖6顯示根據某些實施例的包含如此處所述的IC裝置之舉例說明的系統。
【發明內容及實施方式】
本揭示的實施例說明積體電路(IC)。IC包含半導體基板之第一側上的第一電晶體及半導體基板之第二側上的第二電晶體，其中，第二側是與第一側相反且平行的。在實施例中，積體電路又包含位於半導體基板的第一側上且耦合至第一電晶體以形成第一記憶胞的第一電容器、以及位於半導體基板的第二側上且耦合至第二電晶體以形成第二記憶胞的第二電容器。例如DRAM IC或eDRAM IC等設有如此堆疊的電晶體及記憶胞的記憶體IC可以增加每單位面積的記憶胞密度，而不會不利地增加漏電流。
在下述詳細說明中，將參考形成其一部份的附圖，其中，從頭到尾類似代號代表類似元件，以及，在附圖中， 藉由圖示以顯示實施本揭示的標的之實施例。須瞭解，在不悖離本揭示的範圍之下，可以使用其它實施例及可以作出結構及邏輯的改變。因此，下述詳細說明不應被視為限定性的，且實施例的範圍是由後附的申請專利範圍及它們的均等性來予以界定。
基於本揭示的目的，「A及/或B」之說明意指(A)、(B)、或(A及B)。基於本揭示的目的，「A、B及/或C」之說明意指(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
說明使用例如頂部/底部、側剖、之上/之下等等透視為基礎的說明。這些說明僅用以便於討論且不是要將此處所述的實施例應用侷限於任何特定方向。
說明可以使用「在實施例中」、或是「在某些實施例中」等詞句，它們都是意指一或更多個相同或不同的實施例。此外，與本揭示的實施例相關地使用之「包括」、「包含」、「具有」等詞是同義的。
此處使用「耦合」一詞與其衍生詞。「耦合」意指下述之一或更多。「耦合」可以意指二或更多個元件直接實體的或電接觸。但是，「耦合」也意指二或更多個元件彼此間接地接觸，但是仍然彼此協力或互動，且意指一或更多個其它元件耦合或連接在被說明成彼此耦合的元件之間。「直接耦合」一詞意指二或更多個元件直接接觸。
在各式各樣的實施例中，「形成在、沈積在、或以其 它方式配置在第二特徵上的第一特徵」之詞句意指第一特徵係形成、沈積、或配置在第二特徵上，且至少部份的第一特徵直接接觸(例如，直接實體的及/或電的接觸)或間接接觸(例如，具有一或更多個其它特徵在第一特徵與第二特徵之間)至少部份的第二特徵。
如同此處所使用般，「電路」一詞意指包含執行一或更多個軟體或韌體程式、結合的邏輯電路、及/或其它提供所述功能之適當的組件之特定應用積體電路(ASIC)、電子電路、處理器(共用的、專用的、或群組)及/或記憶體(共用的、專用的、或群組)、或是它們的部份。
圖1示意地顯示根據某些實施例之呈晶圓形式10及切割成單的形式100的舉例說明的晶粒102之上視圖。在某些實施例中，晶粒102可以是由例如矽或其它適當材料等半導體材料所構成的晶圓11的多個晶粒的其中之一(例如，晶粒102、103a、103b)。使用例如薄膜沈積、微影術、蝕刻、及與形成互補金屬氧化物半導體(CMOS)裝置有關的等等半導體製造技術，在晶圓11上形成多個晶粒。如同此處所述般，多個晶粒中的各晶粒是重複的半導體產品單元，其包含一或更多個IC(例如，圖2的IC 200)。
舉例而言，晶粒102包含具有電晶體結構104的電路(概要地顯示)，舉例而言，提供通道路徑給一或更多個電晶體裝置的移動電荷載子之一或更多個通道本體(例 如，鰭式結構、奈米佈線、平面本體、等等)、或源極/汲極區。舉例而言，例如電晶體電極組合件(例如，終端接點)等電互連結構可以被形成於一或更多個電晶體結構104上並與其耦合，以安排電能量進出電晶體結構104的路徑。舉例而言，終端接點可以與通道本體電耦合以提供閘極電極用於臨界電壓及/或源極/汲極電流的遞送，以提供用於電晶體裝置操作的移動電荷載子。為了簡明起見，雖然以橫越圖1中的晶粒102之實質部份的列來顯示電晶體結構104，但是，須瞭解，在其它實施例中，可以以樣式眾多的其它適當配置中的任何配置，將電晶體結構104配置於晶粒102上，舉例而言，包含垂直及水平特徵具有遠小於所示的尺寸。電晶體結構104可形成如此處所述的堆疊電晶體裝置。
在具體實施於晶粒中的半導體產品的製程完成之後，晶圓11會進行切割處理(singulation process)，其中，各晶粒(例如，晶粒102)彼此分開以提供離散的半導體產品的「晶片」。晶圓11可以具有各種尺寸。在某些實施例中，晶圓11具有從約25.4mm至約450mm之範圍的直徑。在其它實施例中，晶圓11可以包含其它尺寸及/或其它形狀。根據各式各樣的實施例，電晶體結構104可以以晶圓形式10或切割成單的形式100而被配置於半導體基板上。此處所述電晶體結構104可以被併入於晶粒102中以用於邏輯或記憶體、或其組合。在某些實施例中，電晶體結構104可以是系統晶片(SoC)組合件或是 特定應用IC(ASIC)的一部份。
圖2示意地顯示根據某些實施例之舉例說明的IC 200的剖面側視圖。IC 200代表堆疊電晶體配置的一個實例，其可包含半導體基板206的第一半導體側204a上的第一電晶體202a及半導體基板206的第二半導體側204b上的第二電晶體202b，其中，第二半導體側204b與第一半導體側204a相反且平行。第一半導體側204a及第二半導體側204b可以具有矽、或任何其它適當的半導體材料，半導體基板206可以包含中央隔離氧化物層208，其係在第一半導體側204a與第二半導體側204b之間並與它們平行。
在實施例中，IC 200可又包含位於第一半導體側204a上且耦合至第一電晶體202a之第一電容器210a、以及位於第二半導體側204b上且耦合至第二電晶體202b之第二電容器210b。第一電晶體202a及第一電容器210a可形成IC 200的第一記憶體胞212a，第二電晶體202b及第二電容器210b可形成IC 200的第二記憶體胞212b。在實施例中，IC 200可以是或包含DRAM IC或eDRAM IC。
舉例而言，電晶體202a及202b可包含例如，諸如通道本體及/或電晶體裝置的閘極/源極/汲極區之電晶體結構。如圖2中所示的實例，電晶體202a及202b可為如下所述的NMOS鰭式場效電晶體(finFET)。在實施例中，包含它們的閘極/源極/汲極區的電晶體202a及202b可彼此對齊或互相堆疊。為了彼此對齊，電晶體202a及202b 各自可具有相同的尺寸且以一者在另一者之上而垂直地成一直線。
如圖2所示，電晶體202a包含第一NMOS源極/汲極區220a和第二NMOS源極/汲極區222a，其延伸進入NMOS閘極區224a的相對立的橫向側上之第一半導體側204a中。NMOS源極/汲極區220a和222a中之一者可以操作為電晶體202a的源極，而NMOS源極/汲極區220a和222a中之另一者可以操作為電晶體202a的汲極。在實施例中，第一半導體側204a可為p型，並且，以例如平面或奈米佈線電晶體等製程，將NMOS源極/汲極區220a和222a形成於第一半導體側204a中，作為實質上朝向隔離氧化物層208延伸的n型區。在實施例中，NMOS源極/汲極區220a和222a可以延伸至隔離氧化物層208。
將NMOS源極/汲極區220a和222a分開的閘極區224a可具有閘極長度226a。NMOS閘極228a可為金屬，其可被設於閘極區224a之上且藉由閘極氧化物層230a而與第一半導體側204a分開。NMOS閘極228a可藉由延伸於且越過第一半導體側204a的第一外側氧化物隔離層234a來予以封裝。在實施例中，NMOS閘極228a可以被形成為延伸經過外側氧化物隔離層234a而至閘極氧化物層230a之鰭部。絕緣介電質235a可以被形成為圍繞NMOS閘極228a。NMOS源極/汲極接點236a及238a可以延伸經過第一外側氧化物隔離層234a及分別進入NMOS源極/汲極區220a和222a中，並且，可由磊晶半導 體(例如，矽、SiGe、Ge、GeSn、SiGeSn、例如InAs、InGaAs、InP、GaN等III-V族半導體、等等)、或是藉由標準的佈植/退火製程、或二者的組合所形成。在實施例中，NMOS源極/汲極接點236a和238a可以被形成為純金屬或金屬矽化物、金屬鍺化物等等，其延伸經過外側氧化物隔離層234a且分別進入NMOS源極/汲極區220a和222a中。絕緣介電質240a和242a可以封裝NMOS源極/汲極接點236a和238a，其中，它們延伸經過第一外側氧化物隔離層234a。
第一半導體側204a上的第一電容器210a可包含連續的第一金屬層244a、絕緣層246a、及第二金屬層248a，它們係彼此平行且平行於第一半導體側204a。第一金屬層244a可以藉由金屬通孔250a而被耦合至NMOS源極/汲極接點236a，並且，第二金屬層248a可以被耦合至地。位元線252a係耦合至NMOS源極/汲極接點238a，字線254a係耦合至NMOS閘極228a以提供IC 200的記憶體胞212a的字及位元定址。
類似地，電晶體202b可包含第一NMOS源極/汲極區220b及第二NMOS源極/汲極區222b，其延伸進入NMOS閘極區224b的相對立側上的第一半導體側204b中。源極/汲極區220b和222b以及閘極區224b分別與源極/汲極區220a和222a以及閘極區224a對齊。NMOS源極/汲極區220b和222b中之一者作為電晶體202b的源極，而NMOS源極/汲極區220b和222b中之另一者作為電晶體202b的 汲極。在實施例中，第一半導體側204b可以是p型的，並且，以例如平面或奈米佈線電晶體等製程，將NMOS源極/汲極區220b和222b形成於第一半導體側204b中，作為實質上朝向隔離氧化物層208延伸的n型區。在實施例中，NMOS源極/汲極區220b和222b可以延伸至隔離氧化物層208。
將NMOS源極/汲極區220b和222b分開的閘極區224b具有與閘極長度226a相同的閘極長度226b。NMOS閘極228b可為金屬，其係設於閘極區224b之上且藉由閘極氧化物層230b而與第一半導體側204b分開。NMOS閘極228b可藉由延伸於且越過第一半導體側204b的第一外側氧化物隔離層234b來予以封裝。在實施例中，NMOS閘極228b可以被形成為延伸經過外側氧化物隔離層234b而至閘極氧化物層230b之鰭部。絕緣介電質236b可以被形成為圍繞NMOS閘極228b。NMOS源極/汲極接點236b及238b可以延伸經過第一外側氧化物隔離層234b及分別進入NMOS源極/汲極區220a和222b中，並且，可由磊晶半導體(例如，矽、SiGe、Ge、GeSn、SiGeSn、例如InAs、InGaAs、InP、GaN等III-V族半導體、等等)、或是藉由標準的佈植/退火製程、或二者的組合所形成。在實施例中，NMOS源極/汲極接點236b和238b可以被形成為純金屬或金屬矽化物、金屬鍺化物等等，延伸經過外側氧化物隔離層234b且分別進入NMOS源極/汲極區220b和222b中。絕緣介電質240b和242b可以封裝 NMOS源極/汲極接點236b和238b，其中，它們延伸經過第一外側氧化物隔離層234b。
第一半導體側204b上的第一電容器210b可包含連續的第一金屬層244b、絕緣層246b、及第二金屬層248b，它們係彼此平行且平行於第一半導體側204b。第一金屬層244b可以藉由金屬通孔250b而被耦合至NMOS源極/汲極接點236b，並且，第二金屬層248b可以被耦合至地。金屬通孔250b與金屬通孔250a相對齊或堆疊。位元線252b係耦合至NMOS源極/汲極接點238b，字線254b係耦合至NMOS閘極228b以提供IC 200的記憶體胞212b的字及位元定址。
圖3示意地顯示根據某些實施例之舉例說明的替代IC 300的剖面側視圖。IC 300代表堆疊電晶體配置的另一實例，其可包含半導體基板306的第一半導體側304b上的第一電晶體302a及半導體基板306的第二半導體側304b上的第二電晶體302b，其中，第二半導體側304b與第一半導體側304a係相反且平行。第一半導體側304a及第二半導體側304b可以具有矽、或任何其它適當的半導體材料，半導體基板306可以包含中央隔離氧化物層308，係在第一半導體側304a與第二半導體側304b之間並與它們平行。在某些實施例中，包含它們的閘極/源極/汲極區的電晶體302a及302b可以係彼此對齊或互相堆疊。
在實施例中，IC 300可又包含位於第一半導體側 304a上且耦合至第一電晶體302a之第一電容器310a、以及位於第二半導體側304b上且耦合至第二電晶體302b之第二電容器310b。第一電晶體302a及第一電容器310a可形成IC 300的第一記憶體胞312a，第二電晶體302b及第二電容器310b可形成IC 300的第二記憶體胞312b。在實施例中，除了電容器310a和310b與電容器210a及210b不同地定向之外，電晶體302a及302b與電晶體202a及202b(圖2)可實質相同，並且，IC 300與IC 200(圖2)可實質相同。
在實施例中，第一半導體側304a上的第一電容器310a可包含連續的第一金屬層314a、絕緣層316a、及第二金屬層318a，它們係彼此平行的。第一金屬層314a可以藉由金屬通孔328a而被耦合至NMOS源極/汲極接點326a，並且，第二金屬層318a可以被耦合至地。第一電容器310a的層314a、316a、及318a可大致上垂直於第一半導體側304a。類似地，第二半導體側304b上的第二電容器310b可包含連續的第一金屬層314b、絕緣層316b、及第二金屬層318b，它們係彼此平行的。第一金屬層314b可以藉由金屬通孔328b而被耦合至NMOS源極/汲極接點326b，並且，第二金屬層318b可以被耦合至地。金屬通孔328b與金屬通孔328a係彼此對齊或互相堆疊。第二電容器310b的層314b、316b、及318b可大致上垂直於第二半導體側304b。
由於存取電晶體中低漏電流的要求，所以，將DRAM 及eDRAM IC中的記憶胞比例縮小會是困難的。假使將閘極長度縮減以縮小記憶胞的電晶體時，漏電流會增加(例如，指數式地)並造成比例縮小的DRAM或eDRAM記憶胞太快喪失電荷。在實施例中，IC 200及/或IC 300的堆疊電晶體及記憶胞可提供足以維持低電流洩漏及增加的每單位面積的記憶胞密度之閘極長度給DRAM或eDRAM裝置。IC 200及/或IC 300的堆疊電晶體及記憶胞可用以使每單位面積的記憶胞加倍，而不會使電荷固持時間劣化。
圖4是根據本實施例之製造IC的製程400的流程圖。舉例而言，製程400可用來製造例如DRAM IC或eDRAM IC等包含IC 200及/或IC 300之記憶體IC。
在402，製程400可包含在絕緣層上半導體(SOI)晶圓的第一半導體表面上製造第一層電晶體。SOI晶圓包含裝置層、掩埋的氧化物層、及塊體處理層。製造例如電晶體202a等第一層的電晶體包含在SOI晶圓的裝置層上製造電晶體的閘極/源極/汲極區，並且，使用包含一或更多個半導體層、氧化物層、介電層、絕緣體層、及/或金屬層等任何適當的材料層。
在404，製程400可包含在第一層電晶體之上製造第一隔離氧化物層。
在406，製程400可包含在第一隔離氧化物層上製造電容器、以及製造電容器與第一層的電晶體之間的互連，這會在半導體基板的第一側上形成記憶胞。
在408，製程400可包含將載送晶圓接合於記憶胞的第一層之上。
在410，製程400可包含移除SOI晶圓的塊體處理層至掩埋的氧化物層。
在412，製程400可包含在掩埋的氧化物層上製造第二半導體表面。
在414，製程400可包含在第二半導體表面上製造第二層電晶體。例如，電晶體202b等第二層電晶體的製造包含在第二半導體表面上製造電晶體的閘極/源極/汲極區，並且，使用包含一或更多個半導體層、氧化物層、介電層、絕緣體層、及/或金屬層等任何適當的材料層。
在416，製程400可包含在第二層電晶體上製造第二隔離氧化物層。
在418，製程400可包含在第一隔離氧化物層上製造電容器、以及製造電容器與第二層電晶體之間的互連，這會在半導體基板的第二側上形成記憶胞。
圖5是根據實施例之製造IC的另一製程500的流程圖。舉例而言，製程500可用來製造例如DRAM IC或eDRAM IC等包含IC 200及/或IC 300之記憶體IC。
在502，製程500可包含在半導體基板上形成半導體鰭。
在504，製程500可包含在半導體鰭的下部上形成下電晶體。在實施例中，形成下電晶體可包含移除部份半導體鰭及形成下電晶體的結構，其中，形成下電晶體的結構 可包含形成半導體的、導體的、及/或絕緣的組件和區域。下電晶體相當於圖2的電晶體202b或是圖3的電晶體302b。
在506，製程500可包含形成氧化物層以將半導體鰭的下部與半導體鰭的上部分開。
在508，製程500可包含在半導體鰭的上部上形成上電晶體。在實施例中，形成上電晶體可包含形成上電晶體的結構，這包含形成半導體的、導體的、及/或絕緣的組件和區域。上電晶體可相當於圖2的電晶體202a或是圖3的電晶體302a。
在510，製程500可包含在上電晶體上形成上隔離氧化物層。
在512，製程500可包含在上隔離氧化物層上形成電容器以及電容器與上電晶體之間的互連，這會在半導體基板的第一側上形成記憶胞。
在514，製程500可包含在上隔離氧化物層上形成背端互連及金屬層。
在516，製程500可包含移除半導體基板以露出下電晶體。以例如化學機械平坦化(CMP)、蝕刻、及/或機械研磨等一或更多個處理，移除半導體基板。
在518，製程500可包含在下電晶體上形成下隔離氧化物層。
在520，製程500可包含在下隔離氧化物層上形成電容器以及電容器與下電晶體之間的互連，這會在半導體基 板的第二側上形成記憶胞。
圖6示意地顯示根據某些實施例之包含如此處所述的IC(例如，根據製程400或製程500製造的IC及/或IC 200或IC 300)之舉例說明的系統(例如，計算裝置600)。計算裝置600的組件可被安裝於機殼中(例如，機殼608)。主機板602可包含多個組件，多個組件包括但不限於處理器604、至少一通訊晶片606、及一或更多個例如DRAM 610等包含IC 200或IC 300的記憶體IC。處理器604可被實體地及電氣地耦合至主機板602。在某些實施中，至少一通訊晶片606也被實體地及電氣地耦合至主機板602。在另外的實施中，通訊晶片606是處理器604的一部份。
取決於其應用，計算裝置600可包含可以或不可以被實體地及電地耦合至主機板602的其它組件。這些其它組件包含但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數器、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(例如，硬碟機、光碟(CD)、數位多功能影音光碟(DVD)、等等)。
通訊晶片606能夠無線通訊以用於與計算裝置600傳輸資料。「無線」一詞及其衍生詞用以說明經由使用通過 非固態介質之調變的電磁輻射來傳輸資料的電路、裝置、系統、方法、技術、通訊通道、等等。此詞並非意指相關連裝置未含有任何接線，但是，在某些實施例中，它們可能未含任何接線。通訊晶片606可以實施任何無線標準或是通信協定，其包含但不限於電機電子工程師學會(IEEE)標準，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如，IEEE 802.16-2005修訂)、長程演進(LTE)計算及任何修訂、更新及/或版本(例如，進階的LTE計劃、超行動寬頻(UMB)計劃(也稱為「3GPP2」)等等。IEEE 802.16共容的寬頻無線存取(BWA)網路一般被稱為WiMAX網路，WiMAX是代表全球互通微波接取的縮字，是通過IEEE 802.16標準的符合及互用性測試之產品認證標誌。通訊晶片606可以根據全球行動通訊系統(GSM)、一般封包無線電服務(GPRS)、全球行動電信系統(UMTS)、高速封包接取(HSPA)、演進的HSPA(E-HSPA)、或LTE網路操作。通訊晶片606可以根據GSM演進強化資料(EDGE)、GSM EDGE無線電接取網路(GERAN)、全球陸面無線電接取網路(UTRAN)、或演進的UTRAN(E-UTRAN)而操作。通訊晶片606的操作可以根據分碼多存取(CDMA)、分時多存取(TDMA)、數位強化無線電信(DECT)、演進資料最佳化(EV-DO)、其衍生、以及以3G、4G、5G、及更新的世代來標示的任何其它無線通信協定。在其它實施例中，通訊晶片606可以根 據其它無線協定而操作。
計算裝置600包含多個通訊晶片606。舉例而言，第一通訊晶片606可以專用於較短範圍的無線通訊，例如Wi-Fi及藍芽，而第二通訊晶片606可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
計算裝置600的處理器604可包含如此處所述的具有IC(例如，根據製程400或500製造的IC及/或IC 200或IC 300)的晶粒(例如，圖1的晶粒102)。舉例而言，併有IC 200或IC 300的晶粒102可以被安裝於封裝組合件中，封裝組合件係安裝於例如主機板602等電路板上。「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將該電子資料轉換成儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。額外地或替代地，計算裝置600的一或更多個其它組件包含如此處所述的例如DRAM 610、通訊晶片606、及/或ROM等IC(例如，根據製程400或500所製造的IC及/或IC 200或IC 300)。
在各式各樣的實施中，計算裝置600可以是行動計算裝置、膝上型電腦、輕省筆電、筆記型電腦、超薄筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位攝影機。在其它的實施 中，計算裝置600可以是處理資料的任何其它電子裝置。
實例
實例1包含積體電路，其包括：第一電晶體，係形成於半導體基板第一側上；第二電晶體，係形成於半導體基板的第二側上，其中，第二側是與第一側相反及平行的，並且，遍及半導體基板，第一及第二電晶體彼此對齊。
實例2包含實例1的積體電路，其中，第一及第二電晶體各自包含閘極，並且，其中，遍及半導體基板，第一及第二電晶體的閘極彼此對齊。
實例3包含實例2的積體電路，其中，第一及第二電晶體各自包含源極區和汲極區，且具有在源極區與汲極區之間的閘極長度，並且，其中，第一電晶體的閘極長度與第二電晶體的閘極長度相同。
實例4包含實例3的積體電路，又包括耦合至第一電晶體的源極區和汲極區的其中之一的第一電容器、以及耦合至第二電晶體的源極區和汲極區的其中之一的第二電容器。
實例5包含實例4的積體電路，其中，第一電容器藉由第一金屬通孔而被耦合至第一電晶體的源極區和汲極區的其中之一，以及，第二電容器藉由第二金屬通孔而被耦合至第二電晶體的源極區和汲極區的其中之一，並且，其中，遍及半導體基板，第一及第二通孔彼此對齊。
實例6包含實例4的積體電路，其中，第一電容器係 位於半導體基板的第一側上及第二電容器係位於半導體基板的第二側上。
實例7包含實例4的積體電路，其中，第一電容器及第一電晶體形成第一記憶胞，並且，第二電容器及第二電晶體形成第二記憶胞。
實例8包含實例7的積體電路，其中，積體電路又包含：耦合至第一電晶體的源極區和汲極區的其中之一的半導體基板之第一側上的第一位元線、以及耦合至第二電晶體的源極區和汲極區的其中之一的半導體基板之第二側上的第二位元線。
實例9包含實例7的積體電路，其中，第一及第二記憶胞具有隨機存取記憶體電路。
實例10包含實例7的積體電路，其中，第一及第二記憶胞具有嵌入式隨機存取記憶體電路。
實例11包含積體電路裝置的製造方法，包括：在半導體基板的第一側上形成第一電晶體；在半導體基板的第二側上形成第二電晶體，其中，第二側與第一側是相反的及平行的，並且，遍及半導體基板，第二電晶體形成為與第一電晶體對齊。
實例12包含實例11的方法，其中，半導體基板包含第一半導體基板子層及第二半導體基板子層以及在第一與第二半導體基板子層之間的隔離氧化物層，並且，其中，在半導體基板的第一側上形成第一電晶體包含在第一半導體基板子層上形成第一電晶體，以及，在半導體基板的第 二側上形成第二電晶體包含在第二半導體基板子層上形成第二電晶體。
實例13包含實例11的方法，其中，第一及第二電晶體各自包含閘極，並且，其中，方法又包含：遍及半導體基板，將第一及第二電晶體的閘極形成為彼此對齊。
實例14包含實例13的方法，其中，第一及第二電晶體各自包含源極區和汲極區，且具有在源極區與汲極區之間的閘極長度，並且，其中，該方法又包含形成具有第一閘極長度的第一電晶體以及形成具有與第一閘極長度相同的第二閘極長度之第二電晶體。
實例15包含實例11的方法，又包括：在半導體基板的第一側上形成第一電容器及第一電容器與第一電晶體之間的第一耦合；以及，在半導體基板的第二側上形成第二電容器及第二電容器與第二電晶體之間的第二耦合。
實例16包含實例15的方法，其中，形成第一及第二電容器包含形成實質上平行於半導體基板之分別的第一和第二側之連續的金屬、絕緣體、金屬層。
實例17包含實例15的方法，其中，形成第一及第二電容器包含形成實質上垂直於半導體基板之分別的第一和第二側之連續的金屬、絕緣體、金屬層。
實例18包含實例15的方法，其中，形成第一及第二耦合包含在半導體基板的分別的第一及第二側上形成彼此對齊之第一及第二耦合。
實例19包含實例15的方法，又包括：在耦合至第一 電晶體的半導體基板的第一側上形成第一位元線，以及，在耦合至第二電晶體的半導體基板的第二側上形成第二位元線。
實例20包含計算裝置，計算裝置包括：電路板；及，與電路板耦合的積體電路，積體電路包含：第一電晶體，係形成於半導體基板第一側上；第二電晶體，係形成於半導體基板的第二側上，其中，第二側是與第一側相反及平行的，並且，遍及半導體基板，第一及第二電晶體彼此對齊，以及，第一及第二電晶體各自包含閘極，並且，遍及半導體基板，第一及第二電晶體的閘極彼此對齊。
實例21包含實例20的計算裝置，其中，積體電路又包含位於半導體基板的第一側上且耦合至第一電晶體的源極區和汲極區的其中之一的第一電容器，以及，位於半導體基板的第二側上且耦合至第二電晶體的源極區和汲極區的其中之一的第二電容器。
實例22包含實例21的計算裝置，其中，第一電容器及第一電晶體形成第一記憶胞，以及，第二電容器及第二電晶體形成第二記憶胞。
實例23包含實例20的計算裝置，其中，半導體基板包含矽。
實例24包含實例20-23中任一實例的計算裝置，其中，計算裝置是包含天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數 器、加速計、陀螺儀、揚聲器、及相機的其中之一或更多的行動計算裝置。
各式各樣的實施例包含上述以連合形式(及)(例如，「及」可為「及/或」)說明的實施例中包含替代(或)實施例之上述實施例的任何適當的組合。此外，某些實施例包含具有指令儲存於上的一或更多個製造物件(例如，非暫時的電腦可讀取的媒體)，這些指令當被執行時會造成任何上述實施例的動作。此外，某些實施例包含設備或系統，設備或系統具有用於執行上述實施例的各種操作之任何適當機構。
包括摘要中所述的說明之實施的上述說明並不是竭盡性的或是要將本揭示的實施例侷限於揭示之精準的形式。雖然於此為了說明而解釋特定實施及實例，但是，如同習於相關技藝者所知般，在本揭示的範圍內各式各樣的均等修改是可能的。
慮及上述詳細說明，可以對本揭示的實施例作修改。在後附的申請專利範圍中使用的專有名詞不應被解釋為將本揭示的各式各樣的實施例限定於說明書及申請專利範圍中揭示的特定實施。確切而言，範圍完全由根據申請專利範圍解譯的建立原則所解釋之後附的申請專利範圍決定。
10‧‧‧晶圓形式
11‧‧‧晶圓
100‧‧‧切割成單的形式
102‧‧‧晶粒
103a‧‧‧晶粒
103b‧‧‧晶粒
104‧‧‧電晶體結構

Claims (24)

  1. 一種積體電路，包括：第一電晶體，係形成於半導體基板的第一側上；第二電晶體，係形成於該半導體基板的第二側上，其中，該第二側是與該第一側相反且平行的，並且，遍及該半導體基板，該第一及第二電晶體彼此對齊。
  2. 如申請專利範圍第1項的積體電路，其中，該第一及第二電晶體均包含閘極，並且，其中，遍及該半導體基板，該第一及第二電晶體的閘極彼此對齊。
  3. 如申請專利範圍第2項的積體電路，其中，該第一及第二電晶體各自包含源極區和汲極區，且具有在該源極區與該汲極區之間的閘極長度，並且，其中，該第一電晶體的閘極長度與該第二電晶體的閘極長度相同。
  4. 如申請專利範圍第3項的積體電路，又包括耦合至該第一電晶體的該源極區和該汲極區的其中之一的第一電容器、以及耦合至該第二電晶體的該源極區和該汲極區的其中之一的第二電容器。
  5. 如申請專利範圍第4項的積體電路，其中，該第一電容器藉由第一金屬通孔而被耦合至該第一電晶體的該源極區和該汲極區的其中之一，以及，該第二電容器藉由第二金屬通孔而被耦合至該第二電晶體的該源極區和該汲極區的其中之一，以及，其中，遍及該半導體基板，該第一及第二通孔彼此對齊。
  6. 如申請專利範圍第4項的積體電路，其中，該第 一電容器係位於該半導體基板的該第一側上以及該第二電容器係位於該半導體基板的該第二側上。
  7. 如申請專利範圍第4項的積體電路，其中，該第一電容器及該第一電晶體形成第一記憶胞，並且，該第二電容器及該第二電晶體形成第二記憶胞。
  8. 如申請專利範圍第7項的積體電路，其中，該積體電路又包含：耦合至該第一電晶體的該源極區和該汲極區的其中之一的該半導體基板之該第一側上的第一位元線、以及耦合至該第二電晶體的該源極區和該汲極區的其中之一的該半導體基板之該第二側上的第二位元線。
  9. 如申請專利範圍第7項的積體電路，其中，該第一及第二記憶胞具有隨機存取記憶體電路。
  10. 如申請專利範圍第7項的積體電路，其中，該第一及第二記憶胞具有嵌入式隨機存取記憶體電路。
  11. 一種積體電路裝置的製造方法，包括：在半導體基板的第一側上形成第一電晶體；在該半導體基板的第二側上形成第二電晶體，其中，該第二側與該第一側是相反的及平行的，並且，遍及該半導體基板，該第二電晶體係形成為與該第一電晶體對齊。
  12. 如申請專利範圍第11項的方法，其中，該半導體基板包含第一半導體基板子層及第二半導體基板子層以及在該第一與第二半導體基板子層之間的隔離氧化物層，並且，其中，在該半導體基板的該第一側上形成第一電晶體包含在該第一半導體基板子層上形成該第一電晶體，以 及，在該半導體基板的該第二側上形成該第二電晶體包含在該第二半導體基板子層上形成該第二電晶體。
  13. 如申請專利範圍第11項的方法，其中，該第一及第二電晶體各自包含閘極，並且，其中，該方法又包含：遍及該半導體基板，將該第一及第二電晶體的閘極形成為彼此對齊。
  14. 如申請專利範圍第13項的方法，其中，該第一及第二電晶體各自包含源極區和汲極區，且具有在該源極區與該汲極區之間的閘極長度，並且，其中，該方法又包含形成具有第一閘極長度的該第一電晶體以及形成具有與該第一閘極長度相同的第二閘極長度之該第二電晶體。
  15. 如申請專利範圍第11項的方法，又包括：在該半導體基板的第一側上形成第一電容器及該第一電容器與該第一電晶體之間的第一耦合；以及在該半導體基板的該第二側上形成第二電容器及該第二電容器與該第二電晶體之間的第二耦合。
  16. 如申請專利範圍第15項的方法，其中，形成該第一及第二電容器包含形成實質上平行於該半導體基板之分別的第一和第二側之連續的金屬、絕緣體、金屬層。
  17. 如申請專利範圍第15項的方法，其中，形成該第一及第二電容器包含形成實質上垂直於該半導體基板之分別的第一和第二側之連續的金屬、絕緣體、金屬層。
  18. 如申請專利範圍第15項的方法，其中，形成該第一及第二耦合包含在該半導體基板的分別的該第一及第 二側上形成彼此對齊之該第一及第二耦合。
  19. 如申請專利範圍第15項的方法，又包括：在耦合至該第一電晶體的該半導體基板的該第一側上形成第一位元線，以及，在耦合至該第二電晶體的該半導體基板的該第二側上形成第二位元線。
  20. 一種計算裝置，包括：電路板；及，與該電路板耦合的積體電路，該積體電路包含：第一電晶體，係形成於半導體基板的第一側上；第二電晶體，係形成於該半導體基板的第二側上，其中，該第二側是與該第一側相反及平行的，並且，遍及該半導體基板，該第一及第二電晶體彼此對齊，以及，該第一及第二電晶體各自包含閘極，並且，遍及半導體基板，該第一及第二電晶體的閘極彼此對齊。
  21. 如申請專利範圍第20項的計算裝置，其中，該積體電路又包含位於該半導體基板的該第一側上且耦合至該第一電晶體的該源極區和該汲極區的其中之一的第一電容器，以及，位於該半導體基板的該第二側上且耦合至該第二電晶體的該源極區和該汲極區的其中之一的第二電容器。
  22. 如申請專利範圍第21項的計算裝置，其中，該第一電容器及該第一電晶體形成第一記憶胞，並且，該第二電容器及該第二電晶體形成第二記憶胞。
  23. 如申請專利範圍第20項的計算裝置，其中，該 半導體基板包含矽。
  24. 如申請專利範圍第20項的計算裝置，其中，該計算裝置是包含天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數器、加速計、陀螺儀、揚聲器、及相機的其中之一或更多的行動計算裝置。
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