TW201730924A - 於記憶體單元中形成多晶矽側壁氧化物區域之方法 - Google Patents

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沙吉得 卡比爾
梅爾 海馬斯
山土希 幕拉里
布拉德 科普
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微晶片科技公司
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Abstract

本發明揭示製造具有一側壁氧化物之一半導體裝置之一記憶體單元例如一EEPROM單元之方法。可在導電層上方形成包含一浮動閘極及一ONO膜之一記憶體單元結構。可藉由包含在該導電層之側表面上沈積一薄高溫氧化物(HTO)膜及執行一快速熱氧化(RTO)退火之一程序於該浮動閘極之一側表面上形成一側壁氧化物。可在執行該RTO退火之前或之後沈積該薄HTO膜。相較於已知先前技術，該側壁氧化物形成程序可例如在耐久性及資料保持方面提供一改良記憶體單元。

Description

於記憶體單元中形成多晶矽側壁氧化物區域之方法
本發明係關於半導體製造，且特定言之係關於一種於一記憶體單元(例如，具有一介電質層之一合併兩個電晶體記憶體單元，其包含一ONO堆疊膜及定位於記憶體電晶體之一浮動閘極與在該記憶體電晶體及選擇電晶體之間共用之閘極之間之一堆疊氧化物側壁)中形成一多晶矽側壁之方法。
EEPROM(電可抹除可程式化唯讀記憶體)單元係非揮發性半導體記憶體之一類別，其中資訊可電程式化至每個記憶體元件或單元中且自每個記憶體元件或單元抹除。浮動閘極EEPROM單元係一種類型之EEPROM單元(其中藉由將電子電荷放置於一「浮動閘極」上而儲存資訊)、通常係藉由使圍繞其之介電質層絕緣而與裝置之其他導電區域電隔離之一導電多晶矽區域。在讀取記憶體單元中可偵測浮動閘極上之電荷，此係因為其改變記憶體電晶體之臨限電壓。臨限電壓之此變化改變在讀取操作期間施加電壓至單元時流動通過該單元之電流量且可藉由一感測放大器電路偵測電流。 如上陳述，EEPROM單元係非揮發性，此意謂即使在關斷供應至其等之電力時其等必須保持其等之資訊(電荷狀態)。因此，儲存於浮動閘極上之電荷不隨時間「洩漏」出係至關重要的。含有EEPROM單元之一產品通常在其資料表中具有一保持規範，其表明在關斷供應至EEPROM記憶體單元之電力時該等記憶體單元將無錯誤地保持程式化至其等中之資訊之時間。圍繞該浮動閘極之介電質隔離必須具有極好之完整性且此完整性必須相對於記憶體裝置中之全部單元而存在。 在浮動閘極上之電荷通常藉由一「控制閘極」控制，該「控制閘極」可藉由稱為「ONO」之介電質之一3層堆疊而與該浮動閘極隔離，該3層堆疊係由二氧化矽之一底層、氮化矽(Si3 N4 )之一中間層及二氧化矽之一頂層組成，其中該ONO在浮動閘極與控制閘極之間提供一介電質隔離。 通常密封該浮動閘極之側壁以防止電荷(電壓)自浮動閘極洩漏。通常藉由形成於浮動閘極側壁上之一熱多晶矽氧化物(在本文中稱為「側壁氧化物」)提供此密封。該側壁氧化物可藉由一堆疊氧化物層之一垂直部分界定。圖1展示一習知EEPROM單元之一部分橫截面表示，其展示形成在一矽基板16上方且藉由一閘極或穿隧氧化物42與該矽基板16分離之一導電浮動閘極28。包含在一對氧化物層之間之氮化矽(Si3 N4 )層108之一介電質或ONO層32形成在該浮動閘極28之頂部上，且一控制閘極(圖1中未展示)可形成在該ONO及下伏浮動閘極28上方。 一側壁氧化物114可形成在浮動閘極28之一側表面或壁40上方以抑制電壓自浮動閘極28洩漏。取決於特定設計，側壁氧化物114可形成延伸在ONO層32上方及/或延伸至鄰近浮動閘極28之基板之一上表面上之一連續氧化物層之一部分。已使用不同技術來形成側壁氧化物114，該等技術具有各種缺點。例如，形成側壁氧化物之程序可導致在浮動閘極28下方非所要地生長氧化物(此可降低閘極氧化物42之有效面積)及/或在ONO介電質下面非所要地生長氧化物(例如，藉由浮動閘極28之頂部表面之氧化)，藉此有效地加厚ONO且減小單元之耦合電容。作為另一實例，用於形成側壁氧化物之一些程序可產生側壁氧化物之一非均勻(例如，向外隆起)形狀及/或可導致多晶矽控制閘極之尖銳隅角，此等皆係一般非所要的。 圖2繪示展現上文論述之非所要特徵之一例示性EEPROM結構之一影像。在此實例中，藉由以下之一兩步驟程序形成側壁氧化物：沈積一薄高溫氧化物(HTO)膜接著進行一爐氧化退火。如所示，所得結構展現：(a)如區域A處所指示，非所要氧化物橫向侵入ONO區域中；(b)如區域B處所指示，非所要氧化物侵入浮動閘極下方，從而導致有效穿隧氧化物厚度之一增大及穿隧通道面積之一減小；(c)如C處所指示，多晶矽2層(控制閘極)之非所要尖銳隅角；及(d)如D處所指示，側壁氧化物之一非均勻厚度，特定言之界定一向外隆起。
本發明之實施例提供在一記憶體單元中之一導電層之側壁上形成一多晶矽側壁氧化物(例如，於一EEPROM單元之浮動閘極上形成一側壁氧化物)之方法，其中相較於已知技術，該側壁氧化物形成程序可例如在耐久性及資料保持方面提供一改良記憶體單元。其他實施例提供一種具有根據所揭示之方法形成之此一多晶矽側壁氧化物之記憶體單元。 一些實施例提供一種製造一半導體裝置之一記憶體單元之方法，其包含沈積具有一頂部表面及一側表面之一導電層；在導電層之頂部表面上方形成一ONO層；及藉由包含以下步驟之一程序形成鄰近導電層之側表面之一側壁氧化物層：於導電層之側表面上沈積一薄高溫氧化物(HTO)膜；及執行一快速熱氧化(RTO)退火。在一項實施例中，在執行該RTO退火前沈積該薄HTO膜。在另一實施例中，在沈積該HTO膜前執行該RTO退火。 在一項實施例中，該沈積薄HTO膜具有在50 Å至120 Å之範圍內(例如，在60 Å至80 Å之範圍內)之一厚度。 在一些實施例中，RTO退火係在一乾燥O2 環境中在1000°C至2000°C之溫度範圍內執行達在25秒至60秒之範圍內之一持續時間。 在一項實施例中，RTO退火係在一乾燥O2 環境中在1050°C至1150°C之溫度範圍內(例如，1100°C)執行達在30秒至40秒之範圍內之一持續時間。
相關專利申請案 本申請案主張2015年12月10日申請之共同擁有之美國臨時專利申請案第62/265,660號之優先權，該案針對所有目的以引用之方式併入本文中。 本發明之實施例提供於一記憶體單元中之一導電層之側壁上形成一多晶矽側壁氧化物(例如，於一EEPROM單元之浮動閘極上形成一側壁氧化物)之方法。相較於已知先前技術，形成該側壁氧化物之所揭示方法提供一改良記憶體單元。 所揭示之方法可應用於任何適合記憶體單元(例如，一EEPROM單元或具有含一側壁氧化物之一導電層之其他記憶體單元)例如以用於抑制電壓自導電層洩漏。兩個例示性EEPROM單元併入根據圖3及圖4中展示之所揭示方法形成之側壁氧化物。 圖3繪示根據本發明之一項實施例之一EEPROM裝置之一p通道分裂閘極記憶體單元10。記憶體單元10可包含形成在一矽基板16上之一記憶體電晶體12及選擇電晶體14。可藉由p通道18及20以及N井22來界定基板16。元件符號24可係指可安置於p通道18上之一金屬源極接觸件，且元件符號26可係指安置於p通道20上之一金屬位元線(汲極)接觸件。 如圖3中所展示，記憶體電晶體12可包含界定一浮動閘極28之一第一導電層及界定與選擇電晶體14共用之一控制閘極30之一第二導電層以及安置於浮動閘極28與控制或共用閘極30之間之一介電質層32。介電質層32可包括一ONO膜34及界定ONO膜34上方及下方之氧化物層之一堆疊氧化物層36。因此，介電層32可稱為ONO層32。堆疊氧化物層36可具有一垂直部分及一水平部分。浮動閘極28具有一頂部表面38及一側表面40。 ONO層32安置於浮動閘極28與共用閘極30之間鄰近浮動閘極之頂部表面38。堆疊氧化物層36之垂直部分安置於浮動閘極28與共用閘極30之間鄰近浮動閘極28之側表面40之一部分。在本文中稱為「側壁氧化物」之該堆疊氧化物層之垂直部分抑制電荷自浮動閘極28之側表面40洩漏。可藉由如本文中揭示之一程序例如憑藉以下者形成浮動閘極28之側表面40上之側壁氧化物：藉由於浮動閘極28之側表面40上沈積一薄高溫氧化物(HTO)膜，接著進行結構之一快速熱氧化(RTO)退火，或替代地執行一RTO，接著沈積一HTO膜。 堆疊氧化物層36之水平部分安置於共用閘極30與基板16之間，且充當選擇電晶體之熱閘極氧化物。因為此層不含有氮化矽，所以其未陷獲電子且因此抑制選擇電晶體14之臨限電壓漂移。 選擇電晶體14可包含一字線30，如上文所提及，字線30亦係與記憶體電晶體12共用之閘極。亦可在浮動閘極28與矽基板16之間提供一閘極氧化物42。 圖4繪示其中共用閘極30'在浮動閘極28及ONO層32'之任一側上分裂(即，共用閘極30'圍繞浮動閘極及ONO層32'之整個側表面40)之一記憶體單元10'另一實施例。在此實施例中，堆疊氧化物層36'之垂直部分安置為鄰近浮動閘極28之整個側表面40。又，堆疊氧化物層36'之水平部分安置於共用閘極30'與基板16之間浮動閘極28之全部側上。該記憶體電晶體以12'表示且該選擇電晶體以14'表示。 如同圖3中展示之實施例中之側壁氧化物，可藉由如本文所揭示之一程序例如憑藉以下者形成圖4之實施例中之浮動閘極28之側表面40上之側壁氧化物：於浮動閘極28之側表面40上沈積一薄高溫氧化物(HTO)膜，接著進行結構之一快速熱氧化(RTO)退火，或替代地執行一RTO，接著沈積一HTO膜。 圖3及圖4中展示之EEPROM單元僅係本發明之兩個例示性實施方案。所揭示之方法可併入任何其他適合EEPROM單元或具有一側壁氧化物之其他記憶體單元中。 圖5A至圖5D繪示用於形成具有一浮動閘極、一控制閘極及根據本發明之一項實施例形成之一浮動閘極側壁氧化物之一EEPROM記憶體單元10之一例示性程序。 在已執行製造記憶體單元10之程序中之其他步驟(諸如井形成、裝置隔離、臨限調整植入物等)之後，可以任何適合方式例如藉由在由矽(Si)形成之基板16上生長一SiO2 層42來形成記憶體電晶體12之閘極氧化物42，如圖5A所展示。層42亦可係一穿隧氧化物且可具有任何適合厚度，例如，在60 Å至120 Å之範圍內。接著可以任何適合方式形成記憶體電晶體之浮動閘極28及ONO膜。舉例而言，可例如藉由以下者而在閘極氧化物42上沈積一多晶矽或非晶多晶矽層且用n或p摻雜劑摻雜以使其導電：在使用(POCl3 )氣體之一爐中退火，在沈積時原位摻雜多晶矽層或將適當摻雜劑物種離子植入至(例如)多晶矽層中。 接著，可於多晶矽層上沈積例如具有在60 Å至120 Å之範圍內之一厚度之SiO2 層106。在一些實施例中，可例如在800°C至1000°C之間熱退火層106以稠化及改良氧化物之絕緣品質。此層變為安置於浮動閘極28之頂部表面上之ONO層32之底部氧化物。接著，在SiO2 層106上沈積例如在60 Å至200 Å之範圍內之一厚度之氮化矽(Si3 N4 )層108。此層變為ONO層32之氮化矽層。 接著，可在堆疊上沈積一保護光阻層且用一遮罩加以圖案化以界定浮動閘極28。接著可各向異性地向下蝕刻膜之堆疊至基板16之頂部上之一SiO2 層42，從而導致圖5A中展示之結構。 接著可使用一標準濕式化學程序、一乾式電漿程序或一般技術者熟知之其他適合程序清潔晶圓。 如圖5B中所展示，在堆疊上方沈積例如具有在50 Å與120 Å之間(例如，在60 Å與80 Å之間且在一項例示性實施例中約70 Å厚)之一厚度之一薄高溫氧化物(HTO)層(SiO2 )114。如所示，該HTO層可沈積於Si3 N4 層108、浮動閘極28之垂直側表面40及閘極氧化物42上方。 接著可執行一快速熱氧化(RTO)以退火及稠化HTO氧化物114。可使用任何適合參數或配方執行RTO。在一些實施例中，RTO退火係在一乾燥O2 環境中在1000°C至1200°C之溫度範圍內執行達在25秒至60秒之範圍內之持續時間。在某些例示性實施例中，RTO退火係在一乾燥O2 環境中在1050°C至1150°C之溫度範圍內執行達在30秒至40秒之範圍內之持續時間。 RTO步驟引起結構之氧化，包含浮動閘極28之橫向氧化及基板16之未覆蓋部分之垂直氧化，以藉此增大氧化物層114之厚度。所得(加厚)氧化物層在圖5C中被指示為114'，其包含：(a)在Si3 N4 層108上方之形成ONO層32之頂部之一橫向部分；(b)鄰近浮動閘極28之側表面40之一垂直側壁氧化物部分；及(c)在基板16未由浮動閘極28覆蓋之部分上方之一橫向部分。 歸因於RTO步驟之浮動閘極28之橫向氧化可比其他習知技術更均勻，且可引起相較於習知技術之更少氧化物橫向侵入浮動閘極28下方(其非所要地加厚穿隧氧化物42)及浮動閘極28與Si3 N4 層108之間(其非所要地加厚ONO層32)。 在一些實施例中，在RTO之後在Si3 N4 層108上方之SiO2 層114'之總厚度可在50 Å與120 Å之間(例如，在60 Å與80 Å之間)，在浮動閘極28上之側表面上之SiO2 層114'(即，側壁氧化物)之總厚度可在100 Å與500 Å之間(例如，在200 Å與400 Å之間)，且在基板16上方之SiO2 層114'之總厚度可在100 Å與300 Å之間(例如，在200 Å與250 Å之間)。  接著，如圖5D中所繪示，可以任何適合方式形成EEPROM之控制閘極(或共用閘極)30。舉例而言，可在ONO層32及選擇電晶體閘極氧化物(層36'之水平部分)上沈積一多晶矽或非晶多晶矽層130，且用n或p摻雜劑摻雜以使該多晶矽或非晶多晶矽層130導電。接著可進行用以形成記憶體單元之剩餘組件之剩餘步驟(諸如源極及汲極區域以及金屬互連件之形成)以完成製造程序。 圖6A至圖6D繪示用於形成具有一浮動閘極、一控制閘極及根據本發明之另一實施例形成之一浮動閘極側壁氧化物之一EEPROM記憶體單元10之另一例示性程序。圖6A至圖6D之實施例大體上類似於圖5A至圖5D之實施例，惟快速熱氧化(RTO)步驟在沈積薄高溫氧化物(HTO)膜之前(而非之後)執行除外。 圖6A中展示之形成結構之程序類似於上文關於圖5A描述之程序且因此圖6A相同於圖5A。 在此實施例中，可對圖6A中展示之結構執行快速熱氧化(RTO)，此可導致圖6B中展示之結構。如圖6B中所展示，RTO可引起浮動閘極28之橫向氧化及基板16之未覆蓋部分之垂直氧化，以藉此界定氧化物層114。可使用任何適合參數或配方(例如，上文關於圖5C揭示之任何參數或配方)執行RTO退火。 在RTO之後，如圖6C中所展示，在堆疊上方沈積一薄高溫氧化物(HTO)膜(SiO2 )115。如所示，HTO層可藉由RTO程序沈積在Si3 N4 層108上方及經形成鄰近浮動閘極28及基板16之氧化物層114上方。在一些實施例中，HTO膜115可具有在50 Å與120 Å之間(例如，在60 Å與80 Å之間且在一項例示性實施例中約70 Å厚)之一厚度。如圖6C中展示，薄HTO膜115可與藉由RTO形成之氧化物層114組合以界定氧化物層114'。在一些實施例中，在浮動閘極28之側表面40上之氧化物層114'(即，側壁氧化物)之總厚度可在100 Å與500 Å之間(例如，在200 Å與400 Å之間)，且在基板16上方之氧化物層114'之總厚度可在100 Å與300 Å之間(例如，在200 Å與250 Å之間)。 如圖6D中所展示，接著可以任何適合方式(例如，使用上文關於圖5D論述之技術)在結構上方形成一控制閘極(或共用閘極)30。接著可進行用以形成記憶體單元之剩餘組件之剩餘步驟(諸如源極及汲極區域以及金屬互連件之形成)以完成製造程序。 圖7繪示展示針對具有藉由以下各者產生之一側壁氧化物之EEPROM單元之例示性耐久性測試結果之並排配置之三個圖表： (a)左側圖表：氧化物沈積外加爐退火之一先前技術；(b)中心圖表：圖5A至圖5D中展示之方法(HTO，接著RTO)；及(c)右側圖表：圖6A至圖6D中展示之方法(RTO，接著HTO)。 如所示，相較於使用應用其後接著爐退火之HTO之一先前技術側壁氧化物形成程序之記憶體單元，在使用上文論述之側壁氧化物形成方法產生之記憶體單元中改良耐久性效能，尤其在25°C及85°C兩者之耐久循環之情況下之Vtp高邊限降級。 圖8繪示展示針對具有藉由以下各者產生之一側壁氧化物之EEPROM單元之例示性資料保持測試結果之並排配置之三個圖表：(a)左側圖表：氧化物沈積外加爐退火之一先前技術；(b)中心圖表：圖5A至圖5D中展示之方法(HTO，接著RTO)；及(c)右側圖表：圖6A至圖6D中展示之方法(RTO，接著HTO)。 如所示，相較於使用應用其後接著爐退火之HTO之一先前技術側壁氧化物形成程序之記憶體單元，在使用上文論述之側壁氧化物形成方法產生之記憶體單元中改良資料保持效能。 圖9係包含一浮動閘極及藉由圖5A至圖5D中展示之方法(HTO，接著RTO)產生之側壁氧化物之一例示性EEPROM結構之一TEM影像。 圖10係包含一浮動閘極及藉由圖6A至圖6D中展示之方法(RTO，接著HTO)產生之側壁氧化物之一例示性EEPROM結構之一TEM影像。 如可見，藉由比較圖9 (HTO，接著RTO)及圖10 (RTO，接著HTO)與先前技術圖2 (HTO，接著爐退火)，源自當前所揭示側壁氧化物形成程序(圖9及圖10)之結構展現較少氧化物橫向侵入ONO及穿隧氧化物通道中、鄰近浮動閘極側壁之一更均勻側壁氧化物厚度及在多晶矽控制閘極之基底處之更少尖銳隅角，該等差異提供優於先前技術之改良記憶體單元效能。 總而言之，歸因於在ONO及通道下方之嚴重橫向侵入，一習知兩步驟爐側壁氧化物程序在先進EEPROM單元上引起效能問題。當前所揭示程序解決方案在HTO氧化物沈積之前或之後用一RTO退火程序取代爐氧化。當前所揭示內容可保留更多多晶矽1(浮動閘極)，提供一更均勻側壁氧化物，引起更少氧化物橫向侵入ONO及穿隧通道下方且具有更少尖銳多晶矽隅角。此外，所揭示解決方案可比其他先前技術解決方案更便宜且實施更簡單且具有更佳記憶體耐久性及資料保持可靠性。 雖然上文論述之例示性實施例涉及p通道單元之製造，但一般技術者將瞭解本發明同樣可應用於n通道單元。應進一步認知，本發明之實施例獨立於程式化及抹除記憶體單元之方法。此外，本發明通常可應用於EEPROM裝置及其他記憶體單元中之其他分裂閘極單元。另外，一般技術者應瞭解，在製造一記憶體單元中涉及除本文明確描述之程序步驟外之其他程序步驟(未形成本發明之一部分)。因此，可更改及修改上文揭示之例示性實施例且全部此等變動被視為在本發明之精神及範疇內。
10‧‧‧記憶體單元
10'‧‧‧記憶體單元
12‧‧‧記憶體電晶體
12'‧‧‧記憶體電晶體
14‧‧‧選擇電晶體
14'‧‧‧選擇電晶體
16‧‧‧矽基板
18‧‧‧p通道
20‧‧‧p通道
22‧‧‧N井
24‧‧‧金屬源極接觸件
26‧‧‧金屬位元線(汲極)接觸件
28‧‧‧浮動閘極
30‧‧‧控制閘極
30'‧‧‧共用閘極
32‧‧‧介電層
32'‧‧‧ONO層
34‧‧‧ONO膜
36‧‧‧堆疊氧化物層
36'‧‧‧堆疊氧化物層
38‧‧‧頂部表面
40‧‧‧側表面
42‧‧‧閘極氧化物
106‧‧‧SiO2 層
108‧‧‧氮化矽(Si3 N4 )層
114‧‧‧薄高溫氧化物(HTO)層
114'‧‧‧氧化物層
115‧‧‧薄高溫氧化物(HTO)膜
130‧‧‧非晶多晶矽層
A‧‧‧區域
B‧‧‧區域
C‧‧‧區域
D‧‧‧區域
下文參考圖式描述本發明之例示性態樣及實施例，其中： 圖1展示一習知EEPROM單元之一部分橫截面表示，其展示一浮動閘極、ONO層及覆蓋浮動閘極之一側之側壁氧化物。 圖2係展現由用於在浮動閘極上形成一側壁氧化物之一已知程序所致之各種非所要特徵之一例示性EEPROM結構之一影像。 圖3係具有根據本發明形成之一側壁氧化物之一EEPROM之一p通道分裂閘極單元之一橫截面視圖。 圖4係具有在記憶體電晶體之任一側上分裂之一選擇電晶體通道且具有根據本發明形成之一側壁氧化物之一EEPROM之一p通道分裂閘極單元之一橫截面視圖。 圖5A至圖5D繪示根據一項實施例之用於在一EEPROM浮動閘極之側上形成一側壁氧化物且在該浮動閘極上方形成一控制閘極之一例示性程序。 圖6A至圖6D繪示根據另一實施例之用於在一EEPROM浮動閘極之側上形成一側壁氧化物且在該浮動閘極上方形成一控制閘極之另一例示性程序。 圖7繪示針對具有藉由以下各者產生之一側壁氧化物之EEPROM單元之例示性耐久性測試結果：(a)氧化物沈積外加爐退火之一先前技術；(b)圖5A至圖5D中展示之方法(HTO，接著RTO)；及(c)圖6A至圖6D中展示之方法(RTO，接著HTO)。 圖8繪示針對具有藉由以下各者產生之一側壁氧化物之EEPROM單元之例示性資料保持測試結果：(a)氧化物沈積外加爐退火之一先前技術；(b)圖5A至圖5D中展示之方法(HTO，接著RTO)；及(c)圖6A至圖6D中展示之方法(RTO，接著HTO)。 圖9係包含一浮動閘極及藉由圖5A至圖5D中展示之方法(HTO，接著RTO)產生之側壁氧化物之一例示性EEPROM結構之一TEM影像。 圖10係包含一浮動閘極及藉由圖6A至圖6D中展示之方法(RTO，接著HTO)產生之側壁氧化物之一例示性EEPROM結構之一TEM影像。
10‧‧‧記憶體單元
12‧‧‧記憶體電晶體
14‧‧‧選擇電晶體
16‧‧‧矽基板
18‧‧‧p通道
20‧‧‧p通道
22‧‧‧N井
24‧‧‧金屬源極接觸件
26‧‧‧金屬位元線(汲極)接觸件
28‧‧‧浮動閘極
30‧‧‧控制閘極
32‧‧‧介電層
34‧‧‧ONO膜
36‧‧‧堆疊氧化物層
38‧‧‧頂部表面
40‧‧‧側表面
42‧‧‧閘極氧化物

Claims (8)

  1. 一種製造一半導體裝置之一記憶體單元之方法，該方法包括： 沈積具有一頂部表面及一側表面之一導電層； 在該導電層之該頂部表面上方形成一ONO層；及 藉由包含以下各者之一程序形成鄰近該導電層之該側表面之一側壁氧化物層： 於該導電層之該側表面上沈積一薄高溫氧化物(HTO)膜；及 執行一快速熱氧化(RTO)退火。
  2. 如請求項1之方法，其中該側壁氧化物層係藉由在該導電層之該側表面上沈積該薄HTO膜且隨後執行該沈積薄HTO膜之該RTO退火而形成。
  3. 如請求項1之方法，其中該沈積薄HTO膜具有在50 Å至120 Å之範圍內之一厚度。
  4. 如請求項1之方法，其中該沈積薄HTO膜具有在60 Å至80 Å之範圍內之一厚度。
  5. 如請求項1之方法，其中該RTO退火係在一乾燥O2 環境中在1000°C至1200°C之溫度範圍內執行達在25秒至60秒之範圍內之一持續時間。
  6. 如請求項1之方法，其中該RTO退火係在一乾燥O2 環境中在1050°C至1150°C之溫度範圍內執行達在30秒至40秒之範圍內之一持續時間。
  7. 如請求項1之方法，其中該側壁氧化物層係藉由以下步驟形成：執行該導電層及該ONO層之該RTO退火，且在該RTO退火後，於該導電層之該側表面上方沈積該薄HTO膜。
  8. 如請求項7之方法，其中： 該RTO退火氧化該導電層之該側表面，且 該薄HTO膜沈積於該導電層之該氧化側表面上。
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