TW201727892A - 用於ｉｉｉ－ｖ族奈米線穿隧ｆｅｔ之方法及結構 - Google Patents

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Abstract

異質接面穿隧場效應電晶體(tunnel field effect transistor；TFET)具有包括奈米線的第一部分的通道區，分別包括奈米線的第二部分及第三部分的源區及汲區，以及圍繞該通道區的閘極，其中，該奈米線的該第一部分包括本征、磊晶III-V族半導體。為製造該TFET，可選擇性蝕刻磊晶下層以定義繫鏈(tethered)(懸掛(suspended))奈米線，該奈米線形成該裝置的通道區。源區及汲區可由再生長的p型及n型磊晶層形成。

Description

用於III-V族奈米線穿隧FET之方法及結構
本發明通常關於穿隧場效應電晶體(tunnel field-effect transistor；TFET)裝置，尤其關於異質接面TFET及其製造方法。
穿隧場效應電晶體的操作是基於電子穿隧，其原則上能夠在室溫下低於60mV/decade的理論亞閾值擺幅(subthreshold swing；SS)開啟和關閉，該理論亞閾值擺幅歸因於傳統金屬氧化物半導體場效應電晶體(metal oxide semiconductor field effect transistor；MOSFET)情況下的熱載流子注入。因此，TFET的使用有望降低電子裝置的功率消耗。
TFET裝置結構包括p-i-n(p型、本征、n型)接面，其中，該本征區的靜電位元由閘極終端控制。通過施加閘極偏壓來操作該裝置，以在該本征區中發生電子積累。在充分的閘極偏壓下，當該本征區的導帶與該p型區的價帶對齊時，發生帶間穿隧(band-to-band tunneling；BTBT)。來自該p型區的價帶的電子穿隧進入該本征區的 導帶且電流流過該裝置。當降低該閘極偏壓時，該些能帶變為不對齊且電流流動停止。
鑒於奈米線FET的短通道效應、關態漏電流(off leakage current)抑制，及其提供不限於kT/q的亞閾值擺幅的能力(其中，k是波爾茲曼常數，T是絕對溫度，以及q是電子上的電荷大小)，此類裝置已成為下一代超大規模積體(very large scale integration；VLSI)裝置的候選裝置。鑒於上述，提供一種結構及製造方法容易通過互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)相容技術製造的奈米線TFET將是有利的。
依據本申請的實施例，揭示了一種水準p-i-n奈米線異質接面TFET。所揭示的TFET的製造與CMOS製程相容，尤其適於FinFET集成。一種示例奈米線TFET包括由閘極氧化物沿通道區包覆的水準奈米線通道。
在本申請的各種實施例中，一種穿隧場效應電晶體包括：包括奈米線的第一部分的通道區，分別包括該奈米線的第二部分及第三部分的源區及汲區，以及圍繞該通道區的閘極，其中，該奈米線的該第一部分包括本征III-V族半導體。
在另外的實施例中，一種穿隧場效應電晶體包括：包括奈米線的通道區，與該奈米線的相應第一端及第二端鄰接的源區及汲區；以及圍繞該通道區的閘極，其中，該奈米線的該第一部分包括本征III-V族半導體。
一種製造穿隧場效應電晶體的方法包括：在結晶基板上形成III-V族半導體層；相對該III-V族半導體層選擇性蝕刻該結晶基板，以形成懸掛奈米線；形成包覆該懸掛奈米線的閘極結構；以及鄰近該奈米線的相應第一端及第二端形成源區及汲區。
100‧‧‧絕緣體上SiGe結構、SGOI結構
110‧‧‧操作基板
120‧‧‧絕緣體層、絕緣層
130‧‧‧SiGe層、矽鍺合金層
132‧‧‧隧道
200‧‧‧III-V族半導體層
202‧‧‧繫鏈III-V族奈米線、繫鏈奈米線、奈米線
204S‧‧‧源區、第一磊晶半導體區
206D‧‧‧汲區、第二磊晶半導體區
260‧‧‧元件
300‧‧‧鰭片
400‧‧‧犧牲介電層
500‧‧‧介電間隔物、閘極結構
600‧‧‧層間介電層、層間介電質、ILD層
700‧‧‧開口
800‧‧‧閘極堆疊、高k介電質、閘極結構
820‧‧‧閘極堆疊、閘極導體、閘極結構
900‧‧‧遮罩
下面有關本申請的具體實施例的詳細說明與下面的附圖結合閱讀時可被最好地理解，附圖中，相同的元件符號表示類似的結構，且其中：
第1圖顯示在絕緣體上SiGe基板上形成覆被III-V族層的示意剖視圖；第2圖顯示第1圖的III-V族層-SiGe層堆疊被圖案化為鰭片；第3圖顯示在第2圖的鰭片結構及場氧化物上方設置犧牲氧化物層；第4圖為橫切前面視圖的視圖，以顯示在通道區定義替代金屬閘極製程以及移除該犧牲氧化物層以後包括介電間隔物及層間介電質的結構的剖面。
第5圖顯示通過選擇性蝕刻SiGe形成橫跨該通道區的繫鏈III-V族奈米線；第6圖顯示通過共形沉積高k閘極氧化物將該奈米線包覆於該通道區內。
第7圖顯示移除該層間介電質並再形成p型III-V族源區及汲區； 第8圖顯示微影遮罩以及自該汲區移除III-V族材料；第9圖顯示在該汲區中再生長n型III-V族材料；以及第10圖顯示在p-i-n奈米線異質接面TFET的再形成之源區及汲區上方形成平坦化層間介電質。
現在將詳細討論有關本申請的發明主題的各種實施例，其中一些實施例被顯示於附圖中。附圖中相同的元件符號將用以表示相同或類似的部件。
在下面的說明中，闡述大量具體細節，例如特定結構、元件、材料、尺寸、製程步驟及技術，以提供有關本申請的各種實施例的理解。不過，本領域的普通技術人員將瞭解，本申請的各種實施例可在不具有這些具體細節的情況下實施。在其它實例中，為避免模糊本申請，對熟知的結構或製程步驟未作詳細說明。
本申請揭示包括III-V族奈米線通道的TFET及其製造方法。水準設於該TFET架構內的奈米線通道相對傳統裝置提供改進的靜電。而且，所揭示的閘極環繞(gate-all-around；GAA)幾何結構與傳統的CMOS流程相容。
依據實施例，下面參照第1至10圖討論形成具有奈米線通道的TFET的方法。第1至10圖顯示本申請的方法在不同階段的架構的示意剖視圖。第4至10圖是 橫切第1至3圖的視圖方向的示意剖視圖。
在SiGe層上形成本征III-V族半導體層200，該SiGe層可包括塊體SiGe基板(未顯示)或如第1圖所示，絕緣體上SiGe(SiGe-on-insulator；SGOI)(例如50% SiGe，a=5.54A)結構100。SGOI結構100自下而上包括操作基板110、絕緣體層120、以及SiGe層130。
操作基板110可由合適的半導體材料形成，例如矽、矽鍺、碳化矽、砷化鎵、磷化銦或類似物。或者，操作基板110可由介電材料例如氧化矽形成。基板110的厚度可經選擇以為形成於其上的裝置提供機械支撐。在一個實施例中，基板厚度可為50微米至2毫米，不過也可使用更小及更大的厚度。
絕緣體層120可為結晶或非結晶氧化物或氮化物。在一個實施例中，絕緣體層120為氧化物，例如氧化矽。在另一個實施例中，絕緣體層120為氮化物，例如氮化矽或氮化硼。在又一個實施例中，絕緣體層120為氧化矽及氮化硼以任意順序的多層堆疊。
操作基板110及矽鍺合金層130可具有相同或不同的晶向。例如，操作基板110和/或該矽鍺層的晶向可為{100}、{110}或{111}。本申請中可使用除具體提到的那些以外的其它晶向。操作基板110可為單晶半導體材料、多晶材料或非晶材料。典型地，矽鍺合金層130為單晶矽鍺合金。
例如，利用注氧分離(sepration-by-implanted- oxygen；SIMOX)技術可形成絕緣體上矽鍺基板，或者可使用層轉移技術。當使用層轉移製程時，在將兩個半導體晶圓結合在一起以後可執行可選薄化步驟。該薄化步驟將該矽鍺層的厚度降低為具有更理想的厚度的層。
在另一個例子中，該SGOI基板可通過首先提供絕緣體上矽(silicon-on-insulator；SOI)基板來形成。在該SOI基板的矽層上可磊晶形成(也就是生長或沉積)具有特定鍺含量的犧牲矽鍺合金層。接著，可執行熱縮合製程來提供該SGOI基板，其被用於提供該示例半導體結構。熱縮合包括在氧化環境中且在800℃至1300℃的溫度下加熱。熱縮合使來自該犧牲矽鍺合金的鍺擴散進入該SOI層的矽層，從而將該矽層轉換為上述矽鍺合金層。
在一些實施例中，矽鍺合金層130的厚度為10奈米至100奈米。也可使用小於或大於上述厚度範圍的其它厚度。絕緣體層120通常具有1奈米至200奈米的厚度。也可使用小於或大於上述厚度範圍的其它厚度作為絕緣體層120的厚度。操作基板110的厚度對於本申請不重要。
SiGe層130可包括應變層、鬆弛層、或其組合。例如，在鬆弛Si1-xGex結構上所生長的壓縮應變Si1-yGey(y>x)可為特定電晶體架構提供增強的電洞遷移率。應變SiGe層可為壓縮或拉伸。在實施例中，SiGe層130的鍺含量可為40至80原子%鍺。
作為SiGe的替代的是其它高品質結晶半導 體材料，其與該III-V族材料具有良好的晶格匹配及CTE匹配，且其可相對該III-V族材料選擇性蝕刻。在實施例中，晶格失配及熱膨脹係數(coefficient of thermal expansion；CTE)失配分別小於10%。於沉積時，III-V族半導體層200可包括本征III-V族材料。III-V族半導體層200可為磊晶層。磊晶生長可通過使用MBE(分子束磊晶)製程、電子束製程、金屬有機化學氣相沉積(metal organic chemical vapor deposition；MOCVD)製程、金屬有機氣相磊晶(metal organic vapor phase epitaxy；MOVPE)製程、或脈衝鐳射沉積(pulsed laser deposition；PLD)製程執行。也可採用本領域普通技術人員所瞭解的替代沉積方法。示例III-V族層材料包括GaAs、GaP、GaN、GaAlAs、InGaAs、InAlAs、InP、以及InAs(例如a=6.058A)。
如第2圖所示，將該III-V族半導體層/SiGe堆疊圖案化為鰭片300，在其上方形成共形、犧牲介電層400，例如介電金屬氧化物(例如Al2O3)(第3圖)。
用以定義鰭片300的該圖案化製程可包括微影及蝕刻。微影包括在將要被圖案化的材料或材料堆疊的頂部形成光阻材料(未顯示)。在本申請中，該光阻材料形成於III-V族半導體層200的頂部。該光阻材料可包括正色調光阻組合物、負色調光阻組合物或混合色調光阻組合物。該光阻材料可通過沉積製程例如旋塗形成。在形成該光阻材料以後，該沉積光阻材料經受輻射圖案。接著，利用傳統的光阻顯影劑顯影該曝光光阻材料。然後，利用至 少一個圖案轉移蝕刻製程將該圖案化光阻材料所提供的圖案轉移至下方的一個或多個材料層(也就是III-V族半導體層/SiGe堆疊)。典型地，該至少一個圖案轉移蝕刻製程包括非等向性蝕刻。在一個實施例中，可使用乾式蝕刻製程，例如反應離子蝕刻(reactive ion etching；RIE)。在另一個實施例中，可使用化學蝕刻劑。在又一個實施例中，可使用乾式蝕刻與濕式蝕刻的組合。
在另一個實施例中，該圖案化製程可包括側壁圖像轉移(sidewall image transfer；SIT)製程。該SIT製程包括在將要被圖案化的材料或材料層(也就是III-V族半導體層/SiGe堆疊)的頂部形成芯軸材料層(未顯示)。該芯軸材料層可包括在後續執行的蝕刻製程期間可自該結構選擇性移除的任意材料(半導體、介電或導電)。在一個實施例中，該芯軸材料層可由非晶矽或多晶矽組成。在另一個實施例中，該芯軸材料層可由金屬例如Al、W或Cu組成。該芯軸材料層可例如通過化學氣相沉積或電漿增強型化學氣相沉積形成。在沉積該芯軸材料層以後，通過微影及蝕刻可圖案化該芯軸材料層，以在該結構的最頂部表面上形成多個芯軸結構(也未顯示)。
通過在各芯軸結構的各側壁上形成介電間隔物來繼續該SIT製程。該介電間隔物可通過沉積介電間隔物材料並接著蝕刻該沉積介電間隔物材料來形成。該介電間隔物材料可包括任意介電間隔物材料，例如二氧化矽、氮化矽或介電金屬氧化物。可用於設置該介電間隔物 材料的沉積製程的例子包括例如化學氣相沉積(chemical vapor deposition；CVD)、電漿增強型化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、或原子層沉積(atomic layer deposition；ALD)。用於設置該介電間隔物的蝕刻的例子包括任意蝕刻製程，例如反應離子蝕刻。
在形成該介電間隔物以後，通過移除各芯軸結構來繼續該SIT製程。各芯軸結構可通過選擇性移除該芯軸材料的蝕刻製程移除。在該芯軸結構移除以後，接著將該介電間隔物所提供的圖案轉移至下方材料或材料層中，從而繼續該SIT製程。該圖案轉移可通過使用至少一個蝕刻製程實現。可用以轉移該圖案的蝕刻製程的例子可包括乾式蝕刻(也就是反應離子蝕刻、電漿蝕刻、以及離子束蝕刻或鐳射燒蝕)和/或化學濕式蝕刻製程。在一個例子中，用以轉移該圖案的該蝕刻製程可包括一個或多個反應離子蝕刻步驟。在完成該圖案轉移以後，通過自該結構移除該介電間隔物來結束該SIT製程。各介電間隔物可通過蝕刻或平坦化製程移除。
本文中所用的“鰭片”是指鄰接的半導體材料，在本案中為III-V族半導體層/SiGe堆疊，且包括相互平行的一對垂直側壁。如本文中所使用的那樣，如果存在垂直平面，一表面偏離該平面不超過該表面的三倍均方根粗糙度，則該表面是“垂直的”。在本申請的一個實施例中，各鰭片具有10奈米至100奈米的高度以及4奈米至30奈米的寬度。也可使用小於或大於上述範圍的其它高度 及寬度。在包括多個鰭片的結構中，各鰭片與其最近鰭片隔開20奈米至100奈米的間距。這樣的多個鰭片通常相互平行取向。如圖所示，各III-V族半導體層/SiGe鰭片具有直接設於絕緣體層120的頂部表面上的底部表面。
因此，如第2及3圖中的側視圖所示，鰭片300自下而上包括SiGe層130的剩餘部分以及III-V族層200的剩餘部分。犧牲介電層400可在鰭片300的頂部表面及側壁表面上方以及絕緣體層120的暴露表面上方通過沉積製程例如化學氣相沉積或電漿增強型化學氣相沉積形成。
接著，執行後閘極替代金屬閘極(replacement metal gate；RMG)製程。這包括在該犧牲介電層上方形成犧牲閘極層，並接著將該犧牲介電層及該犧牲閘極層圖案化成犧牲閘極結構。該犧牲閘極層可通過使用傳統沉積製程形成，例如CVD或PECVD。該圖案化可通過如上定義的微影及蝕刻執行。該犧牲閘極層可包括多晶矽。
在該犧牲閘極層上方形成介電間隔物500及層間介電(interlayer dielectric；ILD)層600並接著將其平坦化回該犧性閘極結構的高度，然後移除該犧牲閘極結構。第4圖中顯示具有定義開口700的所得架構。示例介電間隔物材料包括但不限於介電氮化物及介電氧化物。在一個實施例中，該介電間隔物由氮化矽組成。該介電間隔物的厚度可為3奈米至100奈米，不過也可採用更小及更大的厚度。
仍參照第4圖，執行非等向性蝕刻以移除該介電間隔物材料的水準部分。該非等向性蝕刻可為例如反應離子蝕刻(RIE)。如下面進一步所述，介電間隔物500的剩餘垂直部分構成閘極堆疊(800、820)的側壁上的閘極間隔物。閘極堆疊(800、820)與介電間隔物500一起定義閘極結構。
ILD層600可包括任意介電材料，包括例如氧化物、氮化物或氧氮化物。在一個實施例中，ILD層600包括二氧化矽。ILD層600可例如通過CVD或旋塗形成。ILD層600可為自平坦化，或者ILD 600的頂部表面可例如通過化學機械平坦化(chemical mechanical planarization；CMP)而被平坦化。
要注意，開口700將被用以定義本申請的所得TFET的通道區。要瞭解的是，作為所述後閘極流程的替代，所揭示的奈米線TFET可通過使用先閘極流程製造。
開口700內未被層間介電質600掩蓋的SiGe層130經選擇性蝕刻以形成繫鏈(懸掛)III-V族奈米線202。例如，可使用包括HCl的濕式蝕刻來選擇性蝕刻SiGe並形成隧道132。隧道132在上方及下方分別被繫鏈III-V族奈米線202及絕緣層120限制，並在橫向被SiGe層130限制。因此，如第5圖中所示，在開口700內，沿其周邊暴露繫鏈奈米線202。在開口700的外部，該奈米線被固定於SiGe層130與層間介電質600之間。
繫鏈奈米線202的暴露表面可通過例如在 氫中退火來平滑。繫鏈奈米線202沿垂直於其長度的平面可具有矩形或非矩形垂直剖面形狀。例如，奈米線202可具有圓形或橢圓形垂直剖面形狀。可執行氧化製程以將該奈米線直徑降低至想要的尺寸。在實施例中，繫鏈奈米線202具有在40至100奈米範圍內的剖面尺寸，不過可使用更大及更小的尺寸。
請參照第6圖，在開口700內連續沉積高k介電質800及閘極導體820，以形成包覆奈米線202的暴露部分的閘極堆疊。該裝置具有GAA幾何結構。在一些實施例中，閘極導體820包括沉積於高k介電質800上的功函數金屬、以及沉積於該功函數金屬上的填充金屬。可使用共形沉積製程例如原子層沉積(ALD)或化學氣相沉積(CVD)製程來沉積該高k介電質、功函數金屬，以及填充金屬。
在實施例中，高k介電材料具有至少4的介電常數。示例高k介電材料包括但不限於HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其矽化物、及其合金。各x值獨立為0.5至3，且各y值獨立為0至2。
示例功函數金屬包括氮化鈦(例如TiN)及碳化鋁鈦(例如TiAlC)。示例填充金屬為鋁(Al)及鎢(W)，不過可使用任意合適的導電材料。介電間隔物500鄰近該閘極。該閘極介電質厚度可在0.9奈米至6奈米範圍內，不 過可使用更小及更大的厚度。該閘極電極層的厚度可為100奈米至500奈米，不過可使用更小及更大的厚度。
移除層間介電質600，以暴露不被介電間隔物500、高k介電質800及閘極導體820覆蓋的奈米線202的部分。隨後，奈米線202的該暴露部分經處理以包括該發明TFET的源區及汲區。在第7圖中所示的實施例中，元件240是指該發明TFET結構的源極側，而元件260是指該發明TFET結構的汲極側。在一個實施例中，該源區及汲區可經離子注入以形成相應p型及n型源區及汲區。為在各該源區及該汲區中注入離子，可在離子注入之前，在該閘極及相對區上方形成保護遮罩。可用p型摻雜物例如Be、Mg、Zn、Cd、Si或Ge摻雜源區。可用n型摻雜物例如S、Se、Te、Si或Ge摻雜汲區。
在另一個實施例中，凹入源區204S及汲區204D至SiGe層130，接著在各區中再生長摻雜(例如p型)III-V族材料(第7圖)。在這樣的方法中，初始在各該源區及汲區中同時沉積p型材料。接著，如第8圖及9中所示，使用遮罩900遮擋源區204S，以蝕刻掉汲區204D並再生長n型III-V族材料於汲區206D中。
請參照第7圖，通過第一選擇性磊晶生長製程鄰近閘極結構(800、820、500)的第一側形成第一磊晶半導體區204S。第一磊晶半導體區204S在其第一端與相鄰奈米線202結合。術語“磊晶生長和/或沉積”是指在半導體材料的沉積表面上生長半導體材料，其中，所生長的半 導體材料與該沉積表面的半導體材料具有相同(或幾乎相同)的結晶特性。
通過第二選擇性磊晶生長製程鄰近閘極結構(800、820、500)的第二側形成第二磊晶半導體區206D。第二磊晶半導體區206D在其第二端與相鄰奈米線202結合。對於奈米線FET，第一磊晶半導體區204S可充當源區且第二磊晶半導體區206D可充當汲區。由於有直接的帶隙及較高的穿隧效率，所以III-V族半導體材料是奈米線TFET的源區及汲區的優選材料。
該源區及汲區一經形成，即可通過例如鐳射或閃光退火來活化該摻雜。在移除遮罩900並沉積層間介電質600以後，接著可使用化學機械拋光以例如將該結構平坦化回該金屬填充物的高度。如第10圖中所示，該結構包括水準p-i-n單奈米線異質接面TFET。本文中所使用的異質接面是發生於不同結晶半導體的兩個層或區之間的介面。與同質接面相反，這些半導體材料具有不相等的帶隙。
在實施例中，在各該源區及汲區中的該再形成III-V族材料與奈米線202鄰接。在實施例中，在該源區及汲區中的該再形成III-V族材料具有與該通道區中的奈米線202的相應頂部表面及底部表面為共面的頂部表面及底部表面的其中一者或兩者。該通道區是位於功能閘極結構800、820、500下方的p型源區204S與n型汲區206D之間的奈米線202的部分。
所揭示的TFET呈現高電流、陡亞閾值斜率以及良好靜電，且除可以強大的、大批量的製程製造以外，其有望降低大型積體電路(large-scale integrated circuit；LSI)的功率消耗。
除非上下文中另外明確指出，否則本文中所使用的單數形式“一個”以及“該”包括複數形式。因此，除非上下文中另外明確指出，否則例如所提到的“介電層”包括具有兩個或更多此類“介電層”的例子。
除非另外明確指出，否則本文中所闡述的任意方法並不意圖被解釋為需要以特定循序執行其步驟。相應地，若方法申請專利範圍沒有實際敘述其步驟將要遵循的順序或者沒有在申請專利範圍或說明中另外具體陳述該些步驟限於特定的順序，則不意圖推定任意特定的順序。在任意一個申請專利範圍中任意敘述的單個或多個特徵或態樣可與任意其它一個或多個申請專利範圍中的任意其它敘述特徵或態樣組合或交換。
本文中所使用的層或區設於基板或其它層上方是指形成於該基板或層的表面上方或與其接觸。若提到或敘述層設於基板或其它層上方，則意指在該層與該基板之間可選擇存在中間結構層。
儘管可通過使用連接詞“包括”來揭示特定實施例的各種特徵、元件或步驟，但應當理解，其隱含了包括可通過使用連接詞“由...組成”或“基本由...組成”說明的那些的替代實施例。因此，例如，包括本征III-V 族材料的奈米線通道的隱含替代實施例包括奈米線通道基本由本征III-V族材料組成的實施例以及奈米線通道由本征III-V族材料組成的實施例。
本領域的技術人員將很清楚，可對本發明作各種修改及變更而不背離本發明的精神及範圍。由於包含本發明的精神及實質的所揭示實施例的修改、組合、子組合及變更可發生於本領域的技術人員，因此，本發明應當被解釋為包括所附申請專利範圍及其等同的範圍內的全部。
110‧‧‧操作基板
120‧‧‧絕緣體層、絕緣層
130‧‧‧SiGe層、矽鍺合金層
202‧‧‧繫鏈III-V族奈米線、繫鏈奈米線、奈米線
204S‧‧‧源區、第一磊晶半導體區
206D‧‧‧汲區、第二磊晶半導體區
500‧‧‧介電間隔物、閘極結構
600‧‧‧層間介電層、層間介電質、ILD層
800‧‧‧閘極堆疊、高k介電質、閘極結構
820‧‧‧閘極堆疊、閘極導體、閘極結構

Claims (19)

  1. 一種穿隧場效應電晶體(TFET)，包括：通道區，包括奈米線的第一部分；源區及汲區，分別包括奈米線的第二部分及第三部分；以及閘極，圍繞該通道區，其中，該奈米線的該第一部分包括本征III-V族半導體。
  2. 如申請專利範圍第1項所述的穿隧場效應電晶體，其中，該奈米線的該第一部分選自由GaAs、GaP、GaN、GaAlAs、InGaAs、InAlAs、InP及InAs組成的群組。
  3. 如申請專利範圍第1項所述的穿隧場效應電晶體，其中，該奈米線的該第一部分包括磊晶層。
  4. 如申請專利範圍第1項所述的穿隧場效應電晶體，其中，該閘極包括介電層及金屬層，該介電層設於鄰近並包覆該奈米線的該第一部分，且該金屬層設於該介電層上方。
  5. 如申請專利範圍第1項所述的穿隧場效應電晶體，還包括鄰近該閘極的介電間隔物。
  6. 如申請專利範圍第1項所述的穿隧場效應電晶體，其中，該奈米線的該第二部分及該奈米線的該第三部分設於SiGe上方。
  7. 如申請專利範圍第1項所述的穿隧場效應電晶體，其中，該源區摻雜有p型摻雜物且該汲區摻雜有n型摻雜物。
  8. 如申請專利範圍第1項所述的穿隧場效應電晶體，其中，該奈米線的該第二部分包括選自由GaAs、GaP、GaN、GaAlAs、InGaAs、InAlAs、InP及InAs組成的群組的III-V族半導體，且該奈米線的該第三部分包括選自由GaAs、GaP、GaN、GaAlAs、InGaAs、InAlAs、InP及InAs組成的群組的III-V族半導體。
  9. 如申請專利範圍第1項所述的穿隧場效應電晶體，其中，該奈米線的該第一、第二及第三部分的相應頂部表面及底部表面為共面。
  10. 一種穿隧場效應電晶體(TFET)，包括：通道區，包括奈米線；源區及汲區，與該奈米線的相應第一端及第二端鄰接；以及閘極，圍繞該通道區，其中，該奈米線的該第一部分包括本征III-V族半導體。
  11. 如申請專利範圍第10項所述的穿隧場效應電晶體，其中，該源區、該汲區及該奈米線的相應頂部表面及底部表面為共面。
  12. 一種製造穿隧場效應電晶體(TFET)的方法，包括：在結晶基板上形成III-V族半導體層；相對該III-V族半導體層選擇性蝕刻該結晶基板，以形成懸掛奈米線；形成包覆該懸掛奈米線的閘極結構；以及鄰近該奈米線的相應第一端及第二端形成源區及 汲區。
  13. 如申請專利範圍第12項所述的方法，其中，該III-V族半導體層為磊晶層。
  14. 如申請專利範圍第12項所述的方法，其中，該III-V族半導體層為本征摻雜層。
  15. 如申請專利範圍第12項所述的方法，其中，形成該源區包括磊晶生長p型半導體材料，以及形成該汲區包括磊晶生長n型半導體材料。
  16. 如申請專利範圍第12項所述的方法，其中，該源區及汲區各者包括與該奈米線的頂部表面基本共面的頂部表面。
  17. 如申請專利範圍第12項所述的方法，還包括在選擇性蝕刻該結晶基板之前，通過形成包括介電間隔物及層間介電質的保護遮罩來定義通道區。
  18. 如申請專利範圍第12項所述的方法，其中，該III-V族半導體層包括選自由GaAs、GaP、GaN、GaAlAs、InGaAs、InAlAs、InP及InAs組成的群組的材料。
  19. 如申請專利範圍第12項所述的方法，其中，該半導體基板包括SiGe。
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