TW201727648A - 電壓感知適應性靜態隨機存取記憶體寫入輔助電路 - Google Patents

電壓感知適應性靜態隨機存取記憶體寫入輔助電路 Download PDF

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Abstract

一種電壓感知適應性靜態隨機存取記憶體寫入輔助電路，本發明提供寫入輔助電路的方法。該寫入輔助電路包括：複數個二進制權重升壓電容器，分別包含與位元線耦接的第一節點以及與相應升壓使能電晶體連接的第二節點；以及複數個升壓使能電晶體，分別包含閘極，該閘極與升壓控制使能信號連接以控制相應的二進制權重升壓電容器。各該複數個升壓使能電晶體的該升壓控制使能信號由基於供電位準的編碼值控制。

Description

電壓感知適應性靜態隨機存取記憶體寫入輔助電路
本發明關於靜態隨機存取記憶體(static random access memory；SRAM)寫入輔助電路，尤其關於適應電壓變化並獨立於過程及溫度變化的SRAM寫入輔助電路及其方法。
記憶體裝置通常被用作計算裝置或其它電子設備中的內部儲存區域。用以在計算裝置中儲存資料的一種特定記憶體類型是隨機存取記憶體(RAM)。RAM通常被用作計算環境中的主記憶體，且通常是揮發性的，因為一旦關閉電源，儲存於該RAM中的全部資料即丟失。
靜態RAM(SRAM)是RAM的一個例子。SRAM具有保持資料而無需刷新的優點。典型的SRAM裝置包括由單獨SRAM單元組成的陣列。各SRAM單元能夠儲存表示邏輯資料位元(例如“0”或“1”)的二進制電壓值。SRAM單元的一種現有配置包括一對交叉耦接裝置例如反相器。該反相器充當鎖存器，只要向該記憶體陣列供電，該鎖存器就在其中儲存資料位元。在傳統的六電晶體(6T) 單元中，一對存取電晶體或通閘(當由字元線激活時)將反相器選擇性耦接至一對互補位元線(也就是真位元線(bitline true)與補位元線(bitline complementary))。其它SRAM單元設計可包括不同數目的電晶體(例如4T、8T等)。
SRAM單元的設計傳統上涉及在記憶體陣列的讀取寫入功能之間折中，以保持單元穩定性、讀取性能以及寫入性能。尤其，組成交叉耦接鎖存器的電晶體必須弱到足以在寫入操作期間被過驅動，但也強到足以在讀取操作期間驅動位元線時保持它們的資料值。將交叉耦接反相器連接至真及補位元線的存取電晶體影響單元的穩定性及性能二者。
在一端口SRAM單元中，傳統上使用單對存取電晶體來讀取寫入存取單元。將閘極驅動至數位值，以在“開”與“關”狀態之間切換電晶體。針對寫入操作的存取的優化將促使裝置的導通電阻(Ron)降低。另一方面，針對讀取操作的存取電晶體的優化促使Ron增加，以將單元與位元線電容隔離並防止單元干擾。
針對SRAM在讀取功能與寫入功能之間的此折中，隨著積體電路不斷縮小尺寸而更加成為問題。尤其，當積體電路的操作電壓隨著電路的尺寸縮小而降低時，SRAM單元的讀取寫入裕度(其衡量可讀取寫入SRAM單元的位元的可靠性)降低。降低的讀取寫入裕度可因此在SRAM單元的相應讀取寫入操作中導致錯誤。而且，組成 交叉耦接鎖存器的電晶體必須弱到足以在寫入操作期間被過驅動，但也強到足以在讀取操作期間驅動位元線時保持它們的資料值。
在本發明的第一態樣中，提供一種寫入輔助電路，該寫入輔助電路包括：複數個二進制權重升壓電容器，分別包含與位元線耦接的第一節點以及與相應升壓使能電晶體(boost enabling transistor)連接的第二節點；以及複數個升壓使能電晶體，分別包含閘極，該閘極與升壓控制使能信號連接以控制相應的二進制權重升壓電容器。在該寫入輔助電路中，各該複數個升壓使能電晶體的該升壓控制使能信號由基於供電位準(power supply level)的編碼值控制。
在本發明的另一個態樣中，提供一種寫入輔助電路，該寫入輔助電路包括：複數個NFET升壓電晶體，分別包含與位元線耦接的源極及汲極以及與相應升壓使能電晶體連接的閘極；以及複數個升壓使能NFET電晶體，分別包含閘極，該閘極與升壓控制使能信號連接以控制相應的NFET升壓電晶體。在該寫入輔助電路中，各該複數個升壓使能NFET電晶體的該升壓控制使能信號由基於供電位準的編碼值控制。
在本發明的另一個態樣中，提供一種方法，該方法包括基於編碼值對複數個二進制權重升壓電容器中的至少一個二進制權重升壓電容器充電，以及對該至少一 個二進制權重升壓電容器放電，以提供位準低於接地信號的升壓電壓。在該方法中，該編碼值是基於供電位準並確定該升壓電壓。
10‧‧‧能帶隙電壓參考電路
20‧‧‧電阻器梯形電路
30‧‧‧比較器
40‧‧‧比較器
50‧‧‧比較器
60‧‧‧比較器
70‧‧‧遲滯、濾波及編碼塊
100‧‧‧寫入輔助電路
200‧‧‧電壓表設計
210‧‧‧能帶隙電壓泵及能帶隙參考生成
220‧‧‧電壓編碼器
230‧‧‧穩定及輔助成形邏輯、穩定輔助及成形邏輯
240‧‧‧寫入輔助成形邏輯、寫入輔助及成形邏輯
250‧‧‧MUX
260‧‧‧MUX
通過參照非限制性示例本發明的示例實施例的複數個附圖，在下面的具體實施方式中說明本發明。
第1圖顯示依據本發明的態樣的能帶隙電壓參考電路的示意視圖。
第2圖顯示依據本發明的態樣的寫入輔助電路的示意視圖。
第3圖顯示依據本發明的態樣的具有二進制權重電容器的寫入輔助電路的特徵圖。
第4圖顯示依據本發明的態樣的寫入輔助電路的寫入升壓控制選擇表。
第5圖顯示依據本發明的態樣的電壓表設計示意圖。
本發明涉及靜態隨機存取記憶體(SRAM)寫入輔助電路，尤其涉及適應電壓變化並獨立於過程及溫度變化的SRAM寫入輔助電路及其方法。尤其，本發明引入能帶隙電壓參考電路，將該能帶隙電壓參考電路集成於電子晶片識別(electronic chip identification；ECID)中，以於系統超過不同電壓閾值時可提供直流(direct current；DC)旗標信號。本發明還提供SRAM寫入輔助電路，以解 碼該DC旗標信號並對二進制權重電容器充電或放電(例如三個二進制權重電容器將提供0x、1x、2x、3x、4x、5x、6x及7x的選擇升壓)。另外，該SRAM寫入輔助電路將獨立於過程及溫度變化。因此，該SRAM寫入輔助電路對終端用戶或客戶透明，且可提供不升壓(寫入輔助禁能-0x)或可變升壓(例如1x、2x、3x、4x、5x、6x或7x)，並適應客戶供應電壓的電壓變化。
電路可自單個電容器提供單升壓。在此類系統中，電路的單升壓依賴於兩個寫入選擇信號WSEL<1>及WSEL<0>的相對時序。電路的此單升壓基於在單個電容器上儲存的電荷量促使位元線低於接地(也就是負升壓位準)，接著該單個電容器衰減至接地。不過，此方法有問題，因為應力問題可能發生，且管理負升壓位準很困難。另外，此類方法可能需要更大的電路複雜性且由於當供應電壓增加時升壓迅速上升而消耗更多功率。
一旦升壓位準衰減至峰值幅度約80%時，在低電壓就幾乎不提供寫入輔助，而在該低電壓仍需要顯著升壓來寫入SRAM位元單元。儘管此升壓技術在較老的技術(例如32奈米技術)中可能工作得很好，但在較新的技術(例如14奈米技術及以下)中，為了可靠性，增加的變化性需要仔細注意並管理在高VCS(例如>800mV)的升壓。
在實施例中，SRAM寫入輔助電路提供升壓，該升壓與供應電壓對應，不隨過程及溫度變化，且對終端用戶/客戶透明。而且，在實施例中，與其它寫入輔助電路 相比，該SRAM寫入輔助電路將需要較少的功率，因為所提供的升壓依賴於供應電壓。該SRAM寫入輔助電路也可就不同的供應電壓提供所需的升壓，而不影響該電路的可靠性。
在實施例中，SRAM陣列的負位元線升壓系統包括分別由數位控制選擇的複數個二進制權重升壓電容器。該數位控制可由測量供電位準的控制系統導出。該控制系統可包括輸出固定電壓參考的能帶隙參考電路，以及將供電位準的分量與該固定電壓參考比較以數位編碼該供電的複數個比較器。另外，將該數位編碼的供電以及編程配置文件(programming profile)輸入至控制邏輯，以選擇該二進制權重升壓電容器中的至少一個來調整該SRAM陣列的升壓位準。
在實施例中，SRAM陣列的負位元線升壓系統包括分別由數位控制選擇的複數個二進制權重升壓電容器。該數位控制可由測量供電位準的控制系統導出。該控制系統可包括輸出固定電壓參考的能帶隙參考電路，以及將供電位準的分量與該固定電壓參考比較以數位編碼該供電的複數個比較器。將該數位編碼的供電以及編程配置文件輸入至控制邏輯，以選擇該二進制權重升壓電容器中的某些來調整SRAM陣列的升壓位準。另外，該二進制權重升壓電容器於未被選擇時被電性隔離(也就是浮動)，以降低電荷共享(該電荷共享降低升壓幅度)。
第1圖顯示依據本發明的方面的能帶隙電壓 參考電路的示意視圖。例如，第1圖的能帶隙電壓參考電路10包括電阻器梯形電路20、比較器30、比較器40、比較器50、比較器60，以及遲滯(hysteresis)、濾波及編碼塊70。在一個例子中，可通過電阻器梯形電路20供應電壓供應VCS，並可向各比較器30、40、50、60供應500mV能帶隙電壓參考VBGR。
進一步如第1圖所示，當VCS超過750mV時，在通過比較器30進行比較以後將設置FLAG750。另外，當VCS超過775mV時，在通過比較器40進行比較以後將設置FLAG775。當VCS超過800mV時，在通過比較器50進行比較以後將設置FLAG800。當VCS超過950mV時，在通過比較器60進行比較以後將設置FLAG950。在設置該些旗標(也就是FLAG750、FLAG775、FLAG800以及FLAG950)以後，將該些旗標傳送至遲滯、濾波及編碼塊70。
在第1圖的遲滯、濾波及編碼塊70中，儲存該些旗標以遲滯、濾波以及編碼。將該些旗標格雷(gray)編碼為數位位元並接著路由至SRAM寫入輔助電路。在實施例中，遲滯及濾波可在執行編碼之前進行。另外，在實施例中，該編碼可為8：3編碼器，從而有三個編碼數位位元路由至SRAM寫入輔助電路。因此，該三個編碼數位位元是基於電壓供應VCS。應當注意，可使用任意數目的電壓旗標及比較器，從而以不同的電壓步進(step)大小提供不同的電壓步進。另外，路由至SRAM寫入輔助電路的數位 位元的數目可為任意整數，且它不限於僅三個編碼數位位元。
第2圖顯示依據本發明的態樣的寫入輔助電路的示意視圖。例如，第2圖的寫入輔助電路100可為SRAM寫入輔助電路。尤其，寫入輔助電路100顯示除信號線以外的複數個電晶體T1至T37。該信號線包括：真資料線寫入信號DLTW、真資料線補寫入信號DLCW、寫入選擇信號WSEL、寫入控制信號WRTP、升壓源信號WBOOSTSRC、升壓信號WBOOST、負升壓信號WBOOSTN、真寫入線信號WGDLT、真寫入線補信號WGDLC、第一電壓信號VCS、第二電壓信號VSS、第一控制信號WT，負第一控制信號WTN、第二控制信號WGT、第三控制信號WC、負第三控制信號WCN、兩位元升壓信號WBOOST<1：0>(其包括WBOOST<0>及WBOOST<1>)，以及三位元電容控制信號WCAP<2：0>(其包括WCAP<2>、WCAP<1>以及WCAP<0>)。第二電壓信號VSS是低於第一電壓信號VCS的電壓位準。另外，第1圖的寫入輔助電路包括複數個PFET電晶體(例如T1、T2、T3、T4、T5、T12、T15、T16、T17、T18、T20、T29、T30以及T31)以及複數個NFET電晶體(例如T6、T7、T8、T9、T10、T11、T13、T14、T19、T21、T22、T23、T24、T25、T26、T27、T28、T32、T33、T34、T35、T36以及T37)。
如第2圖中所示，電晶體T1具有與電晶體T35的閘極連接的閘極，與第一電壓信號VCS連接的源 極，以及與電晶體T3的源極及電晶體T2的源極連接的汲極。電晶體T2具有與寫入控制信號WRTP連接的閘極，與電晶體T1的汲極連接的源極，以及與電晶體T3的汲極連接的汲極。電晶體T3具有與真寫入線信號WGDLT連接的閘極。電晶體T4具有與電晶體T3的汲極連接的閘極，與第一電壓信號VCS連接的源極，以及與電晶體T6的閘極連接的汲極。電晶體T5具有與寫入選擇信號WSEL連接的閘極，與第一電壓信號VCS連接的源極，以及與電晶體T7的閘極連接的汲極。電晶體T6具有與第一控制信號WT連接的閘極，與真資料線寫入信號DLTW連接的汲極，以及與電晶體T13的汲極連接的源極。電晶體T7具有與負第一控制信號WTN連接的閘極，與電晶體T6的閘極連接的汲極，以及與升壓信號WBOOSTSRC連接的源極。
進一步如第2圖中所示，電晶體T8具有與寫入控制信號WRTP連接的閘極，與電晶體T7的閘極連接的汲極，以及與第二控制信號WGT連接的源極。電晶體T9具有與電晶體T7的閘極連接的汲極，與電晶體T1的閘極連接的閘極，以及與電晶體T11的汲極連接的源極。電晶體T10具有與真寫入線信號WGDLT連接的閘極，與第二控制信號WGT連接的汲極，以及與第二電壓信號VSS連接的源極。電晶體T11具有與寫入選擇信號WSEL連接的閘極，與第二電壓信號VSS連接的源極，以及與電晶體T9的源極連接的汲極。電晶體T12具有與升壓信號WBOOST連接的閘極，與第一電壓信號VCS連接的源極， 以及與電晶體T14的汲極連接的汲極。電晶體T13具有與負升壓信號WBOOSTN連接的閘極以及與第二電壓信號VSS連接的源極。電晶體T14具有與升壓信號WBOOST連接的閘極，與升壓源信號WBOOSTSRC連接的源極，以及與信號WBOOSTN連接的汲極。
進一步如第2圖中所示，電晶體T15具有與第三控制信號WC連接的閘極，與第一電壓信號VCS連接的源極，以及與電晶體T16的源極連接的汲極。電晶體T16具有與真寫入線補信號WGDLC連接的閘極以及與電晶體T18的閘極連接的汲極。電晶體T17具有與電晶體T15的汲極連接的源極，與寫入控制信號WRTP連接的閘極，以及與電晶體T18的閘極連接的汲極。電晶體T18具有與第一電壓信號VCS連接的源極以及與電晶體T19的閘極連接的汲極。電晶體T19具有與真資料線補寫入信號DLCW連接的汲極以及與升壓源信號WBOOSTSRC連接的源極。電晶體T20具有與寫入選擇信號WSEL連接的閘極，與第一電壓信號VCS連接的源極，以及與負第三控制信號WCN連接的汲極。
進一步如第2圖中所示，電晶體T21具有與負第三控制信號WCN連接的閘極，與電晶體T18的汲極連接的汲極，以及與升壓源信號WBOOSTSRC連接的源極。電晶體T22具有與寫入控制信號WRTP連接的閘極，與電晶體T20的汲極連接的汲極，以及與電晶體T24的汲極連接的源極。電晶體T23具有與第三控制信號WC連接 的閘極，與電晶體T21的閘極連接的汲極，以及與電晶體T25的汲極連接的源極。電晶體T24具有與真寫入線補信號WGDLC連接的閘極以及與第二電壓信號VSS連接的源極。電晶體T25具有與寫入選擇信號WSEL連接的閘極以及與第二電壓信號VSS連接的源極。
進一步如第2圖中所示，在寫入輔助電路100中，電晶體T26具有與電晶體T32的汲極連接的閘極，以及與升壓源信號WBOOSTSRC連接的汲極及源極。電晶體T27具有與電晶體T33的汲極連接的閘極，以及與升壓源信號WBOOSTSRC連接的汲極及源極。電晶體T28具有與電晶體T34的汲極連接的閘極，以及與升壓源信號WBOOSTSRC連接的汲極及源極。在第2圖中，T26<3：0>代表四個二進制權重電晶體的向量表示，T27<1：0>代表兩個二進制權重電晶體的向量表示，以及T28<0：0>代表單個電晶體的向量表示。
進一步如第2圖中所示，電晶體T29具有與第一電壓信號VCS連接的源極，與WBOOST<0>連接的閘極，以及與電晶體T32的汲極連接的汲極。電晶體T30具有與第一電壓信號VCS連接的源極，與WBOOST<0>連接的閘極，以及與電晶體T33的汲極連接的汲極。電晶體T31具有與第一電壓信號VCS連接的源極，與WBOOST<0>連接的閘極，以及與電晶體T34的汲極連接的汲極。電晶體T32具有與WCAP<2>連接的閘極以及與電壓節點VS連接的源極。電晶體T33具有與WCAP<1>連接的閘極以及與電 壓節點VS連接的源極。電晶體T34具有與WCAP<0>連接的閘極以及與電壓節點VS連接的源極。電晶體T35具有與電晶體T9的閘極連接的閘極，與電壓節點VS連接的汲極，以及與電壓節點WS連接的源極。電晶體T36具有與電晶體T23的閘極連接的閘極，與電壓節點VS連接的汲極，以及與電壓節點WS連接的源極。最後，電晶體T37具有與WBOOST<1>連接的閘極，與電壓節點WS連接的汲極，以及與第二電壓信號VSS連接的源極。
在第2圖的寫入輔助電路100中，電晶體T26、T27以及T28充當二進制權重升壓電容器，分別包含與位元線(也就是WBOOSTSRC)耦接的第一節點以及與相應升壓使能電晶體連接的第二節點。在寫入輔助電路100中，電晶體T32、T33以及T34充當升壓使能電晶體，分別包含與升壓控制使能信號(也就是WCAP<2>、WCAP<1>、WCAP<0>)連接的閘極。各該升壓控制使能信號由自第1圖中的遲滯、濾波及編碼塊70輸出的三個編碼數位位元控制。另外，當充當二進制權重升壓電容器的各電晶體T26、T27及T28未被選擇時，將其與已被選擇的二進制權重升壓電容器電性隔離(也就是浮動)。與寫入輔助電路100中已被選擇的二進制權重升壓電容器電性隔離的未被選擇的二進制權重升壓電容器降低電荷共享。電荷共享可能降低有效的升壓幅度，從而需要較大的升壓電容器來獲得相同的升壓幅度。如上所述，T26<3：0>代表四個二進制權重升壓電容器的向量表示(也就是4x電容)，T27<1：0>代表兩 個二進制權重升壓電容器的向量表示(也就是2x電容)，以及T28<0：0>代表單個電容器的向量表示(也就是1x電容)。
而且，在第2圖的寫入輔助電路100中，基於自第1圖中的遲滯、濾波及編碼塊70輸出的三個編碼數位位元可對至少一個二進制權重升壓電容器充電。另外，可在寫入輔助電路100中對該至少一個二進制權重升壓電容器放電，以提供小於接地信號的升壓電壓位準。該編碼值基於供電位準並確定升壓電壓。
在第2圖中，寫入輔助電路100是每個感測放大器一個(也就是每四條位元線一個寫入輔助電路100)。WBOOST<0>初始為0，其使能升壓源信號WBOOSTSRC的接地路徑。當請求升壓時，WBOOST<0>從0轉變為1，其將停止對電晶體T26、T27以及T28充電。基於控制電路中的解碼，信號WCAP<2>、WCAP<1>以及WCAP<0>將為邏輯“1”或邏輯“0”，其將開啟或關閉電晶體T32、T33以及T34。例如，如果電晶體T32開啟(也就是WCAP<2>是邏輯“1”)，則將提供4x電容作為升壓，以於WBOOST<0>從0轉變為1以後促使位元線低於接地。因此，寫入輔助電路100基本獨立於溫度及過程(例如，可用於電晶體閾值電壓呈現顯著變化的14奈米技術)。而且，通過改變將被放電的有效電容(例如0x、1x、2x、3x、4x、5x、6x以及7x)，當VCS增加時降低的升壓幅度導致功率節約。在實施例中，不會使用兩個相對時序信號對升 壓電容器放電使升壓衰減(其高度依賴於過程、電壓以及溫度(PVT))也導致發生功率節約。
在第2圖中，在寫入週期期間，寫入控制信號WRTP及寫入選擇信號WSEL從0轉變為1，WBOOST<0>為0且WBOOST<1>為0。接著，依據真寫入線信號WGDLT還是真寫入線補信號WGDLC啟動，可向SRAM位元寫入邏輯“1”或邏輯“0”。如果真寫入線信號WGDLT為0且真寫入線補信號WGDLC為0，則電晶體T35及T36將保持關閉，且升壓電容器(也就是電晶體T26、T27以及T28)將不放電(也就是電晶體T26、T27以及T28將執行位元屏蔽(bit masking))。
仍請參照第2圖，當真寫入線信號WGDLT或真寫入線補信號WGDLC自0轉變為1時，真資料線寫入信號DLTW或真資料線補寫入信號DLCW將被拉至第二電壓信號VSS。為使寫入輔助發生，WBOOST<0>將從0轉變為1，其使WBOOSTN等於0，關閉電晶體T13，且將升壓源信號WBOOSTSRC與真資料線寫入信號DLTW或真資料線補寫入信號DLCW與第二電壓信號VSS連接。因此，電晶體T29、T30以及T31被關閉，且該升壓電容器(也就是電晶體T26、T27以及T28)被充電。接著，WBOOST<1>將自0轉變為1，其開啟電晶體T37且儲存於該升壓電容器(也就是電晶體T26、T27以及T28)中的電荷將把淨升壓源信號WBOOSTSRC及真資料線寫入信號DLTW或真資料線補寫入信號DLCW拉至低於第二電壓信號VSS，從而 向SRAM位元單元提供寫入輔助。
在第2圖的替代實施例中，該二進制權重升壓電容器(也就是電晶體T26、T27以及T28)可為PMOS電晶體，其閘極與WBOOSTSRC連接。另外，在該替代實施例中，可使各電晶體T26、T27以及T28的源極及汲極分別與T29、T30以及T31的汲極連接。此替代實施例代表第2圖中的NMOS二進制權重升壓電容器的翻轉版本(flipped version)。
第3圖顯示依據本發明的方面的具有二進制權重電容器的寫入輔助電路的特徵圖。在第3圖中，y軸代表以毫伏(mV)表示的升壓幅度，且x軸代表以毫伏(mV)表示的供應電壓VCS位準。在第3圖中，可靠性電壓限制圖(也就是標記為“Z”的向下傾斜圖)顯示在不同供應電壓VCS的SRAM寫入輔助電路的可靠性限制。例如，VCS在1000mV時，可以可靠地提供的最高升壓幅度是50mV升壓。另外，VCS在800mV時，可以可靠地提供的最高升壓幅度是250mV升壓。
而且，在第3圖中，寫入升壓要求圖(也就是標記為“R”的向下傾斜圖)顯示在單元中為了提供寫入輔助的升壓要求。因此，該升壓要求圖上的這些值是允許寫入輔助所需的最小升壓。例如，VCS在800mV時，允許寫入輔助所需的最小升壓是大約125mV的升壓。另外，VCS在650mV時，允許寫入輔助所需的最小升壓是大約150mV的升壓。
在第3圖中，實際升壓位準圖(也就是具有矩形形狀的向下傾斜圖並被標記為“S”)顯示發生於具有二進制權重電容器的實施例的寫入輔助電路中的典型升壓。如第3圖中所示，實際升壓位準將依據過程及溫度在不同的VCS電壓中變化。例如，VCS在950mV時，依據過程及溫度，實際升壓位準將在大約25mV至125mV的升壓範圍內。不過，即使VCS在950mV，實際升壓位準也在寫入升壓要求與可靠性電壓限制之間。因此，實施例的寫入輔助電路將以升壓遠大於最小寫入升壓要求的可靠方式工作(也就是在該可靠性電壓限制圖下方)。如第3圖中所示，VCS從650mV至1000mV的實際升壓位準總是在可靠性電壓限制與最小寫入升壓要求之間的操作範圍內。
第4圖顯示依據本發明的態樣的寫入輔助電路的寫入升壓控制選項表。在實施例中，升壓形式將具有多達八個預設選項。八個升壓步進可定義於供電的整個VCS電壓範圍上。升壓位準可以具有八個升壓位準的三位元編碼。因此，對於三位元上的八個升壓步進，具有24位元資料(例如，8個升壓步進x 3位元)。另外，具有八個形式選項，其可產生多達192位元(例如，每個形式24位元x 8個形式選項)。在實施例中，可以簡單的CMOS ROM碼來實施該192位元，以在設計中方便編程該升壓位準。因此，第4圖中的寫入升壓控制選項增加靈活性，以允許更多的升壓選項(也就是在供電的整個VCS電壓範圍上給出額外的升壓)。尤其，該寫入升壓控制選項可提供靈活 性，以重塑第3圖中的升壓片段。第4圖的8個形式選項是基於設計要求的許多可能的形式選項的其中一種。在第4圖中，1 less boost表示與預設值(default)相比有效電容減少1。在第4圖中，1 more boost表示與預設值相比有效電容增加1。在第4圖中，2 less boost表示與預設值相比有效電容減少2。在第4圖中，2 more boost表示與預設值相比有效電容增加2。在第4圖中，Lo V+表示針對低於825mV的低供應電壓VCS增加有效電容。在第4圖中，Boost Hi V+表示針對高於875mV的高供應電壓VCS增加有效電容。在第4圖中，Boost Hi V++表示針對高於875mV的高供應電壓VCS，有效電容增加2。在第4圖中，Boost Lo V++表示針對低於825mV的低供應電壓VCS，有效電容增加2。
第5圖顯示依據本發明的態樣的電壓表設計示意圖。在第5圖中，電壓表設計200包括能帶隙電壓泵及能帶隙參考生成210、第1圖的能帶隙電壓參考電路10、電壓編碼器220、穩定及輔助成形邏輯230、寫入輔助成形邏輯240，以及MUX(多工器)250、260。儘管第5圖披露電壓表設計200的實施例，但其它實施例可能不使用第5圖中的所有電路。例如，在替代實施例中，本設計可消除使用穩定輔助及成形邏輯230以及MUX 260。
在第5圖中，能帶隙電壓泵及能帶隙參考生成210接收供電電壓VCS以及校準信號EMAVM_CAL、VSENSEN及EMAVM_DAC<3：0>來產生500mV能帶隙參考 電壓VBGR(如上參照第1圖所述)。校準信號EMAVM_CAL、VSENSEN以及EMAVM_DAC<3：0>用以減少能帶隙參考電壓VBGR中的錯誤。接著，將該500mV能帶隙參考電壓VBGR輸入能帶隙電壓參考電路10(如上參照第1圖所述)。將該500mV能帶隙參考電壓VBGR輸入能帶隙電壓參考電路10，輸出多達7個旗標作為VFLAG<7：0>。接著，通過電壓編碼器220將信號VFLAG<7：0>格雷編碼為VM_OUT<2：0>。換句話說，電壓編碼器220接收VFLAG<7：0>並將該其格雷編碼成VM_OUT<2：0>。接著，可將該編碼後的信號VM_OUT<2：0>路由至一個或多個記憶體編譯器，以廣播供電電壓VCS的編碼版本。
另外，在第5圖中，將VFLAG<7：0>輸入至穩定輔助及成形邏輯230以及寫入輔助及成形邏輯240。穩定輔助及成形邏輯230還接收電壓VDD以及輸入信號EMAVM_SA<1：0>，該輸入信號可用以微調及成形VFLAG<7：0>。寫入輔助及成形邏輯240還接收電壓VDD以及輸入信號EMAVM_WA<2：0>，該輸入信號可用以微調及成形VLAG<7：0>，具有如第4圖中所示的成形選項。輸入信號EMAVM_SA<1：0>及EMAVM_WA<2：0>是從電子熔斷器輸入或者可通過測試針在測試點覆蓋的信號，且其也可用以為穩定輔助及成形邏輯230的穩定輔助提供額外裕度以及為寫入輔助及成形邏輯240的寫入輔助提供額外裕度。穩定輔助及成形邏輯230將向MUX 260輸出格雷碼。 寫入輔助及成形邏輯240將向MUX 250輸出格雷碼。
MUX 260將基於MUX選擇信號EMAVM_SA<2>在穩定輔助及成形邏輯230的格雷碼輸出與旁路熔斷器值EMAVM_SA<1：0>之間選擇，並輸出信號EMASASS<1：0>。MUX 250將基於MUX選擇信號EMAVM_WA<3>在寫入輔助及成形邏輯240的格雷碼輸出與旁路熔斷器值EMAVM_WA<2：0>之間選擇，並輸出信號EMAWASS<2：0>。旁路熔斷器值EMAVM_SA<1：0>及EMAVM_WA<2：0>是可用以手動覆蓋自穩定輔助及成形邏輯230及寫入輔助及成形邏輯240的格雷碼輸出的信號。EMASASS<1：0>將用以控制SRAM中的穩定輔助的量，且EMAWASS<2：0>將用以通過信號WCAP<2：0>控制SRAM寫入輔助電路100中的升壓量。
因此，針對上面的說明，本領域的技術人員將理解，該SRAM寫入輔助電路可在整個過程、電壓以及溫度範圍內提供，其相反於與供電電壓增加時衰減並放棄電荷並導致極難以在整個過程、電壓以及溫度範圍內調節升壓的寫入輔助電路。而且，在實施例中，該SRAM寫入輔助電路結合能帶隙電壓參考電路提供適應性寫入輔助，其於電壓增加時降低升壓幅度。另外，該SRAM寫入輔助電路的適應性寫入輔助是電壓感知的且對終端用戶/客戶透明。
而且，本領域的技術人員將理解，結合該能帶隙電壓參考電路使用的該SRAM寫入輔助電路形成適應 性功率節約SRAM寫入輔助系統，其於電壓增加時降低有效升壓電容，以節約功率並保持於電壓可靠性限制之下。在實施例中，該適應性功率節約SRAM寫入輔助系統需要電壓參考，該電壓參考將由能帶隙電壓參考電路提供。在實施例中，當電壓增加時，成功寫入SRAM單元所需的升壓量降低。因此，在該實施例中，該適應性功率節約SRAM寫入輔助系統將通過充放電電容來改變有效升壓量。另外，該SRAM寫入輔助系統將不需要對電容器放電至接地，而這是自單個電容器提供單升壓的其它電路中所需的。因此，在該實施例中，該SRAM寫入輔助系統的功率節約將提升寫入輔助電路的競爭力。
另外，為達到5.8 sigma寫入能力以及仍保持於電壓可靠性限制內，在該SRAM寫入電路內提供三電容器解決方案。在該SRAM寫入電路中，通過使用該三電容器解決方案，有效電容將為0x、1x、2x、3x、4x、5x、6x以及7x的其中一種。不過，實施例可使用任意數目的權重電容器來集成於SRAM寫入電路設計內，以提供更細的粒度以及電壓增加時更多的功率節約。如果在該SRAM寫入電路內使用更多的權重電容器，則可能需要相應降低位元線被拉至接地下方的程度來成功寫入SRAM單元。
上述方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(也就是作為具有複數個未封裝晶片的單個晶圓)、作為裸晶片，或者以封裝形式分配最終的積體電路晶片。在後一種情況中，晶片設於單晶片封裝中(例 如塑料承載件，其具有附著至母板或其它更高層次承載件的引腳)或者多晶片封裝中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置集成，作為(a)中間產品例如母板的部分，或者作為(b)最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，涉及範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所披露的實施例。許多修改及變更將對於本領域的技術人員顯而易見，而不背離所述實施例的範圍及精神。這裡所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解這裡所披露的實施例。
100‧‧‧寫入輔助電路

Claims (20)

  1. 一種寫入輔助電路，包括：複數個二進制權重升壓電容器，分別包含與位元線耦接的第一節點以及與相應升壓使能電晶體連接的第二節點；以及複數個升壓使能電晶體，分別包含閘極，該閘極與升壓控制使能信號連接以控制相應的二進制權重升壓電容器，各該複數個升壓使能電晶體的該升壓控制使能信號由基於供電位準的編碼值控制。
  2. 如申請專利範圍第1項所述的寫入輔助電路，其中，基於該供電位準的該編碼值確定該複數個二進制權重升壓電容器中已被選擇者以及該複數個二進制權重升壓電容器中未被選擇者。
  3. 如申請專利範圍第2項所述的寫入輔助電路，其中，未被選擇的該二進制權重升壓電容器與已被選擇的該二進制權重升壓電容器電性隔離，以降低電荷共享。
  4. 如申請專利範圍第1項所述的寫入輔助電路，其中，基於該供電位準的該編碼值確定該寫入輔助電路的升壓位準。
  5. 如申請專利範圍第1項所述的寫入輔助電路，其中，該寫入輔助電路位於靜態隨機存取記憶體中。
  6. 如申請專利範圍第1項所述的寫入輔助電路，其中，各該複數個二進制權重升壓電容器為NFET電晶體。
  7. 如申請專利範圍第6項所述的寫入輔助電路，其中，各該複數個二進制權重升壓電容器為源極及汲極二者都與該位元線連接的NFET電晶體。
  8. 如申請專利範圍第1項所述的寫入輔助電路，其中，各該複數個升壓使能電晶體為NFET電晶體。
  9. 如申請專利範圍第1項所述的寫入輔助電路，其中，該編碼值自能帶隙電壓參考電路輸出，該能帶隙電壓參考電路將該供電位準作為輸入。
  10. 如申請專利範圍第1項所述的寫入輔助電路，其中，該能帶隙電壓參考電路還包括：複數個比較器，分別於該供電位準高於預定比較器值時輸出旗標；編碼器，用以編碼來自該複數個比較器的各旗標，以及輸出該編碼值。
  11. 一種寫入輔助電路，包括：複數個NFET升壓電晶體，分別包含與位元線耦接的源極及汲極以及與相應升壓使能電晶體連接的閘極；以及複數個升壓使能NFET電晶體，分別包含閘極，該閘極與升壓控制使能信號連接以控制相應的NFET升壓電晶體，各該複數個升壓使能NFET電晶體的該升壓控制使能信號由基於供電位準的編碼值控制。
  12. 如申請專利範圍第11項所述的寫入輔助電路，其中， 基於該供電位準的該編碼值確定該複數個NFET升壓電晶體中已被選擇者以及該複數個NFET升壓電晶體中未被選擇者。
  13. 如申請專利範圍第12項所述的寫入輔助電路，其中，未被選擇的該NFET升壓電晶體與已被選擇的該NFET升壓電晶體電性隔離，以降低電荷共享。
  14. 如申請專利範圍第11項所述的寫入輔助電路，其中，基於該供電位準的該編碼值確定該寫入輔助電路的升壓位準。
  15. 如申請專利範圍第11項所述的寫入輔助電路，其中，該寫入輔助電路位於靜態隨機存取記憶體的負位元線升壓系統中。
  16. 一種方法，包括：基於編碼值對複數個二進制權重升壓電容器中的至少一個二進制權重升壓電容器充電；以及對該至少一個二進制權重升壓電容器放電，以提供位準低於接地信號的升壓電壓，其中，該編碼值是基於供電位準並確定該升壓電壓。
  17. 如申請專利範圍第16項所述的方法，其中，該複數個二進制權重升壓電容器中的該至少一個二進制權重升壓電容器與該複數個二進制權重升壓電容器中的其餘二進制權重升壓電容器電性隔離，以降低電荷共享。
  18. 如申請專利範圍第16項所述的方法，其中，該充電與 放電發生於靜態隨機存取記憶體的負位元線升壓系統中。
  19. 如申請專利範圍第16項所述的方法，其中，該升壓電壓也基於編程配置文件，該編程配置文件通過至少一個可選設置來控制寫入輔助，以適應該供電位準中的變化。
  20. 如申請專利範圍第16項所述的方法，其中，各該複數個二進制權重升壓電容器為NFET電晶體。
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