CN107017019A - 电压感知适应性静态随机访问存储器写辅助电路 - Google Patents

Abstract

一种电压感知适应性静态随机访问存储器写辅助电路，本发明提供写辅助电路的方法。该写辅助电路包括：多个二进制权重升压电容器，分别包含与位线耦接的第一节点以及与相应升压使能晶体管连接的第二节点；以及多个升压使能晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的二进制权重升压电容器。各该多个升压使能晶体管的该升压控制使能信号由基于供电电平的编码值控制。

Description

电压感知适应性静态随机访问存储器写辅助电路

技术领域

本发明涉及静态随机访问存储器(static random access memory；SRAM)写辅助电路，尤其涉及适应电压变化并独立于过程及温度变化的SRAM写辅助电路及其方法。

背景技术

存储器装置通常被用作计算装置或其它电子设备中的内部储存区域。用以在计算装置中储存数据的一种特定存储器类型是随机访问存储器(RAM)。RAM通常被用作计算环境中的主存储器，且通常是易失性的，因为一旦关闭电源，储存于该RAM中的全部数据即丢失。

静态RAM(SRAM)是RAM的一个例子。SRAM具有保持数据而无需刷新的优点。典型的SRAM装置包括由单独SRAM单元组成的阵列。各SRAM单元能够储存表示逻辑数据位(例如“0”或“1”)的二进制电压值。SRAM单元的一种现有配置包括一对交叉耦接装置例如反相器。该反相器充当锁存器，只要向该存储器阵列供电，该锁存器就在其中储存数据位。在传统的六晶体管(6T)单元中，一对访问晶体管或通栅(当由字线激活时)将反相器选择性耦接至一对互补位线(也就是真位线(bitline ture)与补位线(bitline complementary))。其它SRAM单元设计可包括不同数目的晶体管(例如4T、8T等)。

SRAM单元的设计传统上涉及在存储器阵列的读写功能之间折中，以保持单元稳定性、读性能以及写性能。尤其，组成交叉耦接锁存器的晶体管必须弱到足以在写操作期间被过驱动，但也强到足以在读操作期间驱动位线时保持它们的数据值。将交叉耦接反相器连接至真及补位线的访问晶体管影响单元的稳定性及性能二者。

在一端口SRAM单元中，传统上使用单对访问晶体管来读写访问单元。将栅极驱动至数字值，以在“开”与“关”状态之间切换晶体管。针对写操作的访问的优化将促使装置的导通电阻(R_on)降低。另一方面，针对读操作的访问晶体管的优化促使R_on增加，以将单元与位线电容隔离并防止单元干扰。

针对SRAM在读功能与写功能之间的此折中，随着集成电路不断缩小尺寸而更加成为问题。尤其，当集成电路的操作电压随着电路的尺寸缩小而降低时，SRAM单元的读写裕度(其衡量可读写SRAM单元的位的可靠性)降低。降低的读写裕度可因此在SRAM单元的相应读写操作中导致错误。而且，组成交叉耦接锁存器的晶体管必须弱到足以在写操作期间被过驱动，但也强到足以在读操作期间驱动位线时保持它们的数据值。

发明内容

在本发明的第一方面中，提供一种写辅助电路，该写辅助电路包括：多个二进制权重升压电容器，分别包含与位线耦接的第一节点以及与相应升压使能晶体管连接的第二节点；以及多个升压使能晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的二进制权重升压电容器。在该写辅助电路中，各该多个升压使能晶体管的该升压控制使能信号由基于供电电平(power supply level)的编码值控制。

在本发明的另一个方面中，提供一种写辅助电路，该写辅助电路包括：多个NFET升压晶体管，分别包含与位线耦接的源极及漏极以及与相应升压使能晶体管连接的栅极；以及多个升压使能NFET晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的NFET升压晶体管。在该写辅助电路中，各该多个升压使能NFET晶体管的该升压控制使能信号由基于供电电平的编码值控制。

在本发明的另一个方面中，提供一种方法，该方法包括基于编码值对多个二进制权重升压电容器中的至少一个二进制权重升压电容器充电，以及对该至少一个二进制权重升压电容器放电，以提供电平低于接地信号的升压电压。在该方法中，该编码值是基于供电电平并确定该升压电压。

附图说明

通过参照非限制性示例本发明的示例实施例的多个附图，在下面的具体实施方式中说明本发明。

图1显示依据本发明的方面的能带隙电压参考电路的示意视图。

图2显示依据本发明的方面的写辅助电路的示意视图。

图3显示依据本发明的方面的具有二进制权重电容器的写辅助电路的特征图。

图4显示依据本发明的方面的写辅助电路的写升压控制选择表。

图5显示依据本发明的方面的电压表设计示意图。

具体实施方式

本发明涉及静态随机访问存储器(SRAM)写辅助电路，尤其涉及适应电压变化并独立于过程及温度变化的SRAM写辅助电路及其方法。尤其，本发明引入能带隙电压参考电路，将该能带隙电压参考电路集成于电子芯片识别(electronic chip identification；ECID)中，以于系统超过不同电压阈值时可提供直流(direct current；DC)标志信号。本发明还提供SRAM写辅助电路，以解码该DC标志信号并对二进制权重电容器充电或放电(例如三个二进制权重电容器将提供0x、1x、2x、3x、4x、5x、6x及7x的选择升压)。另外，该SRAM写辅助电路将独立于过程及温度变化。因此，该SRAM写辅助电路对终端用户或客户透明，且可提供不升压(写辅助禁能-0x)或可变升压(例如1x、2x、3x、4x、5x、6x或7x)，并适应客户供应电压的电压变化。

电路可自单个电容器提供单升压。在此类系统中，电路的单升压依赖于两个写选择信号WSEL<1>及WSEL<0>的相对时序。电路的此单升压基于在单个电容器上储存的电荷量促使位线低于接地(也就是负升压电平)，接着该单个电容器衰减至接地。不过，此方法有问题，因为应力问题可能发生，且管理负升压电平很困难。另外，此类方法可能需要更大的电路复杂性且由于当供应电压增加时升压迅速上升而消耗更多功率。

一旦升压电平衰减至峰值幅度约80％时，在低电压就几乎不提供写辅助，而在该低电压仍需要显着升压来写SRAM位单元。尽管此升压技术在较老的技术(例如32纳米技术)中可能工作得很好，但在较新的技术(例如14纳米技术及以下)中，为了可靠性，增加的变化性需要仔细注意并管理在高VCS(例如>800mV)的升压。

在实施例中，SRAM写辅助电路提供升压，该升压与供应电压对应，不随过程及温度变化，且对终端用户/客户透明。而且，在实施例中，与其它写辅助电路相比，该SRAM写辅助电路将需要较少的功率，因为所提供的升压依赖于供应电压。该SRAM写辅助电路也可就不同的供应电压提供所需的升压，而不影响该电路的可靠性。

在实施例中，SRAM阵列的负位线升压系统包括分别由数字控制选择的多个二进制权重升压电容器。该数字控制可由测量供电电平的控制系统导出。该控制系统可包括输出固定电压参考的能带隙参考电路，以及将供电电平的分量与该固定电压参考比较以数字编码该供电的多个比较器。另外，将该数字编码的供电以及编程配置文件(programmingprofile)输入至控制逻辑，以选择该二进制权重升压电容器中的至少一个来调整该SRAM阵列的升压电平。

在实施例中，SRAM阵列的负位线升压系统包括分别由数字控制选择的多个二进制权重升压电容器。该数字控制可由测量供电电平的控制系统导出。该控制系统可包括输出固定电压参考的能带隙参考电路，以及将供电电平的分量与该固定电压参考比较以数字编码该供电的多个比较器。将该数字编码的供电以及编程配置文件输入至控制逻辑，以选择该二进制权重升压电容器中的某些来调整SRAM阵列的升压电平。另外，该二进制权重升压电容器于未被选择时被电性隔离(也就是浮动)，以降低电荷共享(该电荷共享降低升压幅度)。

图1显示依据本发明的方面的能带隙电压参考电路的示意视图。例如，图1的能带隙电压参考电路10包括电阻器梯形电路20、比较器30、比较器40、比较器50、比较器60，以及迟滞(hysteresis)、滤波及编码块70。在一个例子中，可通过电阻器梯形电路20供应电压供应VCS，并可向各比较器30、40、50、60供应500mV能带隙电压参考VBGR。

进一步如图1所示，当VCS超过750mV时，在通过比较器30进行比较以后将设置FLAG750。另外，当VCS超过775mV时，在通过比较器40进行比较以后将设置FLAG775。当VCS超过800mV时，在通过比较器50进行比较以后将设置FLAG800。当VCS超过950mV时，在通过比较器60进行比较以后将设置FLAG950。在设置该些标志(也就是FLAG750、FLAG775、FLAG800以及FLAG950)以后，将该些标志传送至迟滞、过滤及编码块70。

在图1的迟滞、过滤及编码块70中，储存该些标志以迟滞、过滤以及编码。将该些标志格雷(gray)编码为数字位并接着路由至SRAM写辅助电路。在实施例中，迟滞及过滤可在执行编码之前进行。另外，在实施例中，该编码可为8:3编码器，从而有三个编码数字位路由至SRAM写辅助电路。因此，该三个编码数字位是基于电压供应VCS。应当注意，可使用任意数目的电压标志及比较器，从而以不同的电压步进大小提供不同的电压步进。另外，路由至SRAM写辅助电路的数字位的数目可为任意整数，且它不限于仅三个编码数字位。

图2显示依据本发明的方面的写辅助电路的示意视图。例如，图2的写辅助电路100可为SRAM写辅助电路。尤其，写辅助电路100显示除信号线以外的多个晶体管T1至T37。该信号线包括：真数据线写信号DLTW、真数据线补写信号DLCW、写选择信号WSEL、写控制信号WRTP、升压源信号WBOOSTSRC、升压信号WBOOST、负升压信号WBOOSTN、真写线信号WGDLT、真写线补信号WGDLC、第一电压信号VCS、第二电压信号VSS、第一控制信号WT，负第一控制信号WTN、第二控制信号WGT、第三控制信号WC、负第三控制信号WCN、两位升压信号WBOOST<1:0>(其包括WBOOST<0>及WBOOST<1>)，以及三位电容控制信号WCAP<2:0>(其包括WCAP<2>、WCAP<1>以及WCAP<0>)。第二电压信号VSS是低于第一电压信号VCS的电压电平。另外，图1的写辅助电路包括多个PFET晶体管(例如T1、T2、T3、T4、T5、T12、T15、T16、T17、T18、T20、T29、T30以及T31)以及多个NFET晶体管(例如T6、T7、T8、T9、T10、T11、T13、T14、T19、T21、T22、T23、T24、T25、T26、T27、T28、T32、T33、T34、T35、T36以及T37)。

如图2中所示，晶体管T1具有与晶体管T35的栅极连接的栅极，与第一电压信号VCS连接的源极，以及与晶体管T3的源极及晶体管T2的源极连接的漏极。晶体管T2具有与写控制信号WRTP连接的栅极，与晶体管T1的漏极连接的源极，以及与晶体管T3的漏极连接的漏极。晶体管T3具有与真写线信号WGDLT连接的栅极。晶体管T4具有与晶体管T3的漏极连接的栅极，与第一电压信号VCS连接的源极，以及与晶体管T6的栅极连接的漏极。晶体管T5具有与写选择信号WSEL连接的栅极，与第一电压信号VCS连接的源极，以及与晶体管T7的栅极连接的漏极。晶体管T6具有与第一控制信号WT连接的栅极，与真数据线写信号DLTW连接的漏极，以及与晶体管T13的漏极连接的源极。晶体管T7具有与负第一控制信号WTN连接的栅极，与晶体管T6的栅极连接的漏极，以及与升压信号WBOOSTSRC连接的源极。

进一步如图2中所示，晶体管T8具有与写控制信号WRTP连接的栅极，与晶体管T7的栅极连接的漏极，以及与第二控制信号WGT连接的源极。晶体管T9具有与晶体管T7的栅极连接的漏极，与晶体管T1的栅极连接的栅极，以及与晶体管T11的漏极连接的源极。晶体管T10具有与真写线信号WGDLT连接的栅极，与第二控制信号WGT连接的漏极，以及与第二电压信号VSS连接的源极。晶体管T11具有与写选择信号WSEL连接的栅极，与第二电压信号VSS连接的源极，以及与晶体管T9的源极连接的漏极。晶体管T12具有与升压信号WBOOST连接的栅极，与第一电压信号VCS连接的源极，以及与晶体管T14的漏极连接的漏极。晶体管T13具有与负升压信号WBOOSTN连接的栅极以及与第二电压信号VSS连接的源极。晶体管T14具有与升压信号WBOOST连接的栅极，与升压源信号WBOOSTSRC连接的源极，以及与信号WBOOSTN连接的漏极。

进一步如图2中所示，晶体管T15具有与第三控制信号WC连接的栅极，与第一电压信号VCS连接的源极，以及与晶体管T16的源极连接的漏极。晶体管T16具有与真写线补信号WGDLC连接的栅极以及与晶体管T18的栅极连接的漏极。晶体管T17具有与晶体管T15的漏极连接的源极，与写控制信号WRTP连接的栅极，以及与晶体管T18的栅极连接的漏极。晶体管T18具有与第一电压信号VCS连接的源极以及与晶体管T19的栅极连接的漏极。晶体管T19具有与真数据线补写信号DLCW连接的漏极以及与升压源信号WBOOSTSRC连接的源极。晶体管T20具有与写选择信号WSEL连接的栅极，与第一电压信号VCS连接的源极，以及与负第三控制信号WCN连接的漏极。

进一步如图2中所示，晶体管T21具有与负第三控制信号WCN连接的栅极，与晶体管T18的漏极连接的漏极，以及与升压源信号WBOOSTSRC连接的源极。晶体管T22具有与写控制信号WRTP连接的栅极，与晶体管T20的漏极连接的漏极，以及与晶体管T24的漏极连接的源极。晶体管T23具有与第三控制信号WC连接的栅极，与晶体管T21的栅极连接的漏极，以及与晶体管T25的漏极连接的源极。晶体管T24具有与真写线补信号WGDLC连接的栅极以及与第二电压信号VSS连接的源极。晶体管T25具有与写选择信号WSEL连接的栅极以及与第二电压信号VSS连接的源极。

进一步如图2中所示，在写辅助电路100中，晶体管T26具有与晶体管T32的漏极连接的栅极，以及与升压源信号WBOOSTSRC连接的漏极及源极。晶体管T27具有与晶体管T33的漏极连接的栅极，以及与升压源信号WBOOSTSRC连接的漏极及源极。晶体管T28具有与晶体管T34的漏极连接的栅极，以及与升压源信号WBOOSTSRC连接的漏极及源极。在图2中，T26<3:0>代表四个二进制权重晶体管的向量表示，T27<1:0>代表两个二进制权重晶体管的向量表示，以及T28<0:0>代表单个晶体管的向量表示。

进一步如图2中所示，晶体管T29具有与第一电压信号VCS连接的源极，与WBOOST<0>连接的栅极，以及与晶体管T32的漏极连接的漏极。晶体管T30具有与第一电压信号VCS连接的源极，与WBOOST<0>连接的栅极，以及与晶体管T33的漏极连接的漏极。晶体管T31具有与第一电压信号VCS连接的源极，与WBOOST<0>连接的栅极，以及与晶体管T34的漏极连接的漏极。晶体管T32具有与WCAP<2>连接的栅极以及与电压节点VS连接的源极。晶体管T33具有与WCAP<1>连接的栅极以及与电压节点VS连接的源极。晶体管T34具有与WCAP<0>连接的栅极以及与电压节点VS连接的源极。晶体管T35具有与晶体管T9的栅极连接的栅极，与电压节点VS连接的漏极，以及与电压节点WS连接的源极。晶体管T36具有与晶体管T23的栅极连接的栅极，与电压节点VS连接的漏极，以及与电压节点WS连接的源极。最后，晶体管T37具有与WBOOST<1>连接的栅极，与电压节点WS连接的漏极，以及与第二电压信号VSS连接的源极。

在图2的写辅助电路100中，晶体管T26、T27以及T28充当二进制权重升压电容器，分别包含与位线(也就是WBOOSTSRC)耦接的第一节点以及与相应升压使能晶体管连接的第二节点。在写辅助电路100中，晶体管T32、T33以及T34充当升压使能晶体管，分别包含与升压控制使能信号(也就是WCAP<2>、WCAP<1>、WCAP<0>)连接的栅极。各该升压控制使能信号由自图1中的迟滞、滤波及编码块70输出的三个编码数字位控制。另外，当充当二进制权重升压电容器的各晶体管T26、T27及T28未被选择时，将其与已被选择的二进制权重升压电容器电性隔离(也就是浮动)。与写辅助电路100中已被选择的二进制权重升压电容器电性隔离的未被选择的二进制权重升压电容器降低电荷共享。电荷共享可能降低有效的升压幅度，从而需要较大的升压电容器来获得相同的升压幅度。如上所述，T26<3:0>代表四个二进制权重升压电容器的向量表示(也就是4x电容)，T27<1:0>代表两个二进制权重升压电容器的向量表示(也就是2x电容)，以及T28<0:0>代表单个电容器的向量表示(也就是1x电容)。

而且，在图2的写辅助电路100中，基于自图1中的迟滞、滤波及编码块70输出的三个编码数字位可对至少一个二进制权重升压电容器充电。另外，可在写辅助电路100中对该至少一个二进制权重升压电容器放电，以提供小于接地信号的升压电压电平。该编码值基于供电电平并确定升压电压。

在图2中，写辅助电路100是每个感测放大器一个(也就是每四条位线一个写辅助电路100)。WBOOST<0>初始为0，其使能升压源信号WBOOSTSRC的接地路径。当请求升压时，WBOOST<0>从0转变为1，其将停止对晶体管T26、T27以及T28充电。基于控制电路中的解码，信号WCAP<2>、WCAP<1>以及WCAP<0>将为逻辑“1”或逻辑“0”，其将开启或关闭晶体管T32、T33以及T34。例如，如果晶体管T32开启(也就是WCAP<2>是逻辑“1”)，则将提供4x电容作为升压，以于WBOOST<0>从0转变为1以后促使位线低于接地。因此，写辅助电路100基本独立于温度及过程(例如，可用于晶体管阈值电压呈现显着变化的14纳米技术)。而且，通过改变将被放电的有效电容(例如0x、1x、2x、3x、4x、5x、6x以及7x)，当VCS增加时降低的升压幅度导致功率节约。在实施例中，不会使用两个相对时序信号对升压电容器放电使升压衰减(其高度依赖于过程、电压以及温度(PVT))也导致发生功率节约。

在图2中，在写周期期间，写控制信号WRTP及写选择信号WSEL从0转变为1，WBOOST<0>为0且WBOOST<1>为0。接着，依据真写线信号WGDLT还是真写线补信号WGDLC启动，可向SRAM位元写入逻辑“1”或逻辑“0”。如果真写线信号WGDLT为0且真写线补信号WGDLC为0，则晶体管T35及T36将保持关闭，且升压电容器(也就是晶体管T26、T27以及T28)将不放电(也就是晶体管T26、T27以及T28将执行位屏蔽(bit masking))。

仍请参照图2，当真写线信号WGDLT或真写线补信号WGDLC自0转变为1时，真数据线写信号DLTW或真数据线补写信号DLCW将被拉至第二电压信号VSS。为使写辅助发生，WBOOST<0>将从0转变为1，其使WBOOSTN等于0，关闭晶体管T13，且将升压源信号WBOOSTSRC与真数据线写信号DLTW或真数据线补写信号DLCW与第二电压信号VSS连接。因此，晶体管T29、T30以及T31被关闭，且该升压电容器(也就是晶体管T26、T27以及T28)被充电。接着，WBOOST<1>将自0转变为1，其开启晶体管T37且储存于该升压电容器(也就是晶体管T26、T27以及T28)中的电荷将把净升压源信号WBOOSTSRC及真数据线写信号DLTW或真数据线补写信号DLCW拉至低于第二电压信号VSS，从而向SRAM位单元提供写辅助。

在图2的替代实施例中，该二进制权重升压电容器(也就是晶体管T26、T27以及T28)可为PMOS晶体管，其栅极与WBOOSTSRC连接。另外，在该替代实施例中，可使各晶体管T26、T27以及T28的源极及漏极分别与T29、T30以及T31的漏极连接。此替代实施例代表图2中的NMOS二进制权重升压电容器的翻转版本(flipped version)。

图3显示依据本发明的方面的具有二进制权重电容器的写辅助电路的特征图。在图3中，y轴代表以毫伏(mV)表示的升压幅度，且x轴代表以毫伏(mV)表示的供应电压VCS电平。在图3中，可靠性电压限制图(也就是标记为“Z”的向下倾斜图)显示在不同供应电压VCS的SRAM写辅助电路的可靠性限制。例如，VCS在1000mV时，可以可靠地提供的最高升压幅度是50mV升压。另外，VCS在800mV时，可以可靠地提供的最高升压幅度是250mV升压。

而且，在图3中，写升压要求图(也就是标记为“R”的向下倾斜图)显示在单元中为了提供写辅助的升压要求。因此，该升压要求图上的这些值是允许写辅助所需的最小升压。例如，VCS在800mV时，允许写辅助所需的最小升压是大约125mV的升压。另外，VCS在650mV时，允许写辅助所需的最小升压是大约150mV的升压。

在图3中，实际升压电平图(也就是具有矩形形状的向下倾斜图并被标记为“S”)显示发生于具有二进制权重电容器的实施例的写辅助电路中的典型升压。如图3中所示，实际升压电平将依据过程及温度在不同的VCS电压中变化。例如，VCS在950mV时，依据过程及温度，实际升压电平将在大约25mV至125mV的升压范围内。不过，即使VCS在950mV，实际升压电平也在写升压要求与可靠性电压限制之间。因此，实施例的写辅助电路将以升压远大于最小写升压要求的可靠方式工作(也就是在该可靠性电压限制图下方)。如图3中所示，VCS从650mV至1000mV的实际升压电平总是在可靠性电压限制与最小写升压要求之间的操作范围内。

图4显示依据本发明的方面的写辅助电路的写升压控制选项表。在实施例中，升压形式将具有多达八个预设选项。八个升压步进可定义于供电的整个VCS电压范围上。升压电平可以具有八个升压电平的三位编码。因此，对于三位上的八个升压步进，具有24位数据(例如，8个升压步进x 3位)。另外，具有八个形式选项，其可产生多达192位(例如，每个形式24位x 8个形式选项)。在实施例中，可以简单的CMOS ROM码来实施该192位，以在设计中方便编程该升压电平。因此，图4中的写升压控制选项增加灵活性，以允许更多的升压选项(也就是在供电的整个VCS电压范围上给出额外的升压)。尤其，该写升压控制选项可提供灵活性，以重塑图3中的升压片段。图4的8个形式选项是基于设计要求的许多可能的形式选项的其中一种。在图4中，1less boost表示与默认值(default)相比有效电容减少1。在图4中，1more boost表示与默认值相比有效电容增加1。在图4中，2less boost表示与默认值相比有效电容减少2。在图4中，2more boost表示与默认值相比有效电容增加2。在图4中，Lo V+表示针对低于825mV的低供应电压VCS增加有效电容。在图4中，Boost Hi V+表示针对高于875mV的高供应电压VCS增加有效电容。在图4中，Boost Hi V++表示针对高于875mV的高供应电压VCS，有效电容增加2。在图4中，Boost Lo V++表示针对低于825mV的低供应电压VCS，有效电容增加2。

图5显示依据本发明的方面的电压表设计示意图。在图5中，电压表设计200包括能带隙电压泵及能带隙参考生成210、图1的能带隙电压参考电路10、电压编码器220、稳定及辅助成形逻辑230、写辅助成形逻辑240，以及MUX(多路复用器)250、260。尽管图5披露电压表设计200的实施例，但其它实施例可能不使用图5中的所有电路。例如，在替代实施例中，本设计可消除使用稳定辅助及成形逻辑230以及MUX 260。

在图5中，能带隙电压泵及能带隙参考生成210接收供电电压VCS以及校准信号EMAVM_CAL、VSENSEN及EMAVM_DAC<3:0>来产生500mV能带隙参考电压VBGR(如上参照图1所述)。校准信号EMAVM_CAL、VSENSEN以及EMAVM_DAC<3:0>用以减少能带隙参考电压VBGR中的错误。接着，将该500mV能带隙参考电压VBGR输入能带隙电压参考电路10(如上参照图1所述)。将该500mV能带隙参考电压VBGR输入能带隙电压参考电路10，输出多达7个标志作为VFLAG<7:0>。接着，通过电压编码器220将信号VFLAG<7:0>格雷编码为VM_OUT<2:0>。换句话说，电压编码器220接收VFLAG<7:0>并将该其格雷编码成VM_OUT<2:0>。接着，可将该编码后的信号VM_OUT<2:0>路由至一个或多个存储器编译器，以广播供电电压VCS的编码版本。

另外，在图5中，将VFLAG<7:0>输入至稳定辅助及成形逻辑230以及写辅助及成形逻辑240。稳定辅助及成形逻辑230还接收电压VDD以及输入信号EMAVM_SA<1:0>，该输入信号可用以微调及成形VFLAG<7:0>。写辅助及成形逻辑240还接收电压VDD以及输入信号EMAVM_WA<2:0>，该输入信号可用以微调及成形VLAG<7:0>，具有如图4中所示的成形选项。输入信号EMAVM_SA<1:0>及EMAVM_WA<2:0>是从电子熔断器输入或者可通过测试针在测试点覆盖的信号，且其也可用以为稳定辅助及成形逻辑230的稳定辅助提供额外裕度以及为写辅助及成形逻辑240的写辅助提供额外裕度。稳定辅助及成形逻辑230将向MUX 260输出格雷码。写辅助及成形逻辑240将向MUX 250输出格雷码。

MUX 260将基于MUX选择信号EMAVM_SA<2>在稳定辅助及成形逻辑230的格雷码输出与旁路熔断器值EMAVM_SA<1:0>之间选择，并输出信号EMASASS<1:0>。MUX 250将基于MUX选择信号EMAVM_WA<3>在写辅助及成形逻辑240的格雷码输出与旁路熔断器值EMAVM_WA<2:0>之间选择，并输出信号EMAWASS<2:0>。旁路熔断器值EMAVM_SA<1:0>及EMAVM_WA<2:0>是可用以手动覆盖自稳定辅助及成形逻辑230及写辅助及成形逻辑240的格雷码输出的信号。EMASASS<1:0>将用以控制SRAM中的稳定辅助的量，且EMAWASS<2:0>将用以通过信号WCAP<2:0>控制SRAM写辅助电路100中的升压量。

因此，针对上面的说明，本领域的技术人员将理解，该SRAM写辅助电路可在整个过程、电压以及温度范围内提供，其相反于与供电电压增加时衰减并放弃电荷并导致极难以在整个过程、电压以及温度范围内调节升压的写辅助电路。而且，在实施例中，该SRAM写辅助电路结合能带隙电压参考电路提供适应性写辅助，其于电压增加时降低升压幅度。另外，该SRAM写辅助电路的适应性写辅助是电压感知的且对终端用户/客户透明。

而且，本领域的技术人员将理解，结合该能带隙电压参考电路使用的该SRAM写辅助电路形成适应性功率节约SRAM写辅助系统，其于电压增加时降低有效升压电容，以节约功率并保持于电压可靠性限制之下。在实施例中，该适应性功率节约SRAM写辅助系统需要电压参考，该电压参考将由能带隙电压参考电路提供。在实施例中，当电压增加时，成功写入SRAM单元所需的升压量降低。因此，在该实施例中，该适应性功率节约SRAM写辅助系统将通过充放电电容来改变有效升压量。另外，该SRAM写辅助系统将不需要对电容器放电至接地，而这是自单个电容器提供单升压的其它电路中所需的。因此，在该实施例中，该SRAM写辅助系统的功率节约将提升写辅助电路的竞争力。

另外，为达到5.8sigma写能力以及仍保持于电压可靠性限制内，在该SRAM写电路内提供三电容器解决方案。在该SRAM写电路中，通过使用该三电容器解决方案，有效电容将为0x、1x、2x、3x、4x、5x、6x以及7x的其中一种。不过，实施例可使用任意数目的权重电容器来集成于SRAM写电路设计内，以提供更细的粒度以及电压增加时更多的功率节约。如果在该SRAM写电路内使用更多的权重电容器，则可能需要相应降低位线被拉至接地下方的程度来成功写SRAM单元。

上述方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(也就是作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配最终的集成电路芯片。在后一种情况中，芯片设于单芯片封装中(例如塑料承载件，其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装中(例如陶瓷承载件，其具有单面或双面互连或嵌埋互连)。在任何情况下，接着将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)中间产品例如母板的部分，或者作为(b)最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。

对本发明的各种实施例所作的说明是出于示例目的，而非意图详尽无遗或限于所披露的实施例。许多修改及变更将对于本领域的技术人员显而易见，而不背离所述实施例的范围及精神。这里所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解这里所披露的实施例。

Claims (20)

1.一种写辅助电路，包括：

多个二进制权重升压电容器，分别包含与位线耦接的第一节点以及与相应升压使能晶体管连接的第二节点；以及

多个升压使能晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的二进制权重升压电容器，

各该多个升压使能晶体管的该升压控制使能信号由基于供电电平的编码值控制。

2.如权利要求1所述的写辅助电路，其中，基于该供电电平的该编码值确定该多个二进制权重升压电容器中已被选择者以及该多个二进制权重升压电容器中未被选择者。

3.如权利要求2所述的写辅助电路，其中，未被选择的该二进制权重升压电容器与已被选择的该二进制权重升压电容器电性隔离，以降低电荷共享。

4.如权利要求1所述的写辅助电路，其中，基于该供电电平的该编码值确定该写辅助电路的升压电平。

5.如权利要求1所述的写辅助电路，其中，该写辅助电路位于静态随机访问存储器中。

6.如权利要求1所述的写辅助电路，其中，各该多个二进制权重升压电容器为NFET晶体管。

7.如权利要求6所述的写辅助电路，其中，各该多个二进制权重升压电容器为源极及漏极二者都与该位线连接的NFET晶体管。

8.如权利要求1所述的写辅助电路，其中，各该多个升压使能晶体管为NFET晶体管。

9.如权利要求1所述的写辅助电路，其中，该编码值自能带隙电压参考电路输出，该能带隙电压参考电路将该供电电平作为输入。

10.如权利要求1所述的写辅助电路，其中，该能带隙电压参考电路还包括：

多个比较器，分别于该供电电平高于预定比较器值时输出标志；

编码器，用以编码来自该多个比较器的各标志，以及输出该编码值。

11.一种写辅助电路，包括：

多个NFET升压晶体管，分别包含与位线耦接的源极及漏极以及与相应升压使能晶体管连接的栅极；以及

多个升压使能NFET晶体管，分别包含栅极，该栅极与升压控制使能信号连接以控制相应的NFET升压晶体管，

各该多个升压使能NFET晶体管的该升压控制使能信号由基于供电电平的编码值控制。

12.如权利要求11所述的写辅助电路，其中，基于该供电电平的该编码值确定该多个NFET升压晶体管中已被选择者以及该多个NFET升压晶体管中未被选择者。

13.如权利要求12所述的写辅助电路，其中，未被选择的该NFET升压晶体管与已被选择的该NFET升压晶体管电性隔离，以降低电荷共享。

14.如权利要求11所述的写辅助电路，其中，基于该供电电平的该编码值确定该写辅助电路的升压电平。

15.如权利要求11所述的写辅助电路，其中，该写辅助电路位于静态随机访问存储器的负位线升压系统中。

16.一种方法，包括：

基于编码值对多个二进制权重升压电容器中的至少一个二进制权重升压电容器充电；以及

对该至少一个二进制权重升压电容器放电，以提供电平低于接地信号的升压电压，

其中，该编码值是基于供电电平并确定该升压电压。

17.如权利要求16所述的方法，其中，该多个二进制权重升压电容器中的该至少一个二进制权重升压电容器与该多个二进制权重升压电容器中的其余二进制权重升压电容器电性隔离，以降低电荷共享。

18.如权利要求16所述的方法，其中，该充电与放电发生于静态随机访问存储器的负位线升压系统中。

19.如权利要求16所述的方法，其中，该升压电压也基于编程配置文件，该编程配置文件通过至少一个可选设置来控制写辅助，以适应该供电电平中的变化。

20.如权利要求16所述的方法，其中，各该多个二进制权重升压电容器为NFET晶体管。