TW201725708A - 具低翹曲度的驅動晶片及其製造方法 - Google Patents

Abstract

一種具低翹曲度的驅動晶片，包含一配置電路層、一第一介電層，及一第二介電層。該配置電路層包括一金屬區。該第一介電層形成於該金屬區且具有複數次溝槽。該第二介電層形成於該第一介電層且具有複數主溝槽。本發明之功效，利用該等主溝槽分別凹設於該第二介電層，以形成不連續表面來局部釋放成膜過程中所累積的殘留應力，藉此達成降低晶片整體翹曲度的目的。本發明另提供一種製造上述所述具低翹曲度的驅動晶片的製造方法。

Description

具低翹曲度的驅動晶片及其製造方法

本發明是有關於一種半導體驅動晶片及其製造方法，特別是指一種具低翹曲度的驅動晶片，以及該具低翹曲度的驅動晶片之製造方法。

在液晶顯示器(Liquid Crystal Display，簡稱LCD)朝向窄邊框及厚度更薄的設計趨勢下，用以驅動像素作動的驅動晶片之尺寸也無可避免地需朝向更細長且薄的設計目標邁進，然而，較長且薄的驅動晶片在成膜過程(Film Process)中會因為殘留應力(Residual Stress)不易釋放而存有較嚴重的翹曲(Warpage)現象。具高翹曲度的驅動晶片，除了會讓操作機台在外觀上因視覺辨識不良而造成取放(Pick up and Place)作業異常外，搬運過程中，也較容易相對於承載盤(Tray)滑出而造成晶片損壞，另外，具高翹曲度的驅動晶片也會不利於下游LCD模組製造商進行黏合(Bonding)於玻璃基板(Chip on Glass，簡稱COG)的後段作業。

參閱圖1，現有一種如美國專利7169685號所 揭示的具低翹曲度的驅動晶片1，其包含一包括呈反向設置的一頂面111與一底面112的基板11、一形成於該基板11的該頂面111的驅動電路層12、一用以保護該驅動電路層12表面的鈍化層13，及一設置於該基板11的該底面112的應力平衡層14。此方法主要是利用該硬力平衡層14來反向抵消在成膜過程中逐漸累積形成的殘留應力，藉此改善驅動晶片的翹曲現象。雖然此種方法能有效製備具低翹曲度的驅動晶片1，但卻無法滿足驅動晶片朝薄型化發展的需求。

因此，本發明之目的，即在提供一種不僅能薄型化且能兼具低翹曲度，進而有助於下游LCD模組製造商進行COG後段作業的具低翹曲度的驅動晶片。

本發明之另一目的，即在提供一種具低翹曲度的驅動晶片之製造方法。

於是本發明具低翹曲度的驅動晶片，包含一配置電路層、一第一介電層、一第二介電層，及一主絕緣材。

該配置電路層包括一具有一連接面的金屬區。

該第一介電層形成於該金屬區的該連接面。該第一介電層包括一相反於該連接面的第一頂面。

該第二介電層形成於該第一介電層的該第一頂面。該第二介電層包括一相反於該第一頂面的第二頂面，及複數自該第二頂面朝該第一介電層凹設的主溝槽。

該主絕緣材用以填設於該等主溝槽。

本發明具低翹曲度的驅動晶片之功效，藉由複數分別自該第二頂面朝該第一介電層凹設的主溝槽，來局部釋放成膜過程中所累積的殘留應力，藉此達成降低晶片整體翹曲度的目的

本發明具低翹曲度的驅動晶片之製造方法是用來製造如上述所述的具低翹曲度的驅動晶片，並且包含下列步驟：(A)前段作業：提供一包含一配置電路層的晶圓，該配置電路層包括一具有一連接面的金屬區，該晶圓還包含一形成於該連接面上的第一介電層，及複數晶圓切割道。(B)沉積作業：形成一第二介電層在該第一介電層上。(C)應力釋放作業：在該第二介電層形成複數主溝槽，並於該等主溝槽內填設有一主絕緣材。(D)切割作業：利用一切割刀沿著已完成應力釋放作業的該晶圓之每一晶圓切割道切割，以形成複數具低翹曲度的驅動晶片。

本發明具低翹曲度的驅動晶片之製造方法的功效，在於本發明毋需另外製備如習知所述的應力平衡層，便能確實獲得薄型化且具低翹曲度，而有助於下游LCD模組製造商進行COG後段作業的具低翹曲度的驅動晶片。

2‧‧‧具低翹曲度的驅動晶片

233‧‧‧主溝槽

8‧‧‧切割刀

21‧‧‧配置電路層

90‧‧‧基板

211‧‧‧連接面

91‧‧‧晶圓切割道

212‧‧‧金屬區

100‧‧‧前段作業

213‧‧‧貫孔

200‧‧‧沉積作業

22‧‧‧第一介電層

300‧‧‧應力釋放作業

221‧‧‧第一頂面

400‧‧‧切割作業

222‧‧‧次溝槽

L‧‧‧左位置

223‧‧‧次絕緣材

U‧‧‧上位置

231‧‧‧第二介電層

R‧‧‧右位置

232‧‧‧第二頂面

D‧‧‧下位置

本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：圖1是一剖面示意圖，說明習知一種具低翹曲度的驅動晶片； 圖2是一俯視示意圖，說明本發明具低翹曲度的驅動晶片的一實施例；圖3是一剖面示意圖，說明本發明該實施例的一第一介電層具有複數次溝槽，一第二介電層具有複數主溝槽；圖4是一曲線圖，說明一比較例的翹曲量測結果；圖5是一曲線圖，說明本發明具低翹曲度的驅動晶片的一具體例的翹曲量測結果；圖6是本發明具低翹曲度的驅動晶片的製造方法的一實施例之流程圖；圖7是本發明具低翹曲度的驅動晶片的製造方法的該實施例之一前段作業示意圖，說明俯視狀態下的一晶圓；圖8是本發明該前段作業的示意圖，說明局部剖視狀態下的該晶圓；圖9是本發明具低翹曲度的驅動晶片的製造方法的該實施例之一沉積作業示意圖；圖10是本發明具低翹曲度的驅動晶片的製造方法的該實施例之一應力釋放作業示意圖；圖11是本發明具低翹曲度的驅動晶片的製造方法的該實施例之一切割作業示意圖；及圖12一俯視示意圖，說明本發明複數個具低翹曲度的驅動晶片。

以下，針對本發明參照圖式進行說明，需注意的是，各圖式中所示意的厚度及長度等尺寸與實際物品不 同。

參閱圖2與圖3，本發明具低翹曲度的驅動晶片2的一實施例，包含一配置電路層21、一第一介電層22，及一第二介電層23。補充說明的是，該配置電路層21是形成於一基板90，如圖8所示，在本實施例中，該基板90為矽基板，但不以此為限，也能為此技術領域中具有通常知識者所熟知的藍寶石(Sapphire)基板或砷化鎵(Gallium Arsenide)基板。另外，該配置電路層21是依照一定製程順序經由薄膜沉積(Deposition)、微影(Lighography)與蝕刻(Etch)後所製得，藉此獲得驅動晶片所需的電子電路，由於，該配置電路層21內所含的具體結構非本發明之技術重點，在此便不再贅述。

該配置電路層21包括一具有一連接面211的金屬區212，及一連通該金屬區212的貫孔213。在本實施例中，該配置電路層21的該金屬區212厚度介於0.5微米至1.5微米之間。

該第一介電層22形成於該金屬區212的該連接面211，且厚度介於0.3微米至0.8微米之間。該第一介電層22包括一相反於該連接面211的第一頂面221、複數自該第一頂面221朝該金屬區212凹設的次溝槽222，及一用以填設該等次溝槽222的次絕緣材223。在本實施例中，該等次溝槽222不連通該金屬區212。

該第二介電層23形成於該第一介電層22的該第一頂面221，且厚度介於0.5微米至1微米之間。該第二 介電層23包括一相反於該第一頂面221的第二頂面231、複數自該第二頂面231朝該第一介電層22凹設的主溝槽232，及一用以填設該等主溝槽232的主絕緣材233。在本實施例中，該等主溝槽232不連通該第一介電層22。

詳細說明的是，本發明該等次溝槽222形成於該第一介電層22，及該等主溝槽232形成於該第二介電層23的設計，主要是利用結構上的破壞來局部釋放殘留應力；另外，由於殘留應力所導致的翹曲現象，能源自於薄膜沉積於基板間因其彼此晶格失配(Lattice Mismatch)而導致，也就是說，該次絕緣材223填設於該等次溝槽222，以及該主絕緣材233填設於該等主溝槽232的薄膜沉積作業，因為必須在一定的製程溫度下進行，因此，能提供一定能量而有助於位於晶格間隙(Lattice Spacing)內的原子往晶格空位(Lattice Vacancy)中移動來釋放內部殘留應力，所以實質上也能有效改善整體翹曲現象。

在本實施例中，該次、主絕緣材223、233之選用，能考量熱膨脹係數(Coefficient of Thermal Expansion，簡稱CTE)是否分別接近於該第一、第二介電層22、23的熱膨脹係數，因此，較佳地，該次絕緣材223能與該第一介電層22為相同材料，該主絕緣材23能與該第二介電層23為相同材料。該次、主絕緣材223、233分別可以但不以此為限地選自於二氧化矽(Silicon Dioxide)或氮化矽(Silicon Nitride)。

參閱圖4、圖5與下列表1，為本發明具低翹曲 度的驅動晶片的一比較例與一具體例之翹曲量測結果。

該比較例為典型的驅動晶片，其所含的第一、第二介電層分別不具有次、主溝槽；該具體例為採用本發明結構的驅動晶片，其所含的第一、第二介電層分別具有複數次、主溝槽，且該等次、主溝槽內分別填設有該次、主絕緣材。

進一步說明的是，該比較例所量測的驅動晶片是分別依序取自於晶圓中如圖7所示的左、上、右、下位置L、U、R、D，且分別對應於表1與圖4中所標示的Sample1、Sample2、Sample3與Sample4；該具體例所量測的驅動晶片亦是分別依序取自於晶圓中的左、上、右、下位置，且分別對應於表1與圖5中所標示的Chip1、Chip2、Chip3與Chip4。

也詳細說明的是，本發明所敘明的翹曲度是採用相對值，也就是說，在翹曲量測作業上，是以每一待測晶片的中間處為量測基準，藉此換算出每一待測晶片其左、右兩端相對於中間處的翹曲度，另外，每一待測晶片是放置於承載盤內進行顯微量測。

於是，從表1、圖4與圖5所呈現的對照圖表可清楚得知，本發明該第一介電層22具有該等次溝槽222，且於每一次溝槽222內填設該次絕緣材223，及該第二介電層23具有該等主溝槽232，且於每一主溝槽232內填設該主絕緣材233的結構設計，確實能有效改善翹曲。

參閱圖6，為本發明具低翹曲度的驅動晶片之製造方法的一實施例的流程圖，本發明具低翹曲度的驅動晶片之製造方法包含下列步驟：

步驟一、如圖7與圖8所示，前段作業100：提供一包含一配置電路層21的晶圓，該配置電路層21是形成於一基板90，且包括一具有一連接面211的金屬區212。該晶圓還包含一形成於該連接面211上的第一介電層22，及複數晶圓切割道91。具體說明的是，該金屬區212厚度介於0.5微米至1.5微米之間，該第一介電層22厚度介於0.3微米至0.8微米之間。

在本實施例中，該第一介電層22包括一第一頂面221，及複數自該第一頂面221朝該金屬區212凹設的次溝槽222，且於該等次溝槽222內填設一次絕緣材223。較佳地，該等次溝槽222均不連通該金屬區212，且該等次 溝槽222分別能採用蝕刻方式或是雷射熔出方式成型。

步驟二、如圖9所示，沉積作業200：形成一第二介電層23在該第一介電層22。具體說明的是，該第二介電層23厚度介於0.5微米至1微米之間。

步驟三、如圖10所示，應力釋放作業300：在該步驟三的該第二介電層23形成複數主溝槽232，並於該等主溝槽232內填設一主絕緣材233。在本實施例中，該等主溝槽233均不連通該第一介電層22，另外，該等主溝槽233分別能採用蝕刻方式或是雷射熔出方式成型。

步驟四、如圖11所示，切割作業400：利用一切割刀8沿著該步驟三的該晶圓的每一晶圓切割道91切割，以獲得如圖12所示的具低翹曲度的驅動晶片2。

綜上所述，本發明具低翹曲度的驅動晶片及其製造方法，確實能達成本發明之目的。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，凡是依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

2‧‧‧具低翹曲度的驅動晶片

21‧‧‧配置電路層

211‧‧‧連接面

212‧‧‧金屬區

213‧‧‧貫孔

22‧‧‧第一介電層

221‧‧‧第一頂面

222‧‧‧次溝槽

223‧‧‧次絕緣材

23‧‧‧第二介電層

231‧‧‧第二頂面

232‧‧‧主溝槽

233‧‧‧主絕緣材

Claims (10)

1. 一種具低翹曲度的驅動晶片，包含：一配置電路層，包括一具有一連接面的金屬區；一第一介電層，形成於該金屬區的該連接面，包括一相反於該連接面的第一頂面；一第二介電層，形成於該第一介電層的該第一頂面，包括一相反於該第一頂面的第二頂面，及複數自該第二頂面朝該第一介電層凹設的主溝槽；及一主絕緣材，用以填設該等主溝槽。
2. 如請求項1所述的具低翹曲度的驅動晶片，其中，該第一介電層還包括複數自該第一頂面朝該金屬區凹設的次溝槽，及一用以填設該等次溝槽的次絕緣材。
3. 如請求項2所述的具低翹曲度的驅動晶片，其中，該等次溝槽不連通該金屬區，該等主溝槽不連通該第一介電層。
4. 如請求項1至3中任一項所述的具低翹曲度的驅動晶片，其中，該配置電路層的該金屬區厚度介於0.5微米至1.5微米之間。
5. 如請求項4所述的具低翹曲度的驅動晶片，其中，該第一介電層厚度介於0.3微米至0.8微米之間。
6. 如請求項4所述的具低翹曲度的驅動晶片，其中，該第二介電層厚度介於0.5微米至1微米之間。
7. 一種具低翹曲度的驅動晶片之製造方法，包含下列步驟： (A)前段作業：提供一包含一配置電路層的晶圓，該配置電路層包括一具有一連接面的金屬區，該晶圓還包含一形成於該連接面上的第一介電層，及複數晶圓切割道；(B)沉積作業：形成一第二介電層在該步驟(A)中的該第一介電層；(C)應力釋放作業：在該步驟(B)的該第二介電層形成複數主溝槽，並於該等主溝槽內填設一主絕緣材；及(D)切割作業：利用一切割刀沿著該步驟(C)的該晶圓的每一晶圓切割道切割，以形成複數具低翹曲度的驅動晶片。
8. 如請求項7所述的具低翹曲度的驅動晶片之製造方法，其中，在該步驟(A)中的該第一介電層包括一第一頂面，及複數自該第一頂面朝該金屬區凹設的次溝槽，且於該等次溝槽內填設一次絕緣材，該等次溝槽不連通該金屬區。
9. 如請求項8所述的具低翹曲度的驅動晶片之製造方法，其中，在該步驟(A)中的該等次溝槽分別能採用蝕刻方式或是雷射熔出方式成型，該步驟(C)中的該等主溝槽不連通該第一介電層，且分別能採用蝕刻方式或是雷射熔出方式成型。
10. 如請求項7至9中任一項所述的具低翹曲度的驅動晶片之製造方法，其中，該步驟(A)中所述的該金屬區厚度介於0.5微米至1.5微米之間，該步驟(A)中所述的該第 一介電層厚度介於0.3微米至0.8微米之間，及該步驟(B)中所述的該第二介電層厚度介於0.5微米至1微米之間。