TW201724520A - 鰭狀場效電晶體 - Google Patents

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Abstract

本發明實施例提供一種鰭式場效電晶體，包括基底、多個絕緣體、閘極堆疊結構、介電結構和閘極接觸件。基底包括多個溝渠和位於溝渠之間的至少一半導體鰭片。絕緣體設置在溝渠中。在閘極堆疊結構的側壁上設置介電結構，閘極堆疊結構和介電結構覆蓋半導體鰭片和絕緣體，並且介電結構包括至少一凹槽。閘極接觸件電性連接至閘極堆疊結構，其中，閘極接觸件覆蓋閘極堆疊結構和至少一凹槽，並且閘極接觸件的底部尺寸大於閘極堆疊結構的頂部尺寸。

Description

鰭狀場效電晶體
本發明實施例是有關於一種電晶體，且特別是有關於一種鰭式場效電晶體。
隨著半導體裝置的尺寸不斷縮小，已經開發出諸如鰭式場效電晶體（FinFET）的三維多閘極結構以代替平面的互補金屬氧化物半導體（CMOS）裝置。FinFET的結構特徵是從基底的表面豎直向上延伸的基於矽的鰭片，並且包圍由鰭片形成的導電通道的閘極進一步對通道提供更好的電性控制。
近來，為了FinFET所製造的閘極接觸件可能導致高電阻-電容（RC）延遲。因此，具有高的RC的閘極接觸件可能影響FinFET的產率和可靠性。
在本發明的一實施例中，一種鰭式場效電晶體包括基底、多個絕緣體、閘極堆疊結構、介電結構和閘極接觸件。基底包括多個溝渠和位於溝渠之間的至少一半導體鰭片。絕緣體設置在溝渠中。在閘極堆疊結構的側壁上設置介電結構，閘極堆疊結構和介電結構覆蓋半導體鰭片和絕緣體，並且介電結構包括至少一凹槽。閘極接觸件電性連接至閘極堆疊結構，其中，閘極接觸件覆蓋閘極堆疊結構和至少一凹槽，並且閘極接觸件的底部尺寸大於閘極堆疊結構的頂部尺寸。
以下揭露內容提供用於實施所提供的標的之不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，於以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，且亦可包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複使用元件符號及/或字母。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，為了易於描述附圖中所繪示的一個構件或特徵與另一組件或特徵的關係，本文中可使用例如「在...下」、「在...下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術語的空間相對術語。除了附圖中所繪示的定向之外，所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。
本發明的實施例描述了FinFET的示意性製造流程。在本發明的特定實施例中，可以在塊狀矽基底上形成FinFET。此外，作為可選方式，FinFET也可以形成在絕緣體上矽(SOI)基底上或絕緣體上鍺（GOI）基底上。此外，根據一些實施例，矽基底可以包括諸如電晶體、二極體等的其它導電層或其它半導體元件。然而，本文所記載的實施例並不限於此。
圖1A是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1A，提供基底100。在一個實施例中，基底100包括晶體矽基底（舉例來說，晶圓）。基底100根據設計要求可以包括不同的摻雜區域（舉例來說，p型基底或n型基底）。在一些實施例中，摻雜區域可以摻雜有p型及/或n型摻雜劑。舉例來說，摻雜區域可以摻雜有諸如硼或BF2 的p型摻雜劑、諸如磷或砷的n型摻雜劑、及/或它們的組合。摻雜區域可以配置用於n型FinFET、p型FinFET或它們的組合。在一些可選實施例中，基底100可以由一些諸如金剛石或鍺的其他合適的元素半導體、諸如砷化鎵、碳化矽、砷化銦、或磷化銦的合適的化合物半導體、或者諸如碳化矽鍺、磷化鎵砷或磷化銦鎵的合適的合金半導體製成。
在一個實施例中，墊層102a和罩幕層102b順序形成在基底100上。墊層102a可以是例如通過熱氧化製程形成的氧化矽薄膜。墊層102a可以作為基底100與罩幕層102b之間的黏合層。墊層102a還可以作為用於蝕刻罩幕層102b的蝕刻停止層。在至少一個實施例中，罩幕層102b例如是通過低壓化學汽相沉積（LPCVD）或電漿增強化學汽相沉積（PECVD）形成的氮化矽層。罩幕層102b在後續的微影製程過程中作為硬罩幕使用。然後，在罩幕層102b上形成具有預定圖案的圖案化的光阻層104。
圖1B是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1A至圖1B，依序蝕刻未被圖案化的光阻層104覆蓋的罩幕層102b和墊層102a以形成圖案化的罩幕層102b’和圖案化的墊層102a’，以便暴露下層的基底100。通過使用圖案化的罩幕層102b’、圖案化的墊層102a’以及圖案化的光阻層104作為罩幕，暴露和蝕刻部分基底100以形成溝渠106和半導體鰭片108。圖1A所示的半導體鰭片108的數量僅是用於說明，在一些可選實施例中，可根據實際的設計要求形成兩個或多個平行的半導體鰭片。在圖案化基底100以後，半導體鰭片108被圖案化的罩幕層102b’、圖案化的墊層102a’、以及圖案化的光阻層104覆蓋。兩個相鄰的溝渠106通過間隔S間隔開。舉例來說，在溝渠106之間的間隔S可以小於約30nm。換句話說，兩個相鄰的溝渠106通過相應的半導體鰭片108間隔開。
半導體鰭片108的高度和溝渠106的深度範圍為約5nm至約500nm。在形成溝渠106和半導體鰭片108後，移除圖案化的光阻層104。在一個實施例中，可以執行清洗製程以移除半導體基底100a和半導體鰭片108的原生氧化物。清洗製程可以使用稀釋的氫氟（DHF）酸或其他合適的清洗溶液執行。
圖1C是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1B至圖1C，在基底100a上形成絕緣材料110以覆蓋半導體鰭片108並填充溝渠106。除半導體鰭片108以外，絕緣材料110進一步覆蓋圖案化的墊層102a’和圖案化的罩幕層102b’。絕緣材料110可以包括氧化矽、氮化矽、氮氧化矽、旋塗介電材料、或低k介電材料。絕緣材料110可以通過高密度電漿化學汽相沉積（HDP-CVD）、次大氣壓CVD（SACVD）或通過旋塗形成。
圖1D是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1C至圖1D，例如執行化學機械研磨製程以移除部分絕緣材料110、圖案化的罩幕層102b’和圖案化的墊層102a’，直至暴露出半導體鰭片108。如圖1D所示，在研磨絕緣材料110後，經研磨的絕緣材料110的頂部表面實質上與半導體鰭片的頂部表面T共面。
圖1E是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1D至圖1E，通過蝕刻製程，部分移除填充在溝渠106中的經研磨的絕緣材料110，使得絕緣體110a形成在基底100a上並且每個絕緣體110a位於一個相應的溝渠106中。在一個實施例中，蝕刻製程可以是使用氫氟酸（HF）的濕蝕刻製程或者乾蝕刻製程。絕緣體110a的頂部表面低於半導體鰭片108的頂部表面T。換句話說，半導體鰭片108從絕緣體110a的頂部表面突出，並且因此暴露半導體鰭片108的側壁SW。鰭片108的頂部表面T與絕緣體110a的頂部表面之間的高度差為H，並且此高度差H的範圍為約15nm至約50nm。
圖1F是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1E至圖1F，在絕緣體110a形成後，形成介電層112以共形地覆蓋絕緣體110a的頂部表面、半導體鰭片108的頂部表面T以及半導體鰭片108的側壁SW。在一個實施例中，介電層112可以包括氧化矽、氮化矽、氮氧化矽或高k介電材料。高k介電材料包括金屬氧化物。用於高k介電材料的金屬氧化物的實例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或它們的混合物。在一個實施例中，介電層112為厚度在約0.2nm至50nm範圍內的高k介電層。介電層112可以通過諸如原子層沉積（ALD）、化學汽相沉積（CVD）、物理汽相沉積（PVD）、熱氧化或紫外臭氧氧化的合適的製程形成。介電層112具有良好的品質以在FinFET中作為閘極介電層使用。
圖1G是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1F至圖1G，在介電層112上形成至少一虛擬閘極帶114，其中虛擬閘極帶114的長度方向D1與半導體鰭片108的長度方向D2不同。在一些實施例中，虛擬閘極帶114的長度方向D1垂直於半導體鰭片108的長度方向D2。圖1G中繪示的虛擬閘極帶114的數量僅是為了說明，在一些可選實施例中，根據實際設計要求，可以形成兩個或更多個平行的虛擬閘極帶114。虛擬閘極帶114包括含矽材料，例如多晶矽、非晶矽或它們的組合。在一個實施例中，虛擬閘極帶114的寬度W的範圍為大於5nm。舉例來說，虛擬閘極帶114的寬度可以在從5nm到50nm（對於短通道的FinFET）或可以大於50nm（對於長通道的FinFET）的範圍。
如圖1G所示，形成虛擬閘極帶114後，可以在虛擬閘極帶114的側壁上形成一對間隙壁116。如圖1G所示，一對間隙壁116形成在閘極介電層112上並且沿虛擬閘極帶114的側壁延伸。一對間隙壁116是由諸如氮化矽或SiCON的介電材料形成。一對間隙壁116可包括單層或多層結構。由於一對間隙壁116被虛擬閘極帶114隔開，一對間隙壁116之間的間隙G實質上等於虛擬閘極帶114的寬度W。
圖1H是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1H，形成層間介電層118以覆蓋未被虛擬閘極帶114和間隙壁116覆蓋的介電層112。層間介電層118的頂部表面實質上與虛擬閘極帶114的頂部表面共面。在一些實施例中，在形成層間介電層118之前，可以先執行一些製程（舉例來說，介電層112的圖案化製程、鰭片凹口製程、在半導體鰭片上的應力源極/漏極磊晶製程、矽化製程等）。省略描述上述製程的細節。
如圖1H所示，在一個實施例中，在虛擬閘極帶114的側壁上形成的一對間隙壁116可以看作是與虛擬閘極帶114相鄰的介電結構DS。在可選實施例中，一對間隙壁116和圖案化的介電層118的結合可以看作是與虛擬閘極帶114相鄰的介電結構DS。換言之，虛擬閘極帶114可以嵌入在介電結構DS中並且介電結構DS部分地覆蓋半導體鰭片108和絕緣體110a。
圖1I是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1H至圖1I，移除虛擬閘極帶114。舉例來說，在一個實施例中，通過蝕刻製程移除虛擬閘極帶114。通過選擇適當的蝕刻劑，可以移除虛擬閘極帶114而不會明顯地破壞層間介電層118、介電層112以及間隙壁116。在移除虛擬閘極帶114後，在一對間隙壁116之間形成腔體C。換句話說，部分介電層112通過腔體C暴露出來。
圖1J是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1I至圖1J，形成腔體C後，在腔體C中形成閘極122且閘極122填充腔體C，以及閘極122覆蓋經由腔體C暴露的閘極介電層112。在一個實施例中，閘極122的寬度W與虛擬閘極帶114的寬度W相同。在一些實施例中，閘極122的寬度W可以大於5nm。舉例來說，閘極122的寬度W可以在從5nm至50nm（對於短通道的FinFET）或可以大於50nm（對於長通道的FinFET）的範圍內。如圖 1G和圖1J所示，閘極122的寬度W、虛擬閘極帶114的寬度W和一對間隙壁116之間的間隙G實質上相等（即W = G）。具體地，FinFET的通道長度與閘極122的寬度W有關。與閘極122重疊並被閘極122覆蓋的部分半導體鰭片108作為FinFET的通道。當通道長度大於50nm時，FinFET可以看作是長通道FinFET。當通道長度在從5nm至50nm的範圍時，FinFET可以看作是短通道FinFET。
如圖1J所示，在一個實施例中，閘極122和下方的閘極介電層112可以看作是閘極堆疊結構GS，介電結構DS形成在閘極堆疊結構GS的側壁上（例如，一對間隙壁116或一對間隙壁116和圖案化的介電層118的結合），並且介電結構DS的頂面與閘極堆疊結構GS的頂面實質上共面。
圖1K是半導體裝置製造方法的一個階段的半導體裝置的透視圖。參照圖1J至圖1K，形成閘極122後，在閘極堆疊結構GS和介電結構DS的頂面上方形成層間介電層124。圖案化層間介電層124以在層間介電層124中形成接觸通孔124a。然後，在層間介電層124的接觸通孔124a中形成閘極接觸件126以與閘極堆疊結構GS的閘極122電性連接。在一些實施例中，層間介電層124可包括氧化矽、氮化矽、氧氮化矽、旋塗介電材料或低K介電材料。通過高密度電漿化學汽相沉積（HDP-CVD）、次大氣壓CVD（SACVD）或旋塗來形成層間介電層124。舉例來說，通過微影和蝕刻製程圖案化層間介電層124以在其中形成至少一接觸通孔124a。
圖2A至圖2F繪示沿圖1K中的截面A-A’的半導體裝置的截面圖。參照圖1K、圖2A和圖2B，在層間介電層124的圖案化製程期間（如圖1K所示），部分地移除閘極堆疊結構GS附近的部分介電結構DS並形成至少一凹槽R。然後，形成閘極接觸件126以覆蓋閘極堆疊結構GS和介電結構DS中的至少一凹槽R，其中，閘極接觸件126的底部尺寸（例如，底部寬度）大於閘極堆疊結構GS的頂部尺寸（例如，頂部寬度）。在一些實施例中，閘極接觸件126包括嵌入介電結構DS的至少一凹槽R中的至少一突起126P。換言之，閘極接觸件126的突起126P延伸至介電結構DS中並且電性連接至閘極堆疊結構GS。
如圖2A所示，閘極接觸件126與閘極堆疊結構GS精確地對準並且在介電結構DS中形成位於閘極堆疊結構GS的相對兩側處的兩個凹槽R（例如第一凹槽和第二凹槽）。在這種情況下，閘極接觸件126包括嵌入凹槽R中的兩個突起126P（例如第一突起和第二突起）。舉例來說，在間隙壁116和圖案化的介電層118的一者中形成各凹槽R。換言之，凹槽R包括形成在一對間隙壁116中的第一間隙壁凹槽和第二間隙壁凹槽。此外，凹槽R包括形成在圖案化的介電層118中的第一介電凹槽和第二介電凹槽，其中各間隙壁凹槽（即第一和第二間隙壁凹槽）與介電凹槽（即第一和第二介電凹槽）中的一者相應地連接以形成凹槽R。在一些可選實施例中，僅在一對間隙壁116中形成凹槽R。換言之，間隙壁凹槽構成凹槽R。
在一些可選實施例中，如圖2B所示，閘極接觸件126稍微與閘極堆疊結構GS未對準並且在介電結構DS中形成位於閘極堆疊結構GS的一側處的一個凹槽R。在這種情況下，閘極接觸件126包括嵌入凹槽R中的一個突起126P。例如，凹槽R僅由間隙壁凹槽或間隙壁凹槽和介電凹槽的結合構成。
參考圖2C和圖2D，介電結構DS進一步被覆蓋層128覆蓋。在一些實施例中，覆蓋層128為通過例如低壓化學汽相沉積（LPCVD）或電漿增強的化學汽相沉積（PECVD）形成的氮化矽層。在依序進行源極/汲極接觸製程期間，覆蓋層128保護閘極堆疊結構GS避免損壞。此外，覆蓋層128有助於源極/汲極接觸件與半導體鰭片之間自對準。
在圖2A至圖2D中，介電結構DS的頂面與閘極堆疊結構GS的頂面實質上共面。具有較大尺寸（例如，寬度）的閘極接觸件126可以輕易地與閘極堆疊結構GS對準並且提高電阻-電容（RC）延遲。如圖2E和圖2F所示，在一些實施例中，可以適當地修改閘極堆疊結構GS。
參考圖2E和圖2F，閘極堆疊結構GS的頂面低於介電結構DS的頂面，換言之，閘極堆疊結構GS包括閘極凹槽RG ，並且閘極接觸件126部分地嵌入閘極凹槽RG 中和至少一凹槽R中。如圖2E所示，閘極接觸件126與具有閘極凹槽RG 的閘極堆疊結構GS精確對準並且在介電結構DS中形成位於閘極堆疊結構GS的相對兩側處的兩個凹槽R（例如第一凹槽和第二凹槽）。在這種情況下，閘極接觸件126包括嵌入凹槽R的兩個突起126P（例如第一突起和第二突起）。在一些可選實施例中，如圖2F所示，閘極接觸件126稍微與具有閘極凹槽RG 的閘極堆疊結構GS未對準並且在介電結構DS中形成位於閘極堆疊結構GS的一側處的一個凹槽R。在這種情況下，閘極接觸件126包括嵌入凹槽R中的一個突起126P。
在上述FinFET中，由於閘極接觸件126具有相對較大尺寸（例如，寬度），閘極接觸件126可以很容易地與閘極堆疊結構GS對準並且提高電阻-電容（RC）延遲。因此，放大了閘極接觸製程的製程裕度。因此，提高了FinFET的產量和可靠性。
根據本發明的一些實施例，提供了一種FinFET，包括基底、多個絕緣體、閘極堆疊結構、介電結構和閘極接觸件。基底包括多個溝渠和位於溝渠之間的至少一半導體鰭片。絕緣體設置在溝渠中。在閘極堆疊結構的側壁上設置介電結構，閘極堆疊結構和介電結構覆蓋半導體鰭片和絕緣體，並且介電結構包括至少一凹槽。閘極接觸件電性連接至閘極堆疊結構，其中，閘極接觸件覆蓋閘極堆疊結構和至少一凹槽，並且閘極接觸件的底部尺寸大於閘極堆疊結構的頂部尺寸。
根據本發明的可選實施例，提供了一種FinFET，包括基底、多個絕緣體、閘極堆疊結構、介電結構和閘極堆疊結構。基底包括多個溝渠和位於溝渠之間的至少一半導體鰭片。絕緣體設置在溝渠中。介電結構包括設置在閘極堆疊結構的側壁上的一對間隙壁，其中閘極堆疊結構和一對間隙壁覆蓋半導體鰭片和絕緣體，並且一對間隙壁包含至少一間隙壁凹槽。閘極接觸件電性連接至閘極堆疊結構，其中閘極接觸件覆蓋閘極堆疊結構和至少一間隙壁凹槽，並且閘極接觸件的底部寬度大於閘極堆疊結構的頂部寬度。
根據本發明的可選實施例，提供了一種FinFET，包括基底、多個絕緣體、閘極堆疊結構、介電結構和閘極接觸件。基底包括多個溝渠和位於溝渠之間的至少一半導體鰭片。絕緣體設置在溝渠中。介電結構設置在閘極堆疊結構的側壁上。閘極堆疊結構和介電結構覆蓋半導體鰭片和絕緣體。閘極接觸件電性連接至閘極堆疊結構，其中閘極接觸件覆蓋閘極堆疊結構和介電結構，閘極接觸件的底部寬度大於閘極堆疊結構的頂部寬度，並且閘極接觸件包括至少一延伸至介電結構中的突起。
在上述鰭式場效電晶體中，所述閘極接觸件包括嵌入在所述至少一凹槽中的至少一突起。
在上述鰭式場效電晶體中，所述至少一凹槽包括位於所述閘極堆疊結構的相對兩側處的第一凹槽和第二凹槽，並且所述閘極接觸件包括嵌入在所述第一凹槽中的第一突起和嵌入在所述第二凹槽中的第二突起。
在上述鰭式場效電晶體中，所述介電結構的頂面與所述閘極堆疊結構的頂面實質上共面。
在上述鰭式場效電晶體中，還包括：覆蓋層，位於所述介電結構的所述頂面上面。
在上述鰭式場效電晶體中，所述閘極堆疊結構的頂面低於所述介電結構的頂面，所述閘極堆疊結構包括閘極凹槽，以及所述閘極接觸件部分地嵌入在所述閘極凹槽和所述至少一凹槽中。
在上述鰭式場效電晶體中，所述至少一間隙壁凹槽包括位於所述閘極堆疊結構的相對兩側處的第一間隙壁凹槽和第二間隙壁凹槽，並且所述閘極接觸件包括嵌入在所述第一間隔凹槽中的第一突起和嵌入在所述第二間隙壁凹槽中的第二突起。
在上述鰭式場效電晶體中，所述介電結構還包括設置在所述閘極堆疊結構的相對兩側處的圖案化的介電層，並且各所述間隙壁均位於所述圖案化的介電層和所述閘極堆疊結構之間。
在上述鰭式場效電晶體中，所述圖案化的介電層的頂面與所述閘極堆疊結構的頂面實質上共面。
在上述鰭式場效電晶體中，還包括：覆蓋層，覆蓋所述圖案化的介電層的所述頂面。
在上述鰭式場效電晶體中，所述閘極堆疊結構的頂面低於所述圖案化的介電層的頂面，所述閘極堆疊結構包括閘極凹槽，以及所述閘極接觸件部分地嵌入在所述閘極凹槽和所述至少一間隙壁凹槽中。
在上述鰭式場效電晶體中，所述圖案化的介電層包括連接至所述至少一間隙壁凹槽的至少一介電凹槽。
在上述鰭式場效電晶體中，所述閘極接觸件包括嵌入在所述至少一間隙壁凹槽和所述至少一介電凹槽中的至少一突起。
在上述鰭式場效電晶體中，所述至少一突起包括位於所述閘極堆疊結構的相對兩側處的第一突起和第二突起。
在上述鰭式場效電晶體中，還包括：覆蓋層，覆蓋所述介電結構的所述頂面。
在上述鰭式場效電晶體中，所述閘極堆疊結構的頂面低於所述介電結構的頂面，所述閘極堆疊結構包括閘極凹槽，以及所述所述閘極接觸件延伸至所述閘極凹槽中並且填充所述閘極凹槽。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100a‧‧‧基底
102a、102a’‧‧‧墊層
102b、102b’‧‧‧罩幕層
104‧‧‧光阻層
106‧‧‧溝渠
108‧‧‧鰭片
110‧‧‧絕緣材料
110a‧‧‧絕緣體
112、118‧‧‧介電層
114‧‧‧虛擬閘極帶
116‧‧‧間隙壁
122‧‧‧閘極
124‧‧‧層間介電層
124a‧‧‧接觸通孔
126‧‧‧閘極接觸件
126P‧‧‧突起
128‧‧‧覆蓋層
C‧‧‧腔體
D1、D2‧‧‧長度方向
DS‧‧‧介電結構
G‧‧‧間隙
GS‧‧‧閘極堆疊結構
H‧‧‧高度差
R‧‧‧凹槽
RG‧‧‧閘極凹槽
S‧‧‧間隔
SW‧‧‧側壁
T‧‧‧頂部表面
W‧‧‧寬度
圖1A至圖1K是根據一些實施例的用於製造半導體裝置的方法的透視圖。 圖2A至圖2F是根據一些實施例的半導體裝置的截面圖。
100a‧‧‧基底
108‧‧‧鰭片
110a‧‧‧絕緣體
112、118‧‧‧介電層
116‧‧‧間隙壁
122‧‧‧閘極
124‧‧‧層間介電層
126‧‧‧閘極接觸件
D1、D2‧‧‧長度方向
G‧‧‧間隙
GS‧‧‧閘極堆疊結構
W‧‧‧寬度

Claims (1)

  1. 一種鰭式場效電晶體（FinFET），包括： 基底，包括多個溝渠和位於所述溝渠之間的至少一半導體鰭片； 多個絕緣體，位於所述溝渠中； 閘極堆疊結構； 介電結構，設置在所述閘極堆疊結構的側壁上，所述閘極堆疊結構和所述介電結構覆蓋所述半導體鰭片和所述絕緣體，並且所述介電結構包括至少一凹槽；以及 閘極接觸件，電性連接至所述閘極堆疊結構，其中，所述閘極接觸件覆蓋所述閘極堆疊結構和所述至少一凹槽，並且所述閘極接觸件的底部尺寸大於所述閘極堆疊結構的頂部尺寸。
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