TW201721842A

TW201721842A - 三維半導體元件及其製造方法

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Publication number: TW201721842A
Application number: TW104142184A
Authority: TW
Inventors: 李冠儒
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-12-15
Filing date: 2015-12-15
Publication date: 2017-06-16
Also published as: TWI597825B

Abstract

一種三維半導體元件，包括複數條接地選擇線區段(GSL sections)分隔開地形成於一基板上，且該些接地選擇線區段係彼此電性絕緣和相互平行地延伸，接地選擇線區段係沿第一方向延伸；複數個堆疊結構垂直形成於接地選擇線區段上，且各堆疊結構包括交替堆疊的半導體層和絕緣層；複數條串列選擇線分別形成於堆疊結構上，且串列選擇線係沿第一方向延伸；以及複數條位元線設置於串列選擇線上方並沿第二方向延伸，位元線係相互平行並垂直於串列選擇線與接地選擇線區段，其中記憶體層之記憶胞係由相應之堆疊結構、串列選擇線、接地選擇線區段和位元線所定義。

Description

三維半導體元件及其製造方法

本發明是有關於一種三維半導體元件及其製造方法，且特別是有關於一種垂直通道式之三維半導體元件及其製造方法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行含記憶胞之記憶體平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些多層薄膜電晶體堆疊之反及閘(NAND)型快閃記憶體結構被提出。相關業者已經提出各種不同結構的三維記憶體元件，例如具單閘極(Single-Gate)之記憶胞、雙閘極(double gate)之記憶胞，和環繞式閘極(surrounding gate)之記憶胞等三維記憶體元件。

相關設計者無不期望可以建構出一三維記憶體結構，不僅具有許多層堆疊平面(記憶體層)而達到更高的儲存容量，更具有優異的電子特性(例如具有良好的資料保存可靠性和操作速度)，使記憶體結構可以被穩定和快速的如進行抹除和編程等操作。再者，NAND型快閃記憶體的頁(Page)尺寸係與位元線數目成比例。因此當半導體元件尺寸縮小，不僅是成本降低，其平行操作的增加也提高了元件的讀寫速度，進而達到更高的資料傳輸速度。然而，傳統的半導體元件設計通常有讀取干擾(reading disturbance)的問題，而讀取干擾是影響元件窗(device window)與性能表現的重要因素之一。

本發明係有關於一種三維半導體元件及其製造方法。根據實施例所提出之三維半導體元件，可以有效抑制操作時記憶體頁之間的讀取干擾(reading disturbance)。

三維半導體元件。根據實施例之三維半導體元件，所有的記憶胞可被同時讀取，而可提高操作速度。再者，依據實施例之三維半導體元件其頻帶寬度(bandwidth)擴大，功率消耗(power consumption)下降，且讀取記憶胞時相鄰記憶胞之間的干擾亦可減少。

根據實施例，係提出一種三維半導體元件，包括複數條接地選擇線區段(GSL sections)分隔開地形成於一基板上，且該些接地選擇線區段係彼此電性絕緣和相互平行地延伸，接地選擇線區段係沿第一方向延伸；複數個堆疊結構(stacked structures)垂直形成於接地選擇線區段上，且各堆疊結構包括交替堆疊的複數個半導體層和複數個絕緣層；複數條串列選擇線(string selection lines，SSLs)分別形成於該些堆疊結構上，且串列選擇線係沿第一方向延伸；以及複數條位元線設置於串列選擇線上方並沿第二方向延伸，位元線係相互平行並垂直於串列選擇線與接地選擇線區段，其中記憶體層之記憶胞係由相應之堆疊結構、串列選擇線、接地選擇線區段和位元線所定義。

根據實施例，係提出一種三維半導體元件之製造方法，包括提供具一絕緣表面之一基板；形成一第一半導體層於基板之絕緣表面上；圖案化第一半導體層以形成複數條接地選擇線區段(GSL sections)分隔開地位於基板上方，其中該些接地選擇線區段係彼此電性絕緣和相互平行地沿第一方向延伸；垂直形成複數個堆疊結構於該些接地選擇線區段上，和形成複數條串列選擇線於該些堆疊結構上，其中各堆疊結構包括交替堆疊的複數個第二半導體層和複數個絕緣層，且該些串列選擇線係沿第一方向延伸；形成複數條位元線於該些串列選擇線上方並沿第二方向延伸，位元線係相互平行並垂直於串列選擇線與接地選擇線區段，其中記憶胞係由相應之堆疊結構、串列選擇線、接地選擇線區段和位元線所定義。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

本揭露之實施例係提出一種三維半導體元件及其製造方法，例如一垂直通道式(vertical-channel，VC)三維半導體元件。根據實施例之三維半導體元件，可以有效抑制操作時記憶體頁之間的讀取干擾(reading disturbance)，進而有效地增進三維半導體元件的特性表現。

本揭露可應用至多種不同記憶胞排列方式之三維半導體元件例如垂直通道式(vertical-channel，VC)三維半導體元件。第1圖係為一三維半導體元件之簡示圖，以說明一VC三維半導體元件的通常架構。一VC三維半導體元件包括複數層記憶體層(memory layers)11(包括控制閘極)，垂直堆疊於一基板10上，且這些記憶體層11係相互平行；複數條串列選擇線(string selection lines，SSLs)12，位於記憶體層11上方且該些串列選擇線12係相互平行；多個堆疊結構(或是稱為串列)15係垂直於記憶體層11和串列選擇線12，且該些堆疊結構15係電性連接至對應之串列選擇線12。再者，三維半導體元件更包括複數條位元線(bit lines)BLs係位於串列選擇線12上方，且該些位元線BLs係相互平行並垂直於串列選擇線12。複數個記憶胞(memory cells)係分別由該些堆疊結構15、該些串列選擇線12和該些位元線BLs定義。各記憶體頁的記憶胞可以同時被讀取或寫入。再者，記憶體層11之下方更形成有一接地選擇線13 (ground select line，GSL)(通常是未切開或是大面積的連續層)。三維半導體元件還可包括其它元件，例如複數個串列接觸(string contacts)17係垂直於記憶體層11並電性連接至對應的串列選擇線12，且各串列接觸17之設置係對應於具記憶胞之各堆疊結構15，其中串列接觸17係藉由一圖案化金屬層和多個導電孔而電性連接至對應的位元線BL。再者，三維半導體元件具有一階梯著陸區域(stairstep landing area)A_S ，其中包括多個層層設置的接墊結構(pad structures，例如字元線接墊結構)，這些接墊結構係耦接至對應之記憶體層之記憶胞。

在操作典型的垂直通道式三維半導體元件(如第1圖所示)時，元件表現會受到讀取干擾的影響。本揭露所提出之新設計可以有效解決讀取干擾的問題。其中兩種可行應用，包括單閘極垂直通道(single gate vertical channel，SGVC)三維半導體元件以及全包覆式閘極垂直通道(gate-all-around vertical channel，GAAVC)三維半導體元件，係提出作為本揭露實施例之說明。然而本揭露並不僅限於這兩種態樣，實施例所提出之結構細節僅作敘述之用，並非就此限縮其保護範圍。

以下實施例係參照所附圖式敘述本揭露之相關結構與製程，然本揭露並不僅限於此。實施例中相同或類似之元件係以相同或類似的標號標示。需注意的是，本揭露並非顯示出所有可能的實施例。未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。＜第一實施例＞

第2A圖-第10B圖繪示本揭露第一實施例之一種三維半導體元件之製造方法。第一實施例中，係以一單閘極垂直通道(SGVC)三維半導體元件為例做說明。

請參照第2A圖和第2B圖。第2A圖為本揭露第一實施例之一種三維半導體元件之上視圖，其繪示一接地選擇線材料層之沈積。第2B圖為依照第2A圖之剖面線2B-2B 所繪製三維半導體元件之剖面示意圖。再者，第2A圖和第2B圖分別為三維半導體元件在一XY-平面和一ZY-平面上之剖面示意圖。如第2B圖所示，係提供具一絕緣表面之一基板20，其絕緣表面可以是在基板20上形成一絕緣膜層201(例如一氧化層)而產生。沈積一第一半導體層(例如一多晶矽層)21於基板20之絕緣表面上。

請參照第3A圖和第3B圖。第3A圖為本揭露第一實施例之一種三維半導體元件之上視圖，其繪示接地選擇線材料層之圖案定義。第3B圖為依照第3A圖之剖面線3B-3B 所繪製三維半導體元件之剖面示意圖。再者，第3A圖和第3B圖分別為三維半導體元件在一XY-平面和一ZY-平面上之剖面示意圖。如第3A、3B圖所示，圖案化第一半導體層21(例如透過光學微影和蝕刻)以形成複數條接地選擇線區段(GSL sections)(例如21.1, 21.2和21.3)分隔開地位於基板20上方，即接地選擇線區段(例如21.1, 21.2和21.3)是彼此電性絕緣的。於相鄰的接地選擇線區段之間具有空間21v。再者，根據實施例，接地選擇線區段(例如21.1, 21.2和21.3)係相互平行地沿一第一方向(i.e. X-方向)延伸，且各接地選擇線區段(例如21.1 / 21.2 / 21.3…)之沿一第二方向(i.e. Y-方向)的一第一橫向長度(first transverse length)Y_GSL 係被定義出來。

請參照第4A圖和第4B圖。第4A圖為本揭露第一實施例之一種三維半導體元件(於一XY-平面)之上視圖，其繪示接地選擇線區段之間被絕緣層密封。第4B圖為依照第4A圖之剖面線4B-4B 所繪製三維半導體元件(於一ZY-平面)之剖面示意圖。在形成分隔開的接地選擇線區段後，一絕緣層22係沈積於接地選擇線區段(例如21.1 / 21.2 / 21.3…)上以填滿相鄰接地選擇線區段之間的空間21v，之後並進行平坦化步驟(例如利用化學機械研磨，chemical mechanical polishing (CMP))。於一實施例中，在CMP後係露出接地選擇線區段(例如21.1 / 21.2 / 21.3…)之上表面，如第4A圖所示。再者，絕緣層22和絕緣膜層201可以是相同材料，例如氧化物，或是任何適合的材料。

接著，形成複數個堆疊結構(stacked structures)垂直於接地選擇線區段上，以及形成複數條串列選擇線(string selection lines，SSLs)於堆疊結構上。

請參照第5A圖和第5B圖。第5A圖為本揭露第一實施例之一種三維半導體元件(於一XY-平面)之上視圖，其繪示出在形成多個堆疊層後接地選擇線區段的相關位置。第5B圖為依照第5A圖之剖面線5B-5B 所繪製三維半導體元件(於一ZY-平面)之剖面示意圖。如第5B圖所示，複數個第二半導體層230(包括230.1到230.10)、240和複數個絕緣層232(包括232.0到232.10)、242係交替堆疊地形成於接地選擇線區段上。

請參照第6A圖和第6B圖。第6A圖為本揭露第一實施例之一種三維半導體元件(於一XY-平面)之上視圖，其繪示多個堆疊層於陣列區域之圖形。第6B圖為依照第6A圖之剖面線6B-6B 所繪製三維半導體元件(於一ZY-平面)之剖面示意圖。第6C圖為依照第6A圖之剖面線6C-6C 所繪製三維半導體元件(於一XZ-平面)之剖面示意圖。如第6B、6C圖所示，圖案化後，陣列區域之第二半導體層230(包括230.1到230.10)和240係被蝕刻而形成圖案化之第二半導體層230’(包括230.1’到230.10’)和240’；而複數個絕緣層232(包括232.0到232.10)、242被蝕刻而形成圖案化之絕緣層232’(包括232.0’到232.10’)和242’。據此，複數個堆疊結構(stacked structures)(如第6B圖中所示之堆疊結構ST1-ST4)係垂直形成於圖案化之第一半導體層21’(即，接地選擇線區段)上，且複數條串列選擇線(SSLs) 240’ 分別形成於該些堆疊結構上，其中各堆疊結構包括交替堆疊的圖案化第二半導體層230’(在垂直通道式半導體元件中係做為字元線)和圖案化絕緣層232’。再者，串列選擇線(SSLs) 240’係沿第一方向(X-方向)延伸，如第6A圖所示。圖案化步驟例如是利用光學微影和蝕刻。

第7A圖為本揭露第一實施例之一種三維半導體元件(於一XY-平面)之上視圖，其繪示ONO層和通道導體之沈積。第7B圖為依照第7A圖之剖面線7B-7B 所繪製三維半導體元件(於一ZY-平面)之剖面示意圖。第7C圖為依照第7A圖之剖面線7C-7C 所繪製三維半導體元件(於一XZ-平面)之剖面示意圖。如第7B、7C圖所示，形成的ONO層(做為電荷捕捉層)25係與前述堆疊結構共形，而通道導體26 (channel conductors，例如多晶矽) 係形成於ONO層25之側壁處，且以一介電層密封該結構。其中ONO層25和通道導體26係接觸基板20。再者，一介電層27(例如氧化層)係形成於基板20上方以密封包含ONO層25和通道導體26之結構，之後進行平坦化步驟(例如利用化學機械研磨，CMP)。製作陣列區域之記憶胞的其他製程係同傳統SGVC 流程，在此不贅述。

請參照第8A圖和第8B圖。第8A圖為本揭露第一實施例之一種三維半導體元件(於一XY-平面)之上視圖，其繪示在串列選擇線圖案化步驟之後串列選擇線和接地選擇線區段之相關位置。第8B圖為依照第8A圖之剖面線8B-8B 所繪製三維半導體元件(於一ZY-平面)之剖面示意圖。在串列選擇線圖案化步驟(例如光學微影和蝕刻)之後，係定義出串列選擇線(24.1/24.2/24.3..)和接地選擇線區段(21.1/21.2/21.3..)的橫向長度(transverse lengths)與縱向長度(longitudinal lengths)。如第8A、8B圖所示，接地選擇線區段之一(例如接地選擇線區段 21.2)，其對應一個記憶體頁，係具有沿第一方向(X-方向)的第一縱向長度(first longitudinal length)X_GSL 和具有沿第二方向(Y-方向)的第一橫向長度(first transverse length)Y_GSL ；而對應之一串列選擇線(24.1/24.2/24.3..)具有沿第一方向的第二縱向長度(second longitudinal length)X_SSL 和具有沿第二方向的第二橫向長度(second transverse length)Y_SSL 。根據實施例，第一縱向長度X_GSL 係大於第二縱向長度X_SSL ，以在一接地選擇線接觸區域(GSL contact region)A_GC 中形成一著陸平台(P_L1 , P_L2 , P_L3 ,…，第8A圖)對應一組串列選擇線和接地選擇線區段。再者，於一實施例中，第一橫向長度Y_GSL 係實質上等於(但不限制於)第二橫向長度Y_SSL 。另外，於一實施例中, 接地選擇線區段之第一橫向長度 Y_GSL 係對應記憶體頁之橫向長度。

之後，如習知製程，係於階梯著陸區域A_S (第1圖)中製作所需之一階梯配置結構，之後沈積一蝕刻停止層(etch stop layer)28。請參照第9A圖和第9B圖。第9A圖為本揭露第一實施例之一種三維半導體元件(於一XY-平面)之上視圖，其繪示串列選擇線、接地選擇線區段和階梯著陸區域之相關位置。第9B圖為依照第9A圖之剖面線Lc-Lc所繪製三維半導體元件(於一XZ-平面)之剖面示意圖。再者，第9B圖繪示與第二記憶體層相關之第二半導體層 230.2’ (其數目序號係由圖中之底層往上增加)。一蝕刻停止層28係形成於串列選擇線(例如第9B圖中之24.2)上方和堆疊結構之側壁上，且延伸至階梯著陸區域A_S 。蝕刻停止層28亦形成於接地選擇線接觸區域A_GC 中接地選擇線區段之著陸平台(例如P_L1 , P_L2 , P_L3 ，第8A圖)的上方(著陸平台用以設置後續製程中形成的接地選擇線接觸導體)。蝕刻停止層之材料可以是氮化矽或其他適合之材料。如第9A圖所示，著陸平台(例如P_L1 , P_L2 , P_L3 ，用來著陸後續製得的接地選擇線接觸導體)係位於階梯著陸區域A_S 和堆疊結構之間。

請參照第10A圖和第10B圖。第10A圖為本揭露第一實施例之一種三維半導體元件(於一XY-平面)之上視圖，其繪示串列選擇線接觸導體、接地選擇線接觸導體和階梯接觸導體之相關位置。第10B圖為依照第10A圖之剖面線Lc-Lc所繪製三維半導體元件(於一XZ-平面)之剖面示意圖。根據實施例之設計，可以形成接地選擇線區段的著陸平台(例如P_L1 , P_L2 , P_L3 ，第8A圖) 於接地選擇線接觸區域A_GC 中，使得與串列選擇線接觸導體和階梯接觸導體一起形成的接地選擇線接觸導體得以相應地著陸於其上。如第10A圖所示，一絕緣體29(insulation，亦可稱內層介電層，ILD)沈積於階梯著陸區域A_S 中，並覆蓋於該些串列選擇線上方的蝕刻停止層28和該些接地選擇線區段之著陸平台(例如P_L1 , P_L2 , P_L3 ，第8A圖)，其中絕緣體29之上表面290係高於該些串列選擇線(例如SSL 24.2)上方的蝕刻停止層28。絕緣體29的材料可以是二氧化矽、或其他與堆疊結構之絕緣層232相同之絕緣材料、或其他適合於一應用例的絕緣材料。於一實施例中，為達成選擇性蝕刻之目的，絕緣體29的材料係不同於蝕刻停止層28的材料。再者，串列選擇線接觸導體31、接地選擇線接觸導體32和階梯接觸導體33係沿一第三方向(例如Z-direction)延伸且穿過至少絕緣體29和蝕刻停止層28以分別完成其電性連接之目的(導體接觸)。舉例來說，串列選擇線接觸導體31(如第10A圖之31.1-31.7)係分別電性連接至相應的串列選擇線。接地選擇線接觸導體32(如第10A圖之32.1-32.7)係分別在接地選擇線接觸區域A_GC 內電性連接至相應的接地選擇線區段之著陸平台。換句話說，接地選擇線接觸導體的著陸平台係為該接地選擇線區段突出於該堆疊結構和該串列選擇線以外的部分，如第10B圖所示。再者，階梯接觸導體33(如第10A圖之33.1-33.7)形成於階梯著陸區域A_S 中，且該些階梯接觸導體33係與相應之記憶體層之半導體層電性連接。再者，第10B圖繪示階梯接觸導體33.2電性連接至第二記憶體層相關之第二半導體層 230.2’。根據實施例，接地選擇線接觸導體32係位於串列選擇線接觸導體 31和階梯接觸導體 33之間。＜第二實施例＞

第11A圖-第20B圖繪示本揭露第二實施例之一種三維半導體元件之製造方法。第二實施例中，係以一全包覆式閘極垂直通道(gate-all-around vertical channel，GAAVC)三維半導體元件為例做說明。第二實施例與第一實施例之製作流程相似，除了閘極形態和接地選擇線區段在第二方向上(i.e. Y-方向)的橫向長度(i.e. Y_GSL )不同。而於第二實施例中，與第一實施例相同或類似之元件係以相同或類似的標號標示，以助於瞭解。

第11A和第11B圖所示之步驟係與第2A圖和第2B圖所示之步驟相同。如第11B圖所示，係提供具一絕緣表面(可以是在基板20上形成一絕緣膜層201例如一氧化層)之一基板20，以及沈積一第一半導體層(例如一多晶矽層)21於基板20之絕緣表面上。

第12A和第12B圖所示之步驟係與第3A圖和第3B圖所示之步驟相同。如第12A、12B圖所示，圖案化第一半導體層21(例如透過光學微影和蝕刻)以形成複數條接地選擇線區段(GSL sections)(例如區段21.1 and 21.2)分隔開地位於基板20上方 (即彼此電性絕緣)，且有空間21v於相鄰的接地選擇線區段之間。再者，各接地選擇線區段之沿第二方向(Y-方向)的第一橫向長度Y_GSL 係被定義出來。第二實施例之接地選擇線區段沿Y-方向上的橫向長度(Y_GSL ，第12A圖)係大於第一實施例中接地選擇線區段沿Y-方向上的橫向長度(第3A圖)。

在形成分隔開的接地選擇線區段後，一絕緣層22係沈積於接地選擇線區段(例如21.1/ 21.2)上以填滿相鄰接地選擇線區段之間的空間21v，並進行平坦化步驟(例如CMP)，如第13A、13B圖所示(同第4A圖和第4B圖之步驟)。

第14A、14B圖所示之步驟，包括形成交替堆疊的第二半導體層230(包括230.1到230.10)、240和複數個絕緣層232(包括232.0到232.10)、242，係與第5A圖和第5B圖所示之步驟相同。

請參照第15A圖和第15B圖。第15A圖為本揭露第一實施例之一種三維半導體元件(於一XY-平面)之上視圖，其繪示多個堆疊層於陣列區域之圖形。第15B圖為依照第15A圖之剖面線15B-15B 所繪製三維半導體元件(於一ZY-平面)之剖面示意圖。如第15A、15B圖所示，係形成數個垂直通道柱體(vertical channel columns)例如Vcc1-Vcc4(例如利用光學微影和蝕刻)並暴露出基板20。

第16A和第16B圖所示之步驟係與第7A圖和第7B圖所示之步驟相似。如第16A、16B圖所示，ONO層(做為電荷捕捉層)25係形成於垂直通道柱體(例如Vcc1-Vcc4)中，而通道導體26(例如多晶矽)係形成於ONO層25之側壁處，且形成一介電層27(例如氧化層)以填滿垂直通道柱體內剩餘的空間並覆蓋ONO層25、通道導體26和串列選擇線，之後進行平坦化步驟(例如CMP)。接著，藉由如光學微影和蝕刻等製程以形成多個狹縫(slits)例如SL1-SL3，以定義出記憶體頁的尺寸，如第17A、17B圖所示。

第18A圖和第18B圖係繪示在串列選擇線圖案化步驟之後，串列選擇線和接地選擇線區段之相關位置。在串列選擇線圖案化步驟(例如光學微影和蝕刻)之後，係決定了串列選擇線(24.1/24.2)和接地選擇線區段(21.1/21.2)的橫向長度(transverse lengths)與縱向長度(longitudinal lengths)。如第18A、18B圖所示，接地選擇線區段之一(例如21.2)，其對應一個記憶體頁，係具有沿第一方向(X-方向)的第一縱向長度(first longitudinal length)X_GSL 和具有沿第二方向(Y-方向)的第一橫向長度(first transverse length)Y_GSL ；而對應之一串列選擇線(例如24.2)具有沿第一方向(X-方向)的第二縱向長度(second longitudinal length) X_SSL 和具有沿第二方向(Y-方向)的第二橫向長度(second transverse length)Y_SSL 。其中X_GSL ＞ X_SSL ，以在一接地選擇線接觸區域(GSL contact region)A_GC 中形成一著陸平台。

第19A和第19B圖所示之步驟係與第9A圖和第9B圖所示之步驟相似。係於階梯著陸區域A_S 中製作所需之一階梯配置結構，之後沈積一蝕刻停止層(etch stop layer)28。蝕刻停止層28亦形成於接地選擇線接觸區域A_GC 中接地選擇線區段之著陸平台(例如PL1, PL2)。如第19A圖所示，在接地選擇線接觸區域A_GC 中的著陸平台(例如PL1, PL2，用來著陸後續製得的接地選擇線接觸導體)係位於階梯著陸區域A_S 和垂直通道柱體(例如Vcc1-Vcc4)之間。

第20A和第20B圖所示之步驟係與第10A圖和第10B圖所示之步驟相似。如第20A圖所示，一絕緣體29(insulation，亦可稱內層介電層ILD)沈積於階梯著陸區域A_S 中，並覆蓋於該些串列選擇線上方的蝕刻停止層28和該些接地選擇線區段之著陸平台(例如P_L1 , P_L2 )，其中絕緣體29之上表面290係高於該些串列選擇線(例如SSL 24.1)上方的蝕刻停止層28。再者，串列選擇線接觸導體31(如31.1和31.2)係分別電性連接至相應的串列選擇線。接地選擇線接觸導體32(如32.1和32.2)係分別在接地選擇線接觸區域A_GC 內電性連接至相應的接地選擇線區段之著陸平台。階梯接觸導體(如33.1-33.9)形成於階梯著陸區域A_S 中並與相應之記憶體層之半導體層電性連接。第20B圖繪示階梯接觸導體33.3電性連接至第三記憶體層相關之半導體層 230.3’。

於第一實施例中，一記憶體頁中之串列選擇線接觸導體31和接地選擇線接觸導體32係沿著第一方向(X-方向)之一直線上做配置。於第二實施例中，一記憶體頁中之串列選擇線接觸導體(例如31.1)和接地選擇線接觸導體(例如32.1)和階梯接觸導體(例如33.3)亦沿著第一方向(X-方向)之一直線上做配置。然而本揭露並不以此配置方式為限制。該些接觸導體(31-33)的位置可以適當變化，只要可以達到導體接觸著陸之目的；例如，只要接地選擇線接觸導體可以到達接地選擇線區段的著陸平台即屬本揭露之保護範圍。

根據上述實施例，在形成堆疊結構前，先形成彼此分隔開的接地選擇線區段(GSL sections)於基板上，且該些接地選擇線區段係彼此電性絕緣。因此，進行元件操作時，可以獨立控制該些接地選擇線區段，例如根據實際應用條件所需而個別地施加不同偏壓至該些接地選擇線區段，使操作時記憶體頁之間的讀取干擾可以被有效抑制，進而顯著地增進三維半導體元件的特性表現。

根據上述實施例所揭露之內容，其所繪示之細部結構和說明係為敘述之用，而本揭露並不僅限制在上述結構。因此，相關領域之技藝者可知，上述實施例所提出之構造和設計皆可根據應用之實際需求而做適當修飾和調整。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、20‧‧‧基板
11‧‧‧記憶體層
12、24.1、24.2、24.3、240’‧‧‧串列選擇線
13‧‧‧接地選擇線
15‧‧‧堆疊結構
17‧‧‧串列接觸
201‧‧‧絕緣膜層
21、21’‧‧‧第一半導體層
21.1、21.2、21.3‧‧‧接地選擇線區段
21v‧‧‧空間
230、230’、230.1～230.10、230.1’～230.10’、240‧‧‧第二半導體層
22、232、232’、232.0～232.10、232.0’～232.10’、242、242’‧‧‧絕緣層
25‧‧‧ONO層
26‧‧‧通道導體
27‧‧‧介電層
28‧‧‧蝕刻停止層
29‧‧‧絕緣體
290‧‧‧絕緣體之上表面
31、31.1～31.7‧‧‧串列選擇線接觸導體
32、32.1～32.7‧‧‧接地選擇線接觸導體
33、33.1～33.9‧‧‧階梯接觸導體
ST1～ST4‧‧‧堆疊結構
Y_GSL‧‧‧第一橫向長度
X_GSL‧‧‧第一縱向長度
Y_SSL‧‧‧第二橫向長度
X_SSL‧‧‧第二縱向長度
P_L1, P_L2 , P_L3‧‧‧著陸平台
BL‧‧‧位元線
A_S‧‧‧階梯著陸區域
A_GC‧‧‧接地選擇線接觸區域
Vcc1～Vcc4‧‧‧垂直通道柱體
SL1～SL3‧‧‧狹縫

第1圖係為一三維半導體元件之簡示圖。第2A圖-第10B圖繪示本揭露第一實施例之一種三維半導體元件之製造方法。第11A圖-第20B圖繪示本揭露第二實施例之一種三維半導體元件之製造方法。

31、31.1、31.2、31.7‧‧‧串列選擇線接觸導體

32、32.2、32.7‧‧‧接地選擇線接觸導體

33、33.2、33.7‧‧‧階梯接觸導體

Claims

一種三維半導體元件，包括：複數條接地選擇線區段(GSL sections)分隔開地形成於一基板上，且該些接地選擇線區段係彼此電性絕緣和相互平行地延伸，該些接地選擇線區段係沿第一方向延伸；複數個堆疊結構(stacked structures)垂直形成於該些接地選擇線區段上，且各該堆疊結構包括交替堆疊的複數個半導體層和複數個絕緣層；複數條串列選擇線(string selection lines，SSLs)分別形成於該些堆疊結構上，且該些串列選擇線係沿該第一方向延伸；和複數條位元線設置於該些串列選擇線上方並沿第二方向延伸，該些位元線係相互平行並垂直於該些串列選擇線與該些接地選擇線區段，其中記憶體層之記憶胞係由相應之該些堆疊結構、該些串列選擇線、該些接地選擇線區段和該些位元線所定義。
如申請專利範圍第1項所述之元件，更包括：複數個接地選擇線接觸導體(GSL contact conductors)形成於一接地選擇線接觸區域(GSL contact region)內，且分別電性連接該些接地選擇線區段。
如申請專利範圍第2項所述之元件，其中於各記憶體頁(memory pages)中，該接地選擇線區段之沿該第一方向的一縱向長度(longitudinal length)係大於該串列選擇線之沿該第一方向的一縱向長度，以在該接地選擇線接觸區域中形成一著陸平台(a landing platform)，且各該接地選擇線接觸導體係電性連接對應之該接地選擇線區段的該著陸平台。
如申請專利範圍第3項所述之元件，其中用來著陸對應之該接地選擇線接觸導體的該著陸平台係為該接地選擇線區段突出於該堆疊結構和該串列選擇線以外的部分。
如申請專利範圍第2項所述之元件，更包括：複數個串列選擇線接觸導體(SSL contact conductors)，分別電性連接該些串列選擇線；和複數個階梯接觸導體(stairstep contact conductors)，形成於一階梯著陸區域(stairstep landing area)中，且該些階梯接觸導體係與相應之該些記憶體層之該些半導體層電性連接。
如申請專利範圍第5項所述之元件，其中一蝕刻停止層(etch stop layer)係形成於該些串列選擇線上方和該些堆疊結構之側壁上，且延伸至該階梯著陸區域，該蝕刻停止層亦形成於該接地選擇線區段之一著陸平台的上方，該著陸平台用以設置對應之該接地選擇線接觸導體。
如申請專利範圍第6項所述之元件，更包括：一絕緣體(insulation)沈積於該階梯著陸區域中，並覆蓋於該些串列選擇線上方的該蝕刻停止層和該些接地選擇線區段之該些著陸平台之上，其中該絕緣體之一上表面係高於該些串列選擇線上方的該蝕刻停止層，且該些串列選擇線接觸導體、該些接地選擇線接觸導體和該些階梯接觸導體係穿過至少該絕緣體和蝕刻停止層而分別與該些串列選擇線、該些著陸平台和相應之該些記憶體層電性連接。
一種三維半導體元件之製造方法，包括：提供具一絕緣表面之一基板；形成一第一半導體層於該基板之該絕緣表面上；圖案化該第一半導體層以形成複數條接地選擇線區段(GSL sections)分隔開地位於該基板上方，其中該些接地選擇線區段係彼此電性絕緣和相互平行地沿第一方向延伸；垂直形成複數個堆疊結構(stacked structures)於該些接地選擇線區段上，和形成複數條串列選擇線於該些堆疊結構上，其中各該堆疊結構包括交替堆疊的複數個第二半導體層和複數個絕緣層，且該些串列選擇線係沿該第一方向延伸；形成複數條位元線於該些串列選擇線上方並沿第二方向延伸，該些位元線係相互平行並垂直於該些串列選擇線與該些接地選擇線區段，其中記憶胞係由相應之該些堆疊結構、該些串列選擇線、該些接地選擇線區段和該些位元線所定義。
如申請專利範圍第8項所述之方法，更包括：形成複數個串列選擇線接觸導體(SSL contact conductors)，分別電性連接該些串列選擇線；形成複數個接地選擇線接觸導體(GSL contact conductors)於一接地選擇線接觸區域(GSL contact region)內，且該些接地選擇線接觸導體分別電性連接該些接地選擇線區段；和形成複數個階梯接觸導體(stairstep contact conductors)於一階梯著陸區域(stairstep landing area)中，且該些階梯接觸導體係與相應之該些記憶體層之該些第二半導體層電性連接。
如申請專利範圍第9項所述之方法，其中於各記憶體頁(memory pages)中，該接地選擇線區段之沿該第一方向的一縱向長度(longitudinal length)係大於該串列選擇線之沿該第一方向的一縱向長度，以在該接地選擇線接觸區域中形成一著陸平台(a landing platform)，且各該接地選擇線接觸導體係電性連接對應之該接地選擇線區段的該著陸平台。