TW201721761A - 具有自對準內部間隔物及使用選擇性氮化矽覆蓋之ｓｏｉ ｆｉｎｆｅｔ的多通道奈米線裝置的製造 - Google Patents

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Abstract

揭露了選擇地氮化半導體裝置之表面的方法。例如，硬遮罩形成在鰭片之頂部部分上以建立SOI結構。硬遮罩可由氮化鰭片之頂部部分形成。於其他實施例中，氮化矽成長在鰭片之頂部部分上以形成硬遮罩。在其它範例中，內部間隔物形成在環繞閘極結構中的相鄰奈米線之間。內部間隔物可由氮化在通道區及源極和汲極區之間的剩餘中間層材料而形成。

Description

具有自對準內部間隔物及使用選擇性氮化矽覆蓋之SOI FinFET的多通道奈米線裝置的製造
本發明實施例係有關於半導體裝置領域，更特別地係有關於多閘極裝置。
在過去幾十年中，積體電路中的特徵的縮放一直是不斷成長的半導體工業背後的驅動力。縮放越來越小特徵使得在半導體晶片之有限真實面積上增加功能性單元的密度。例如，縮小電晶體尺寸可允許晶粒上併入更多數量的記憶體裝置，這導致所製造記憶體裝置具有增進的容量。然而，越來越大的容量的驅動力並不是沒有問題。優化每個裝置之性能的必要性變得越來越重要。
積體電路裝置規模的進一步減小需要提高非平面電晶體的使用，例如三閘極電晶體、FinFET、TFETS、奧米伽(omega)-FET和雙閘極電晶體。在非平面電晶體中，全環繞式閘極電晶體藉由在四個表面上具有圍繞通道的閘極 結構而提供對通道的更好的控制。然而，在增加短通道控制的同時保持移動率改善仍然是主要的挑戰。許多不同的技術已經嘗試改善控制源極到汲極的洩漏，然而，仍然需要顯著的改進。
100‧‧‧基板
101‧‧‧鰭片
101A、101B、101C、101E‧‧‧子通道區
101D‧‧‧較低部分
102‧‧‧STI層
106‧‧‧隔離層
110‧‧‧奈米線堆疊
111‧‧‧中間層材料
112‧‧‧奈米線
113‧‧‧源極/汲極接觸
120、140‧‧‧閘極結構
121‧‧‧外部側壁間隔物
121A‧‧‧內部表面
121B‧‧‧外部表面
122‧‧‧最頂層
123‧‧‧層間介電質層
130‧‧‧內部間隔物
141、161‧‧‧閘極電極
142、162‧‧‧閘極介電質層
150‧‧‧通道區
151‧‧‧擴散介面區
160‧‧‧均質源極/汲極部分
165A‧‧‧源極
165B‧‧‧汲極區
1600‧‧‧插入器
1602‧‧‧第一基板
1604‧‧‧第二基板
1606‧‧‧球柵陣列
1608‧‧‧金屬接觸
1610‧‧‧通孔
1612‧‧‧穿越矽通孔
1614‧‧‧嵌入式裝置
1700‧‧‧計算裝置
1702‧‧‧積體電路晶粒
1704‧‧‧CPU
1706‧‧‧晶粒上記憶體
1708‧‧‧通訊晶片
1710‧‧‧揮發性記憶體
1712‧‧‧非揮發性記憶體
1714‧‧‧圖形處理單元
1716‧‧‧數位訊號處理器
1720‧‧‧晶片組
1722‧‧‧天線
1724‧‧‧觸控螢幕顯示器
1726‧‧‧觸控螢幕控制器
1728‧‧‧全球定位系統(GPS)裝置
1729‧‧‧電池
1732‧‧‧動作共處理器或感測器
1734‧‧‧揚聲器
1736‧‧‧相機
1738‧‧‧使用者輸入裝置
1740‧‧‧大量儲存裝置
1742‧‧‧加密處理器
本發明實施例以舉例的方式闡明而不是以限制於下列圖式的方式。
圖1-5根據本發明實施例闡明在非平面半導體裝置中製造內部間隔物的方法中的各種操作，其中： 圖1闡明具有奈米線堆疊設置在基板之上的半導體結構。
圖2根據本發明實施例闡明藉由去除犧牲閘極結構和至少一部分的中間層材料露出奈米線。
圖3根據本發明實施例闡明在通道區和源極/汲極區之間的內部間隔物的形成。
圖4根據本發明實施例闡明圍繞在通道區之中的奈米線之功能性閘極結構的形成。
圖5A根據本發明實施例闡明圍繞源極/汲極區中的奈米線的源極/汲極部分的形成。
圖5B根據本發明實施例闡明與每個奈米線的通道部分電性接觸的均質的源極/汲極部分的形成。
圖5C根據本發明實施例闡明在源極/汲極區和通道區之間的擴散介面區域的形成。
圖6-15根據本發明實施例闡明在非平面半導體裝置中製造絕緣體上矽(silicon on insulator；SOI)鰭片的方法中的各種操作，其中： 圖6根據本發明實施例闡明具有鰭片蝕刻其中的塊材半導體基板。
圖7根據本發明實施例闡明在基板頂部上淺溝槽隔離(STI)層的形成。
圖8根據本發明實施例闡明在鰭片之頂部部分之露出的表面上硬遮罩的形成。
圖9根據本發明實施例闡明凹陷STI層以露出和氧化鰭片之子通道區。
圖10根據本發明實施例闡明凹陷STI層以露出和氧化鰭片之第一子通道區。
圖11根據本發明實施例闡明凹陷STI層以進一步形成硬遮罩在鰭片之較低部分的表面上。
圖12根據本發明實施例闡明凹陷STI層以進一步露出和氧化鰭片的第二子通道區。
圖13根據本發明實施例闡明去除硬遮罩。
圖14A根據本發明實施例闡明具有圍繞鰭片之單一主動通道區形成的閘極結構之非平面裝置的二維視圖。
圖14B根據本發明實施例闡明具有圍繞鰭片之多個主動通道區形成的閘極結構之非平面裝置的二維視圖。
圖15根據本發明實施例闡明圖14之半導體裝置的平面視圖。
圖16為根據本發明實施例之實現本發明一或多個實施例之插入器的橫斷面。
圖17為根據本發明實施例之建構的計算裝置之示意圖。
【發明內容與實施方式】
本發明實施例涉及在非平面裝置中製造硬遮罩和內部間隔物。在下面的敘述中，闡述了許多細節以便提供對本發明的透徹理解。然而，對本發明所屬領域之具有通常知識者，本發明可不用這些特定的細節而被實踐是顯而易見的。在其他情況下，為了避免模糊本發明而沒有詳細描述已知的半導體製程和製造技術。在本說明書中對「一實施例」的引用意味著結合實施例描述的特定特徵、結構、功能或特性包括在本發明的至少一個實施例中。因此，貫穿本說明書的中出現的用語「在實施例中」不一定指的是本發明的相同實施例。再者，特定特徵、結構、功能或特性可以合適的方式結合在一或多個實施例中。例如，第一實施例可與第二實施例可在任何地方被結合，兩個實施例為不相互互斥的。
本文中使用的用語「氮化矽」以及用語「SiN」意在包括所有的氮化矽物質，包括但不限於三氮化三矽(Si2N3)、氮化矽(SiN)、四氮化三矽(Si3N4)及其混合物。
本發明之實施例涉及在半導體裝置中的矽表面上選擇 性成長氮化矽的方法。在一實施例中，裝置之結合的表面暴露於氮，其中氮選擇性地消耗矽以在矽材料的表面處形成氮化矽層。在一實施例中，在使表面經受電漿之前，使用遠端腔體來產生包含氮自由基的電漿。
在本發明一實施例中，氮化矽成長在矽表面上(其中通道區介面具有源極和汲極區)以在全圍繞式閘極裝置中形成內部間隔物。氮化矽內部間隔物提供閘極結構與源極區和汲極區的優良電性隔離。在一實施例中，奈米線裝置之介面區域中矽的剩餘部分被選擇性地氮化以形成自對準的氮化矽內部間隔物。
在本發明的替代實施例中，氮化矽成長在矽鰭片之頂部部分上以形成硬遮罩。氮化矽硬遮罩形成對於下面的磊晶矽的氧化之有效阻障。在一實施例中，氮化矽硬遮罩被用來在閘極區中形成絕緣體上矽(SOI)鰭片結構。在一實施例中，氮化矽硬遮罩藉由選擇地氮化鰭片之頂部部分的矽表面而形成。
參照圖1，結構100被提供具有奈米線堆疊110設置在基板101之上。奈米線堆疊110包括奈米線112及中間層材料111。結構100進一步包括由一對外部側壁間隔物121圍繞兩側的兩個閘極結構120。在一實施例中，結構100之頂部露出的表面由層間介電質(inter-layer dielectric；ILD)層123覆蓋。
基板101可由任何適合用於半導體裝置製造的材料組成。在一實施例中，結構係使用塊材半導體基板形成。基 板101可包括但不限制於矽、鍺、矽-鍺或III-V化合物半導體材料。於另一實施例中，結構係使用絕緣體上矽(SOI)基板形成。SOI基板包括較低塊材基板、設置在較低塊材基板上的中間絕緣體層以及頂部單晶層。中間絕緣體層可包括二氧化矽、氮化矽或氧氮化矽。頂部單晶層可為任何合適的半導體材料，諸如那些上述所列之用於塊材基板。
奈米線堆疊110可由已知的方法形成，諸如形成奈米線替代層以及犧牲材料在基板101之上，且接著蝕刻該些層以形成鰭片型結構(奈米線堆疊110)，例如以遮罩及電漿蝕刻處理。可替代地，奈米線堆疊110可被形成在淺溝槽隔離(STI)層中的溝槽之內。在一實施例中，中間層材料111可以是可以相對於奈米線112選擇性蝕刻的任何材料。奈米線112及中間層材料111可以為諸如但不限制於矽、鍺、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的材料。在一具體實施例中，中間層材料111為矽。於此實施例中，奈米線112為SiGe或Ge。在一實施例中，中間層材料111被形成至具有足夠的厚度以在奈米線112中建立所需的應變量。
閘極結構120可為功能性或犧牲性。於圖1所示的範例實施例中，閘極結構120為犧牲性，其圍繞奈米線堆疊110周圍。閘極結構120可為任何合適的材料，諸如多晶矽。於另一實施例中，閘極結構為功能性且各包括閘極介電質層和圍繞在奈米線112之通道部分周圍的閘極電 極。
外部側壁間隔物121對根據本發明實施例形成在奈米線堆疊110外部的閘極結構120之側壁上。外部側壁間隔物121可使用本領域已知的形成間隔物的方法形成。外部側壁間隔物121可為任何合適的介電質材料，諸如但不限制於氧化矽、碳摻雜氧化矽、氮化矽、氧氮化矽或它們的組合。在一實施例中，外部側壁間隔物121為從20-100Å厚。
ILD層123可使用習知技術(諸如，CVD)沉積在結構之露出的表面之上。在一實施例中，ILD層123可為任何介電質材料，諸如但不限制於未摻雜氧化矽、摻雜的氧化矽(例如，BPSG、PSG)、氮化矽及氧氮化矽。如圖1所示，在沉積ILD層123之後，任何覆蓋層可接著使用習知化學機械平坦化方法研磨以露出閘極結構120之頂表面以及外部側壁間隔物121對之頂表面。
在一實施例中，最頂層122被沉積在ILD層123和奈米線堆疊110之間。在一實施例中，最頂層122係由中間層材料112形成。可替代地，最頂層122為硬遮罩。硬遮罩可由任何用於保護下面的奈米線免受蝕刻和摻雜製程的任何合適的材料組成。
在圖2中，奈米線112藉由去除犧牲閘極結構120以及至少一部分的中間層材料111而露出。在一實施例中，圖1之犧牲閘極結構120首先移除以露出奈米線堆疊110的頂部部分。犧牲閘極結構120可使用諸如乾式蝕刻或濕 式蝕刻的已知蝕刻方法去除。在具體實施例中，犧牲閘極結構120係使用濕蝕刻製程去除。濕式蝕刻製程可使用五水合四甲基氫氧化銨(tetramethylammonium hydroxide pentahydrate)或硝酸和氫氟酸的混合溶液來去除犧牲閘極結構120。
參照圖2，根據實施例，至少一部分的中間層材料111被去除以露出每個奈米線112的整個周邊。通道區係藉由在鄰近奈米線112之間的空隙定義，奈米線112由中間層材料111之去除建立。在一實施例中，通道區150之長度等於外部側壁間隔物121對之內部表面121A之間的距離。於其他實施例中，在外部側壁間隔物121對下方的中間層材料111可被去除以形成更寬的通道區150。在一實施例中，通道區150可比外部側壁間隔物121對之內部表面121A之間的距離更寬。
於本發明一實施例中，源極/汲極區152對被定義在通道區150之相對側。源極/汲極區152對藉由介面區151與通道區150分離。介面區151之長度可等於或不等於外部側壁間隔物121之寬度。在一實施例中，介面區151之長度可與外部側壁間隔物121之外部表面121B和內部表面121A對齊。在一替代實施例中，介面區151可在內部表面121A內、外部表面121B外或部分地佔據這些區域的任何組合。在一實施例中，介面區151用中間層材料111的剩餘部分填充。
中間層材料111可使用對奈米線112具有選擇性的任 何已知蝕刻劑來去除。在一實施例中，中間層材料111由定時濕式蝕刻製程去除，定時以致於底切外部側壁間隔物121。蝕刻劑的選擇性對於中間層材料比奈米線材料可以大於50：1以上。在其中奈米線112為矽鍺以及中間層材料111為矽的實施例中，中間層材料111可使用濕式蝕刻劑選擇性地去除，諸如但不限制於硝酸和氫氟酸的混合。在其中奈米線112為鍺以及中間層材料111為矽的實施例中，中間層材料111可使用濕式蝕刻劑選擇性地去除，諸如但不限制於氫氧化四甲銨(TMAH)水溶液。於另一實施例中，中間層材料111由濕式和乾式蝕刻製程的組合去除。
在圖3中，根據本發明實施例，內部間隔物130形成在介面區151內。內部間隔物130可由氮化介面區151中的剩餘中間層材料而形成。內部間隔物130可由SiN材料形成。在一實施例中，氮化矽可在高於室溫的溫度下藉由任何合適的方法成長，諸如乾式、濕式或電漿氮化或藉由這些方法的任何組合。內部間隔物130可以具有與外部側壁間隔物121相同或不同的厚度。在一個實施例中，內部間隔物130可以具有0.5-3.0奈米的厚度。內部間隔物在閘極結構和源極/汲極區之間提供額外的絕緣，這降低了重疊電容、短路的風險和電流洩漏。
在本發明的一實施例中，氮化矽內部間隔物130藉由介面區151中剩餘的矽氮化形成。藉由閘極結構和中間層材料之去除而形成的開口表面露出於電漿產生的氮。例 如，可以使用RF電漿將分子氮解離成原子和/或離子氮。原子和/或離子氮可接著結合到矽表面中。在一實施例中，氮電漿選擇性地消耗介面區151中的矽以形成自對準氮化矽內部間隔物130。在一實施例中，SiN形成相對於同時露出於遠端氮電漿的其它表面對矽表面具有選擇性。其它表面可包括介電質材料或更具體地為SiO2、SiGe(諸如，Si70Ge30)或Ge。在一實施例中，介面區151在源極/汲極區和通道區之間形成擴散邊界。
氮電漿產生可以原位實現或利用遠端電漿腔體。在原位製程中，氮電漿自由基產生在其中基板被處理的相同腔體內。合適的電漿腔體的範例包括電容耦合PECVD或高密度電漿HDP腔體。
在一實施例中，氮電漿係由遠端電漿源(RPS)建立。在此種實施例中，氮電漿在與待處理的基板所位於的腔體分隔或分離的腔體中產生。在一實施例中，使用遠端電漿腔體是優選的，因為激發氮的製程可能損壞裝置結構。遠端電漿腔體可使用已知技術(諸如使用RF電漿(例如，電容耦合RF電漿或電感耦合RF電漿)的習知製程)產生氮電漿。可替代地，氮電漿由微波產生。RPS可產生許多帶電(離子)和中性(自由基)氮物質。在一個實施方案中，氮自由基是優選的，因為諸如離子的較高能量物質可以藉由它們能量損耗的量不可接受地損害露出的表面。如此一來，氮自由基透過連接管轉移到基板處理腔體。該製程可以處於快速熱處理階段，例如快速熱退火 (Rapid thermal anneal；RTA)腔體。如此一來，高反應性N2自由基與游離矽(即，具有懸鍵的矽)在表面上反應。
在本發明的實施例中，通道區150的開口內的表面在升高的溫度下露出於電漿氮。在一實施例中，基板溫度可為500℃-1100℃。電漿氮選擇性地消耗介面區151中剩餘的矽以成長氮化矽。在一實施例中，揭露的製程在矽的氮化期間提供自限制成長。在一實施例中，露出的時間可以在15-200秒之間變化。在一個實施例中，露出的時間可以取決於不同的變數，諸如溫度和壓力。
在本發明的實施例中，將介面區151中剩餘的矽露出於氮電漿在裝置的源極/汲極區和通道區之間形成擴散邊界。在一實施例中，氮橫向擴散到矽表面中，並且如此一來非線性濃度梯度存在於擴散介面區151內。矽中的氮之相對濃度傾向於在通道區附近較高以及朝向源極/汲極區逐漸減小。矽中的氮之相對濃度傾向於在源極/汲極區附近最低。擴散介面區151用來形成牢固鍵合及自對準的內部間隔物130。
在本發明的實施例中，內部間隔物130相對於它們上方和下方的奈米線自對準。在一實施例中，內部間隔物130之頂表面與在內部間隔物130之上的奈米線112之底部表面共平面。在一實施例中，內部間隔物130之底部表面與在內部間隔物130之下的奈米線112之頂表面共平面。在一實施例中，如圖3所示，內部間隔物130與外部 側壁間隔物121之內部和外部表面121A和121B對準。在一實施例中，內部間隔物130可以具有與外部側壁間隔物121相同或不同的厚度。在一實施例中，內部間隔物可被設置在外部側壁間隔物121對之內部表面121A之間的距離之中或外側。
參照圖4，功能性閘極結構140可被形成，圍繞通道區150中的奈米線112周圍。閘極結構140可包括閘極介電質層142和閘極電極141。在一實施例中，閘極介電質層142被保形地沉積在奈米線112之露出的表面上。在一實施例中，閘極介電質層142也可以沿著內部間隔物130之露出的側壁並且在基板101之露出部分上方形成。閘極介電質層142可由任何眾所周知的閘極介電質材料形成，諸如但不限制於氧化矽、氮化矽、氧氮化矽、氧化鋁、矽酸鋁、氧化鉿、矽酸鉿、氧化鋯、矽酸鋯或基於稀土氧化物的材料。在一實施例中，閘極介電質層142使用高度保形沉積方法形成，諸如低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)或旋塗式介電質(spin-on-dielectric)製程。
參照圖4，根據本發明一實施例，閘極電極材料可被沉積在閘極介電質層142之上以形成閘極電極141。閘極電極141填充由在通道區150去除部分的中間層材料111而留下的空間。根據一實施例，閘極電極141使用保形沉積製程沉積(諸如原子層沉積(ALD))以確保閘極電極141形成在閘極介電質層142上以及奈米線112周圍。毯 式閘極電極材料可接著化學地或機械地平坦化直到閘極電極141之頂表面與ILD層123處於相同的高度，如圖4所示。
每個MOS電晶體包括由至少兩層形成的閘極堆疊、閘極介電質層和閘極電極層。閘極介電質層可包括一層或堆疊層。一或多個層可包括氧化矽、二氧化矽(SiO2)和/或高k介電質材料。高k介電質材料可包括諸如鉿、矽、氧、鈦、鉭、鑭、鋁、鋯、鋇、鍶、釔、鉛、鈧和其它稀土金屬、鈮和鋅的元素。使用在閘極介電質層中的高k材料的範例包括但不限制於氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化物和鉛鋅鈮酸鹽。於某些實施例中，退火製程可以在閘極介電質層上進行以在使用高k材料時改善其品質。
閘極電極層形成在閘極介電質層上且可包含P型功函數金屬或N型功函數金屬的至少一者構成，取決於電晶體是PMOS還是NMOS電晶體。在一些實施方式中，閘極電極層可以由兩個或更多金屬層的堆疊構成，其中一或多個金屬層是功函數金屬層，並且至少一個金屬層是填充金屬層。
對於PMOS電晶體，可被用於閘極電極的金屬包括但不限制於釕、鈀、鉑、鈷、鎳以及導電金屬氧化物，例如氧化釕。P型金屬層將使得能夠形成具有在約4.9eV和約 5.2eV之間的功函數的PMOS閘極電極。對於NMOS電晶體，可用於閘極電極的金屬包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金以及這些金屬的碳化物，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭、碳化鋁等。N型金屬層將使得能夠形成具有在約3.9eV和約4.2eV之間的功函數的NMOS閘極電極。
在一些實施方式中，閘極電極可以由「U」形結構組成，其包括基本上平行於基板表面的底部和基本上垂直於基板頂表面的兩個側壁部分。在另一實施方式中，形成閘極電極的金屬層中的至少一個可以簡單地是基本上平行於基板的頂表面並且不包括基本上垂直於基板之頂表面的側壁部分的平面層。在本發明進一步實施方式中，閘極電極可以由U形結構和平面的非U形結構的組合構成。例如，閘極電極可以由在一或多個平面的非U形層頂上形成的一或多個U形金屬層組成。
根據本發明的實施例，使用所描述的方法形成的所得電晶體裝置是具有奈米線通道的非平面全環繞式閘極裝置。
然後可以執行附加的處理步驟以形成功能性裝置，例如形成如圖5A和5B所示的源極/汲極接觸。源極/汲極接觸可以形成在被蝕刻以露出奈米線112的源極/汲極部分的整個周邊的溝槽中。在一實施例中，源極/汲極接觸由圍繞在奈米線的源極/汲極部分周圍的金屬物質形成。參照圖5A，源極/汲極接觸113圍繞在源極/汲極區152中一 部分的奈米線112的周圍。內部間隔物130減少閘極電極141和源極/汲極接觸113之間的電容。源極/汲極接點113可為半導體或金屬材料。
於另一實施例中，均質源極/汲極區被形成如圖5B所示。參照圖5B，均質源極/汲極部分160與每一奈米線112之通道部分電性接觸。在一實施例中，均質源極和汲極部分160可為摻雜或為摻雜的半導體材料。於另一具體實施例中，均質源極/汲極部分160為金屬物質。在一實施例中，一部分的奈米線112保留在介面區151，諸如如圖5B所示在內部間隔物130之間。
在完整的裝置中，內部間隔物130將功能閘極結構140與源極/汲極區152隔離。在一實施例中，內部間隔物130減小在奈米線堆疊內部的閘極電極141的部分與源極/汲極區152內的任何相鄰導電或半導體材料之間的重疊電容。
參照圖5C，內部間隔物130可展現氮之非線性濃度。在一實施例中，氮橫向擴散到矽表面中，並且如此一來非線性濃度梯度存在於擴散介面區151內。矽中的氮之相對濃度傾向於在通道區150附近更高。氮與矽比例朝向源極/汲極區152逐漸減小。矽中的氮之相對濃度傾向於在源極/汲極區152附近最低。
在本發明的替代實施例中，氮化矽層成長在矽鰭片之頂部部分中以形成硬遮罩。SiN硬遮罩形成對於下面的磊晶矽的氧化之有效阻障。在一實施例中，SiN硬遮罩被用 來形成絕緣體上矽(SOI)鰭片結構。
參照圖6，其闡明了具有複數個鰭片101的基板100。形成在基板100上的數個鰭片101可被調整為合適的數目，如那些熟悉此技藝人士所理解的。在一實施例中，鰭片101使用蝕刻製程形成。圖案化蝕刻遮罩被置放在基板100上。此後，蝕刻基板100，並且由遮罩保護的基板部分形成了鰭片101。蝕刻遮罩接著去除。
在一實施例中，結構100可由任何適合用於半導體裝置製造的材料組成。在一實施例中，基板100可為使用大塊矽形成的晶體基板。在一實施例中，鰭片101由如基板100之相同材料形成。於其他實施例中，半導體基板100可由如鰭片101之不同的材料形成。在一實施例中，鰭片101由矽製成。在一實施例中，基板100可使用替代材料形成。此種材料可包括但不限制於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵或其它III-V族或IV族材料的組合。儘管本文描述了可以形成基板100的材料的幾個範例，但是可以用作來可以構建半導體裝置的基礎的任何材料皆落入本發明的精神和範圍內。
在一實施例中，鰭片101為高深寬比鰭片。在一實施例中，高深寬比鰭片可具有高比寬的比例為2：1或更大。一額外的實施例可包括具有高比寬的比例為10：1或更大的鰭片101。舉例而言鰭片101之寬度WF可為8-20奈米。
參照圖7，淺溝槽隔離(STI)層102可形成在基板 100之頂表面之上。在一實施例中，鰭片101之頂部部分101A保留在STI層102之頂表面之上。在一實施例中，任何合適的沉積製程(諸如，化學氣相沉積(CVD)製程)可被用來沉積STI層102在基板100之上。STI層102可被沉積至大於鰭片101之頂表面的高度。接著，如圖7中所示，STI層102可被凹陷以露出鰭片101之頂部部分101A。在一實施例中，鰭片101之露出的頂部部分101A將最終成為用於三閘極或FinFET裝置中的隔離半導體主體。因此，STI材料被凹陷並且鰭片結構被露出的程度或深度對應於被形成的隔離半導體主體的期望厚度或高度。於其他實施例中，多通道區形成在鰭片結構之中。
在一實施例中，STI層102可由任何合適的絕緣材料形成。例如，STI層102可為氧化物，諸如氧化矽。根據額外的實施例，STI層102可包括複數個介電質材料。例如，第一介電質材料可為保形材料以及第二介電質材料可為填充材料。習知製程可被用來凹陷或蝕刻STI材料，包括但不限制於使用氟化氫(HF)的濕蝕刻製程或使用CHF3、CH3F或CF4的乾式蝕刻製程。在進一步實施方式中，可使用其它濕式或乾式蝕刻製程。
參照圖8，硬遮罩120形成在鰭片101之頂部部分101A之露出的表面上。在一實施例中，硬遮罩120可藉由氮化頂部部分101A之露出的表面而形成。在一實施例中，硬遮罩120形成由氮化矽材料製成的保護帽。鰭片101之頂部部分101A現在包含在氮化物帽內並且防止氧 化。氮化矽可在高於室溫的溫度下藉由諸如乾式、濕式或電漿氮化或藉由任這些方法的組合的任何合適的方法成長在露出的表面。替代地，硬遮罩120可使用諸如CVD、PVD或ALD的習知方法沉積。在一實施例中，成長氮化矽比沉積氮化矽是較優選的，因為其提供了更好的抗氧化保護。
在本發明的一實施例中，氮化矽硬遮罩120係藉由鰭片101之頂部部分101A之露出的矽表面之氮化形成。矽表面露出於電漿產生的氮。例如，可以使用RF電漿將分子氮解離成原子和/或離子氮。原子和/或離子氮可接著結合到矽表面中。在一實施例中，氮電漿選擇性地消耗露出的矽表面以形成氮化物帽圍繞鰭片101之頂部部分101A。在一實施例中，氮化矽形成相對於同時露出於氮電漿的其它表面對矽表面具有選擇性。其它表面可包括介電質材料或更具體地為SiO2、SiGe(諸如，Si70Ge30)或Ge。
氮電漿產生可以原位實現或利用遠端電漿腔體。在原位製程中，氮電漿自由基產生在其中具有待處理之矽鰭片的基板被處理的相同腔體內。合適的電漿腔體的範例包括電容耦合PECVD或高密度電漿HDP腔體。
在一實施例中，氮電漿係由遠端電漿源(RPS)建立。在此種實施例中，氮電漿在與待處理之具有露出的矽鰭片的基板所位於的腔體分隔或分離的腔體中產生。在一實施例中，使用遠端電漿腔體是優選的，因為激發氮的製程可能損壞裝置。遠端電漿腔體可使用已知技術(諸如使 用RF電漿(例如，電容耦合RF電漿或電感耦合RF電漿)的習知製程)產生氮電漿。可替代地，氮電漿由微波產生。RPS可產生許多帶電(離子)和中性(自由基)氮物質。在一個實施例中，氮自由基是優選的，因為諸如離子的較高能量物質可以藉由它們能量損耗的量不可接受地損害露出的表面。如此一來，氮自由基透過連接管轉移到基板處理腔體。如此一來，高反應性N2自由基與游離矽(即，具有懸鍵的矽)在表面上反應。
在本發明的實施例中，鰭片101之頂部部分101A之表面在升高的溫度下露出於遠端電漿氮。在一實施例中，基板溫度可為500℃-1100℃。電漿氮選擇性地消耗鰭片101之露出的矽表面以成長氮化矽。在一實施例中，揭露的製程在矽的氮化期間提供自限制成長。在一實施例中，露出的時間可以在15-200秒之間變化。在一個實施例中，露出的時間可以取決於不同的變數，諸如溫度和壓力。在一實施例中，氮化矽形成相對於同時露出於氮電漿的其它表面對矽表面具有選擇性。
在一實施例中，在鰭片101之頂部部分101A上的氮化物帽具有足夠的厚度以保護下面的矽鰭片不被氧化。在一實施例中，硬遮罩120之厚度在0.5至3.0奈米變化。在一實施例中，因為電漿氮消耗鰭片結構之露出的表面，鰭片101之頂部部分101A的厚度小於其它的鰭片結構。
參照圖9，STI層102被凹陷以露出至少一部分的鰭片101之子通道區。在一實施例中，露出了整個鰭片101 之子通道區101B。此種實施例可被用來形成單一主動通道區在鰭片結構之中。在一實施例中，STI層102整個被去除以露出子通道區101B以及鰭片101之間的基板100之頂表面。在一替代實施例中，如圖10所示，STI層102被凹陷到僅使一部分(101C)的子通道區101B露出的高度。此種實施例可以有助於在鰭片101內建立多通道層，如下面詳細解釋的。
再次參照圖9，STI層102可使用用以凹陷或蝕刻STI材料之習知製程被凹陷。凹陷方法的範例可包括但不限制於使用氟化氫(HF)的濕蝕刻製程或使用CHF3、CH3F或CF4的乾式蝕刻製程。在進一步實施方式中，可使用其它濕式或乾式蝕刻製程。
接著，露出的鰭片101之子通道區101B被氧化。子通道區101B為剛好在硬遮罩120下方並且不包含在硬遮罩120內之鰭片的部分。子通道區101B在氮化物帽的底部邊緣下方並且在剩餘STI層102的頂表面上方。在其中整個STI層102被去除的實施例中，氧化製程也氧化至少基板100之頂表面(未顯示)。在本發明的實施例中，熱氧化製程被進行以氧化子通道區101B。在一實施例中子通道區101b之未保護的矽藉由氧化製程被轉換為氧化矽材料。
由硬遮罩120保護的鰭片結構之部分現在藉由子通道區中的氧化矽與基板隔離。在一實施例中，由硬遮罩120保護的鰭片101之頂部部分101A最終形成FinFET或三 閘極裝置的主動通道區。在一實施例中，裝置的通道寬度大約是鰭片101之頂部部分101A的垂直高度加上硬遮罩120內鰭片之頂表面的寬度的兩倍。
在本發明一實施例中，熱氧化製程可藉由以900°至1100℃之間的溫度0.5至3小時的持續時間退火基板而實施。熱氧化可以在含有O2、H2、H2O、蒸汽和HCl中的一或多種的氣氛中進行。
圖9闡明在鰭片結構之頂部部分上之單一主動通道區的形成。應了解到可藉由重複上文關於圖9所說明的製程而在鰭片結構內形成多主動通道區。圖10-13闡明形成多主動通道區在鰭片結構之中的製程。
參照圖10，在一實施例中，多通道區形成在鰭片101之中。在一實施例中，STI層102被凹陷到僅第一子通道區101C露出的高度。第一子通道區101C為在硬遮罩120之底部邊緣下方並且在剩餘STI層102的頂表面上方之鰭片101的一部分。關於圖9詳細解釋了STI層102的凹陷製程，因此為了避免重覆而不再討論。
在本發明的一實施例中，鰭片101之露出的第一子通道區101C被氧化。關於圖9詳細解釋了氧化子通道區的製程，因此為了避免重覆而不再討論。第一子通道區101C的氧化將頂部部分101A與鰭片101的其餘部分隔離。在一實施例中，鰭片101之頂部部分101A為鰭片101之唯一通道區。於其他實施例中，鰭片101之頂部部分101A為鰭片101之多通道區的一者。
參照圖11，STI層102可被凹陷以露出鰭片101之較低部分101D。較低部分101D為在第一子通道區101C之底部邊緣下方並且在剩餘STI層102的頂表面上方之鰭片101的一部分。在一實施例中，鰭片101之較低部分101D將最終形成鰭片101之第二主動通道區。關於圖9詳細解釋了ILD層102的凹陷製程，因此為了避免重覆而不再討論。
接著，硬遮罩形成在鰭片101之較低部分101D之露出的表面上。在一實施例中，硬遮罩可藉由氮化較低部分101D之露出的表面而形成。在一實施例中，硬遮罩可由氮化矽材料形成。在一實施例中，氮化矽可在高於室溫的溫度下藉由諸如乾式、濕式或電漿氮化或藉由任何這些方法的組合的任何合適的方法成長在露出的表面。替代地，硬遮罩可使用諸如CVD、PVD或ALD的習知方法沉積。在一實施例中，成長氮化矽比沉積氮化矽是較優選的，因為其提供了更好的抗氧化保護。
於本發明一實施例中，較低部分101D之矽表面使用電漿產生的氮被氮化。在一實施例中，氮電漿選擇性地消耗較低部分101D之露出的矽表面(與其它表面(諸如，第一子通道區101C)相對)以形成圍繞鰭片101之較低部分101D的氮化物硬遮罩。在一實施例中，較低部分101D之氮化的表面之厚度在0.5至3.0奈米變化。氮電漿產生可以原位實現或利用遠端電漿腔體。根據實施例之氮化矽表面係相對於上面圖8中的硬遮罩120的形成進行詳 細解釋，因此為了避免重複而不再討論。
參照圖12，STI層102被凹陷以露出第二子通道區101E。第二子通道區101E為在較低部分101D中的硬遮罩之底部邊緣下方並且在剩餘STI層的頂表面上方之鰭片101的一部分。在一實施例中，STI層102可被凹陷到一定高度，以允許在第二子通道區101E下方形成附加的通道層。在一實施例中，如圖12中所示，STI層102被整體地去除以露出鰭片101之間的基板100之頂表面。於此種實施例中，第二子通道區101E為在較低部分101D中的硬遮罩之底部邊緣下方並且在基板100之頂表面上方之鰭片101的一部分。在一實施例中，整個STI層102不被去除使得額外的應變提供至鰭片結構中的通道區。另一方面，去除STI層102可促進氧化基板100的頂表面以避免電流洩漏。關於圖9詳細解釋了STI層102的凹陷製程，因此為了避免重覆而不再討論。
在本發明的一實施例中，鰭片101之露出的第二子通道區101E被氧化。在其中整個ILD層102被去除的實施例中，氧化製程也應用至少基板100之頂表面。關於圖9詳細解釋了氧化子通道區的製程，因此為了避免重覆而不再討論。第二子通道區101E的氧化將較低部分101D與結構的其餘部分隔離。在一實施例中，鰭片101之較低部分101D為鰭片101之第二主動通道區。於其他實施例中，根據關於較低部分101D揭露的相同方法，額外的通道層可被形成在鰭片101之較低部分101D下方。
參照圖13，形成在鰭片101之表面上的硬遮罩被去除。一個實施例可以僅在鰭片101的頂部部分101a上具有硬遮罩，如圖9中所解釋的。其它實施例可具有多個硬遮罩以保護下層鰭片結構，如相對於圖12所解釋。硬遮罩可使用對氧化物部分具有選擇性的任何已知的蝕刻劑，例如，第一和第二子通道區101C和101E之氧化物部分。蝕刻劑的選擇性對於硬遮罩材料比氧化物材料可以大於20：1以上。在一實施例中，選擇性可大於50：1。在其中硬遮罩由氮化矽形成以及氧化物層係由氧化矽製成的實施例中，使用諸如但不限於用水和氫氟酸的熱磷酸(H3PO4)溶液的濕蝕刻劑選擇性地去除硬遮罩。可替代地，可以使用涉及碳氟化合物、三氟化氮和氧氣的組合的乾式蝕刻劑。
參照圖13，在一個實施例中，在去除硬遮罩之後，與鰭片結構之其餘部分相比，在通道區域中的鰭片寬度可以更低。在一實施例中，因為氮電漿消耗通道區域中鰭片之表面上的矽以形成硬遮罩，通道區域中的鰭片寬度WCh小於其餘鰭片結構之寬度WF。例如，參照圖13，在鰭片101之頂部和較低部分101A和101D中的WCh小於在第一和第二子通道區域101C和101E中的WF。在一實施例中，在硬遮罩的去除之前，鰭片結構之寬度WF可為8-20奈米。在一實施例中，氮電漿消耗鰭片結構之矽表面的0.5-3.0奈米之間以形成氮化矽。較薄的通道區可以藉由FinFET和三閘極裝置中的閘極提供更好的控制。
參照圖14A和14B，闡明了包括鰭片結構101和閘極結構160的半導體結構1400。圖14A闡明了鰭片內的單一主動通道區，以及圖14B闡明了裝置400的鰭片內的多個主動通道區。參照圖14A，鰭片結構包括形成在基板100上和隔離層106之上的頂部部分101A和子通道區101B。閘極結構160設置在鰭片結構的頂部部分101A之上以及鰭片101之間的隔離區的一部分之上。參照圖14B，鰭片結構包括形成在頂部部分101A和較低部分101D上的主動通道區。第一和第二子通道區101B和101E分別形成在每個主動通道區的下面。閘極結構160設置為至少覆蓋鰭片之主動通道區以及鰭片101之間的隔離區的一部分之上。閘極結構160包括閘極電極161和閘極介電質層162。
參照圖15，閘極結構160被顯示如設置在鰭片結構之頂部部分101A之上。鰭片101之頂部部分101A的源極和汲極區165A和165B可從這個角度可以看出。在一實施例中，源極和汲極區165A和165B是鰭片101之頂部部分101A的原始材料的摻雜部分。於另一實施例中，頂部部分101A之材料被去除並且以另一半導體材料取代，例如藉由磊晶沉積。在任一情況下，源極和汲極區165A和165B可以在介電質層106之高度以下延伸，即延伸到子通道區101B中。
在一實施例中，半導體結構或裝置1400為非平面裝置，諸如但不限制於鰭片式FET或三閘極裝置。於此種 實施例中，相應的半導體通道區係由三維主體組成或形成在三維主體中。於一此種實施例中，閘極結構160之閘極電極堆疊圍繞鰭片101的頂部部分101A的至少頂表面和一對側壁。
隔離層106可以由適用於最終將永久閘極結構的部分與下層大塊基板電性隔離或者有助於隔離的材料組成，或者隔離在下層大塊基板內形成的主動區，例如隔離鰭片主動區。例如，在一實施例中，隔離區106係由介電質材料組成，諸如但不限制於二氧化矽、氮氧化矽、氮化矽或碳摻雜的氮化矽。
閘極結構160可以由包括閘極介電質層162和閘極電極層161的閘極電極堆疊組成。在一實施例中，閘極電極堆疊之閘極電極係由金屬閘極組成，以及閘極介電質層係由高k材料組成。例如，在一實施例中，閘極介電質層係由諸如但不限制於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或它們的組合的材料組成。再者，一部分的閘極介電質層可包括由基板100之頂部幾層形成的原生氧化物層。在一實施例中，閘極介電質層係由頂部高k部分和由半導體材料的氧化物組成的較低部分組成。在一實施例中，閘極介電質層由氧化鉿的頂部部分和二氧化矽或氮氧化矽的底部部分組成。
在一實施例中，閘極電極係由諸如但不限制於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、 鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物的金屬層組成。在具體實施例中，閘極電極由在金屬功函數設定層上形成的非功函數設定填充材料組成。
再者，閘極結構160可由置換閘極製程製造。在這種方案中，可以去除諸如多晶矽或氮化矽柱狀材料的偽閘極材料，並用永久閘極電極材料代替。於一此種實施例中，在製程中也形成永久閘極介電質層，這與從早期處理被進行的情況相反。在一實施例中，偽閘極藉由乾式蝕刻或濕式蝕刻製程去除。在一實施例中，偽閘極由多晶矽或非晶矽組成，並且藉由包括使用SF6的乾式蝕刻製程去除。於另一實施例中，偽閘極由多晶矽或非晶矽組成，並且藉由包括使用NH4OH水溶液或四甲基氫氧化銨的濕式蝕刻製程去除。在一個實施例中，偽閘極由氮化矽組成，並且用包括磷酸水溶液的濕式蝕刻去除。
於一此種實施例中，置換接觸製程係在置換閘極製程至後執行以允許高溫退火至少一部分的永久閘極堆疊。例如，在特定的此種實施例中，例如在形成閘極介電質層之後，在大於約攝氏600度的溫度下執行永久閘極結構的至少一部分的退火。在形成永久接觸之前執行退火。
圖16闡明包括本發明一或多個實施例之插入器1600。插入器1600是用於將第一基板1602橋接到第二基板1604的中間基板。第一基板1602可為例如積體電路晶粒。第二基板1604可為例如記憶體模組、電腦主機板或其它積體電路晶粒。通常，插入器1600之目的是將連接 擴展到更寬的間距或將連接重新路由到不同的連接。例如，插入器1600可以將積體電路晶粒耦接到球柵陣列(BGA)1606，其可以隨後耦接到第二基板1604。於某些實施例中，第一和第二基板1602/1604附接到插入器1600的相對側。於其它實施例中，第一和第二基板1602/1604附接到插入器1600的相對側。並且在另外的實施例中，三個或多個基板藉由插入器1600的方式互連。
插入器1600可由環氧樹脂、玻璃纖維增強的環氧樹脂、陶瓷材料或諸如聚酰亞胺的聚合物材料形成。於進一步實施方式中，插入器可以由可包括上述用於半導體基板之相同材料的替代剛性或柔性材料形成，諸如矽、鍺和其它III-V族和IV族材料。
插入器可包括金屬互連1608和通孔1610，包括但不限制於穿越矽通孔(TSVs)1612。插入器1600可進一步包括嵌入式裝置1614，包括被動和主動裝置兩者。此種裝置包括但不限制於電容器、去耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器和靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器和MEMS裝置的更複雜的裝置也可以形成在插入器1600上。
根據本發明實施例，本文揭露的設備或處理可被用來製造插入器1600，或更明確地，裝置1614或包括在插入器之中的晶體的任何其他結構。
圖17根據本發明之一實施例闡明計算裝置1700。計 算裝置1700可包括數個組件。在一實施例中，這些組件附著於一或多個主機板。在一替代實施例中，這些組件被製造於單一晶片上系統(SoC)晶粒上而不是主機板上。在計算裝置1700中的組件包括但不限定於積體電路晶粒1702以及至少一通訊晶片1708。於一些實施方式中，通訊晶片1708被製成為積體電路晶粒1702之一部分。積體電路晶粒1702可包括CPU 1704以及晶粒上記憶體1706(通常使用作為快取記憶體)，其可以由諸如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)的技術提供。
計算裝置1700可包括可以或不可以物理地和電性地耦接至主機板或製造於SoC晶粒中的其它組件。這些其它組件包括但不限定於揮發性記憶體1710(例如，DRAM)、非揮發性記憶體1712(例如，ROM或快閃記憶體)、圖形處理單元1714(GPU)、數位訊號處理器1716、加密處理器1742(在硬體之中執行密碼演算法的專用處理器)、晶片組1720、天線1722、顯示器或觸控螢幕顯示器1724、觸控螢幕控制器1726、電池1728或其它電源、功率放大器(未顯示)、全球定位系統(GPS)裝置1728、羅盤1730、動作共處理器或感測器1732(其可包括加速計、迴轉儀和羅盤)、揚聲器1734、相機1736、使用者輸入裝置1738(諸如，鍵盤、滑鼠、觸控筆以及觸控墊)、以及大量儲存裝置1740(諸如，硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等 等)。
通訊晶片1708致能用於至計算裝置1700和從計算裝置1700的資料轉移之無線通訊。用語「無線」以及它的衍生可被用來敘述可以透過使用透過非固體介質之調變的電磁輻射來通訊資料的電路、裝置、系統、方法、技術、通訊通道等等。該用語並不意味著相關聯的裝置不包含任何導線，儘管在一些實施例中它們可能不包含。通訊晶片1708可以實現多種無線標準或協定中的任何一種，包括但不限定於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長程演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及它們的衍生物，以及命名為3G、4G、5G、或以上之任何其它的無線協定。計算裝置1700可包括複數個通訊晶片1708。例如，第一通訊晶片1708可專用於較短程的無線通訊(諸如，Wi-Fi及藍牙)以及第二通訊晶片1708可專用於較長程的無線通訊(諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它)。
計算裝置1700之處理器1704包括一或多個裝置，諸如揭露的非平面裝置，其根據本發明實施例形成。用語「處理器」可指任何例如用來處理來自暫存器和/或記憶體之電子資料，並將該電子資料轉換成可儲存在暫存器及/或記憶體中之其它電子資料的裝置或裝置的一部分。
通訊晶片1708也可包括一或多個裝置，諸如本發明 揭露之非平面裝置。
在進一步實施例中，容置在計算裝置1700之中的其它組件可含有一或多個裝置，諸如本發明揭露之非平面裝置。
在各種實施例中，計算系統1700可以是膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位錄影機。在進一步實施方式中，計算裝置1700可為任何處理資料的其它電子裝置。
本發明所示之實施方式的上述描述，包括摘要中描述的內容，並不旨在窮舉或將本發明限於所揭露的精確形式。雖然本文為了說明的目的描述了本發明的具體實施方式和範例，但是如相關領域的技術人員將理解到的，在本發明的範圍內的各種等效修改是可能的。
根據上述詳細敘述可以對本發明進行這些修改。在所附申請專利範圍中使用的用語不應被解釋為將本發明限制於說明書和申請專利範圍中公開的具體實施方式。相反，本發明的範圍完全由所附申請專利範圍確定，所述申請專利範圍將根據所確立的申請專利範圍解釋的原則來解釋。
本發明實施例包括用於製造半導體裝置的方法。方法包括形成奈米線堆疊，該奈米線堆疊形成在基板之上。奈米線堆疊包括由中間層材料分離之複數個垂直堆疊的奈米 線。源極區和汲極區形成在該奈米線堆疊的相對端。包括外部側壁對之閘極結構形成在該奈米線堆疊之頂部上且在該源極和汲極區之間。閘極結構被去除。在該源極和汲極區之間之該中間層材料的一部分被去除以露出該些奈米線之表面以及該裝置的通道區被定義。內部間隔物由該通道區及該源極和汲極區之間的介面區中的剩餘中間層材料形成。
在一實施例中，形成該奈米線堆疊涉及形成由矽中間層材料分離之該複數個垂直堆疊的奈米線。
在一實施例中，形成內部間隔物涉及由在該介面區內的該剩餘矽之氮化成長氮化矽。
在一實施例中，該剩餘的矽之該氮化涉及將該通道區內表面露出於電漿產生的氮。
在一實施例中，該電漿產生的氮選擇性地消耗在該些介面區之該剩餘的矽以形成氮化矽內部間隔物。
在一實施例中，該電漿產生的氮係產生在遠程電漿腔體內。
在一實施例中，該奈米線堆疊包含係選自由SiGe或Ge所組成的群組中的材料。
該方法包括在基板上形成複數個鰭片。隔離層被沉積在該複數個鰭片之間，使得至少該些鰭片之頂部部分在該隔離層之頂表面之上。氮化矽成長在該些鰭片之該頂部部分上以形成硬遮罩。該隔離層被凹陷以露出該些鰭片之第一子通道部分。該些鰭片之該第一子通道部分被氧化。以 及該硬遮罩被去除。
在一實施例中，該些鰭片之該頂部部分係有矽製成。
在一實施例中，形成硬遮罩涉及藉由消耗該些露出的表面之矽氮化該些鰭片之該頂部部分。
在一實施例中，氮化該些鰭片之該頂部部分涉及露出該些鰭片之該頂部部分之該表面於電漿產生的氮。
在一實施例中，該電漿產生的氮係產生在遠程電漿腔體內。
在一實施例中，該方法進一步涉及凹陷該隔離層以露出在該複數個鰭片之間的該基板之頂表面以及氧化該矽基板之該露出的頂表面。
在一實施例中，半導體結構包括奈米線堆疊，其設置在基板之上，該奈米線堆疊具有複數個垂直堆疊的奈米線。源極區和汲極區在該奈米線堆疊的相對端。閘極結構，其圍繞該複數個奈米線的每一者，定義該裝置之通道區在該源極和汲極區之間。以及擴散介面區，其在該通道區和每兩個緊鄰奈米線之該源極和汲極區之間。
在一實施例中，介面區包括氮化矽。
在一實施例中，該奈米線包括係選自由SiGe或Ge所組成的群組中的材料。
在一實施例中，半導體結構包括半導體基板以及設置在半導體基板之上的至少一半導體鰭片。鰭片包括在鰭片之頂部部分上的第一主動通道區、在鰭片之第一子通道部分上的第一氧化區、第一子通道部分將鰭片之頂部部分與 半導體裝置的其餘部分隔離以及在鰭片之第一子通道部分之下的第二主動通道區。鰭片之第一和第二主動通道區比鰭片之第一子通道部分薄。
在一實施例中，半導體基板包括頂氧化部分。
在一實施例中，半導體裝置更包括第二氧化區，其在該第二主動通道區之下的該鰭片之第二子通道部分上。
在一實施例中，半導體結構進一步包括閘極結構，其在該鰭片之該第一和第二主動通道區之上。
111‧‧‧中間層材料
112‧‧‧奈米線
113‧‧‧源極/汲極接觸
121‧‧‧外部側壁間隔物
121A‧‧‧內部表面
121B‧‧‧外部表面
122‧‧‧最頂層
123‧‧‧層間介電質層
150‧‧‧通道區
151‧‧‧擴散介面區
152‧‧‧源極/汲極區

Claims (20)

  1. 一種半導體裝置，包含：奈米線堆疊，其設置在基板之上，該奈米線堆疊具有複數個垂直堆疊的奈米線；在該奈米線堆疊的相對端之源極區和汲極區；閘極結構，其圍繞該複數個奈米線每一者的周圍，定義該裝置之通道區在該源極和汲極區之間；以及擴散介面區，其在該通道區和每兩個緊鄰奈米線之該源極和汲極區之間。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該些介面區包含氮化矽。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該些奈米線包含係選自由SiGe或Ge所組成的群組中的材料。
  4. 一種半導體裝置，包含：半導體基板：以及至少一半導體鰭片，其設置在該半導體基板之上，該鰭片包含：第一主動通道區，其在該鰭片之頂部部分上；第一氧化區，其在該鰭片之第一子通道部分上，該第一子通道部分將該鰭片之該頂部部分與該半導體裝置的其餘部分隔離；以及第二主動通道區，其在該鰭片之該第一子通道部分之下， 該鰭片之該第一和第二主動通道區比該鰭片之該第一子通道部分薄。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該半導體基板包括頂氧化部分。
  6. 如申請專利範圍第4項所述之半導體裝置，更包含：第二氧化區，其在該第二主動通道區之下的該鰭片之第二子通道部分上。
  7. 如申請專利範圍第6項所述之半導體裝置，更包含閘極結構，其在該鰭片之該第一和第二主動通道區之上。
  8. 一種製造半導體裝置的方法，包含：形成奈米線堆疊在該基板之上，該奈米線堆疊具有由中間層材料分離之複數個垂直堆疊的奈米線；形成源極區和汲極區在該奈米線堆疊的相對端；形成閘極結構，其具有在該奈米線堆疊之頂部上且在該源極和汲極區之間的外部側壁對；去除該閘極結構；去除在該源極和汲極區之間之該中間層材料的一部分以露出該些奈米線之表面並且定義該裝置的通道區；以及由該通道區及該源極和汲極區之間的介面區中的剩餘中間層材料形成內部間隔物。
  9. 如申請專利範圍第8項所述之方法，形成該奈米線堆疊包含形成由矽中間層材料分離之該複數個垂直堆疊的奈米線。
  10. 如申請專利範圍第9項所述之方法，其中形成內部間隔物包含由在該介面區內的該剩餘矽之氮化成長氮化矽。
  11. 如申請專利範圍第10項所述之方法，其中該剩餘的矽之該氮化包含將該通道區內表面露出於電漿產生的氮。
  12. 如申請專利範圍第11項所述之方法，其中該電漿產生的氮選擇性地消耗在該些介面區之該剩餘的矽以形成氮化矽內部間隔物。
  13. 如申請專利範圍第12項所述之方法，其中該電漿產生的氮係產生在遠程電漿腔體內。
  14. 如申請專利範圍第9項所述之方法，其中該奈米線堆疊包含係選自由SiGe或Ge所組成的群組中的材料。
  15. 一種製造半導體裝置的方法，包含：在基板上形成複數個鰭片；在該複數個鰭片之間沉積隔離層，使得至少該些鰭片之頂部部分在該隔離層之頂表面之上；在該些鰭片之該頂部部分成長氮化矽以形成硬遮罩；凹陷該隔離層以露出該些鰭片之第一子通道部分；氧化該些鰭片之該第一子通道部分；以及去除該些硬遮罩。
  16. 如申請專利範圍第15項所述之方法，其中該些鰭片之該頂部部分係由矽製成。
  17. 如申請專利範圍第16項所述之方法，其中形成硬 遮罩包含藉由消耗該些露出的表面之矽氮化該些鰭片之該頂部部分。
  18. 如申請專利範圍第17項所述之方法，其中氮化該些鰭片之該頂部部分包含露出該些鰭片之該頂部部分之該表面於電漿產生的氮。
  19. 如申請專利範圍第18項所述之方法，其中該電漿產生的氮係產生在遠程電漿腔體內。
  20. 如申請專利範圍第16項所述之方法，更包含凹陷該隔離層以露出在該複數個鰭片之間的該基板之頂表面；以及氧化該矽基板之該露出的頂表面。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI845516B (zh) * 2018-06-22 2024-06-21 日商東京威力科創股份有限公司 奈米線裝置的形成方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US11004985B2 (en) * 2016-05-30 2021-05-11 Samsung Electronics Co., Ltd. Semiconductor device having multi-thickness nanowire
US10340340B2 (en) * 2016-10-20 2019-07-02 International Business Machines Corporation Multiple-threshold nanosheet transistors
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11121131B2 (en) * 2017-06-23 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR102388463B1 (ko) * 2017-08-21 2022-04-20 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법
KR102353251B1 (ko) * 2017-09-28 2022-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
FR3073666B1 (fr) * 2017-11-14 2019-11-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un transistor a effet de champ
US10586853B2 (en) * 2017-11-27 2020-03-10 International Business Machines Corporation Non-planar field effect transistor devices with wrap-around source/drain contacts
US10553679B2 (en) 2017-12-07 2020-02-04 International Business Machines Corporation Formation of self-limited inner spacer for gate-all-around nanosheet FET
CN110581173B (zh) * 2018-06-08 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110797262B (zh) * 2018-08-01 2023-06-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US11152491B2 (en) * 2018-08-23 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure with inner spacer layer
US10727427B2 (en) * 2018-08-31 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
US10741456B2 (en) 2018-10-10 2020-08-11 International Business Machines Corporation Vertically stacked nanosheet CMOS transistor
US11107904B2 (en) 2018-10-23 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer formation in multi-gate transistors
KR102571567B1 (ko) 2018-11-02 2023-08-29 삼성전자주식회사 반도체 소자
US10833168B2 (en) * 2019-03-08 2020-11-10 International Business Machines Corporation Complementary metal-oxide-semiconductor (CMOS) nanosheet devices with epitaxial source/drains and replacement metal gate structures
US10998311B2 (en) 2019-06-28 2021-05-04 International Business Machines Corporation Fabricating gate-all-around transistors having high aspect ratio channels and reduced parasitic capacitance
CN111129112B (zh) * 2019-12-19 2021-09-14 中国科学院微电子研究所 一种半导体器件及其制备方法
US11107886B2 (en) * 2020-01-10 2021-08-31 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of fabricating the memory device
US11183584B2 (en) 2020-01-17 2021-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11715781B2 (en) 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
US20220123123A1 (en) * 2020-10-20 2022-04-21 Applied Materials, Inc. Formation of gate all around device
US11355640B1 (en) 2020-11-16 2022-06-07 Samsung Electronics Co., Ltd. Hybrid multi-stack semiconductor device including self-aligned channel structure and method of manufacturing the same
US20220165867A1 (en) * 2020-11-23 2022-05-26 Intel Corporation Gradient-doped sacrificial layers in integrated circuit structures
KR20220091655A (ko) 2020-12-23 2022-07-01 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102543931B1 (ko) * 2021-08-18 2023-06-19 포항공과대학교 산학협력단 트랜치 내부 스페이서를 갖는 게이트-올-어라운드 전계효과 트랜지스터 및 이의 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2886761B1 (fr) * 2005-06-06 2008-05-02 Commissariat Energie Atomique Transistor a canal a base de germanium enrobe par une electrode de grille et procede de fabrication d'un tel transistor
US20080135949A1 (en) * 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US8642403B1 (en) 2012-07-12 2014-02-04 International Business Machines Corporation Replacement contacts for all-around contacts
US20140151638A1 (en) 2012-12-03 2014-06-05 International Business Machines Corporation Hybrid nanomesh structures
US9257559B2 (en) * 2014-01-15 2016-02-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9252016B2 (en) * 2013-09-04 2016-02-02 Globalfoundries Inc. Stacked nanowire
US20150137237A1 (en) * 2013-11-21 2015-05-21 Globalfoundries Inc. Undoped epitaxial layer for junction isolation in a fin field effect transistor (finfet) device
CN103700578B (zh) * 2013-12-27 2017-03-01 中国科学院微电子研究所 一种锗硅纳米线叠层结构的制作方法
US9673083B2 (en) * 2015-01-29 2017-06-06 Globalfoundries Inc. Methods of forming fin isolation regions on FinFET semiconductor devices by implantation of an oxidation-retarding material
US10170608B2 (en) * 2015-06-30 2019-01-01 International Business Machines Corporation Internal spacer formation from selective oxidation for fin-first wire-last replacement gate-all-around nanowire FET
US9859430B2 (en) * 2015-06-30 2018-01-02 International Business Machines Corporation Local germanium condensation for suspended nanowire and finFET devices
US9425313B1 (en) * 2015-07-07 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9716145B2 (en) * 2015-09-11 2017-07-25 International Business Machines Corporation Strained stacked nanowire field-effect transistors (FETs)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI845516B (zh) * 2018-06-22 2024-06-21 日商東京威力科創股份有限公司 奈米線裝置的形成方法

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WO2017052644A1 (en) 2017-03-30

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