TW201719764A - 整合ｉｉｉ－ｎ電晶體電路與矽電晶體電路之方法與裝置 - Google Patents

整合ｉｉｉ－ｎ電晶體電路與矽電晶體電路之方法與裝置 Download PDF

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馬可 拉多撒福傑維克
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拉維 皮拉瑞斯提
全箕玟
派翠克 摩洛
瓦路里 拉歐
保羅 費雪
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Abstract

整合包括III-N(例如，GaN)電晶體與基於Si(例如，Si或SiGe)電晶體兩者的電路之方法與裝置。在一些單片的晶圓級整合實施例中，絕緣層上矽(SOI)基板被採用作為磊晶平台，提供有利於種晶其上形成III-N電晶體(例如，III-N HFET)的磊晶III-N半導體堆疊之第一矽表面，以及有利於種晶其上形成基於Si電晶體(例如，Si FET)的磊晶凸起矽之第二矽表面。在一些異質的晶圓級整合實施例中，SOI基板被採用於適於製造該基於Si電晶體至其上已經形成III-N電晶體的另一基板上的矽層轉移。在一些此種實施例中，該矽層轉移被堆疊於設置於互連複數個III-N HFET成為HFET電路的一或更多金屬化層之上的平坦層間介電層(ILD)上。

Description

整合III-N電晶體電路與矽電晶體電路之方法與裝置
本發明係關於一種半導體裝置。
對可攜式電子應用中的積體電路(IC)的需求已經推動更高程度的半導體裝置整合。許多開發中的先進半導體裝置利用非矽半導體材料，其子集具有纖鋅礦結晶性。範例性纖鋅礦材料包括AgI、ZnO、CdS、CdSe、α-SiC、BN、GaN、AlN，其最後二者可被分組在一起作為III-N材料系統。該III-N材料系統顯示特別有希望用於高電壓及高頻率應用，像是功率管理IC(PMIC)及RF功率放大器(PA)。諸如高電子遷移率電晶體(HEMT)及金屬氧化物半導體(MOS)HEMT的III-N異質結構場效電晶體(HFET)採用具有一或更多異質接面的半導體異質結構。一個異質接面通常是在GaN半導體晶體與另一III-N半導體合金(諸如AlGaN或AlInN)的介面。基於GaN的HFET裝置受益於相對寬的能隙(~3.4eV)，致 能比基於Si的MOSFET更高的崩潰電壓、以及高載子遷移率。該III-N材料系統也可用於光子裝置(例如，LED)、光伏打裝置、及感測器，其一或更多者可能可用於整合成為電子裝置平台。
多晶片整合法已經被採用以整合基於矽裝置與那些基於纖鋅礦半導體材料的裝置。這些多晶片法具有縮放及性能限制。基於矽裝置(例如，CMOS場效電晶體)與利用該纖鋅礦材料系統的裝置的單片整合是一個挑戰，因為大的晶格失配(例如，GaN與Si間~41%)及大的熱膨脹係數失配(例如，Si與GaN間~116%)。然而，從商業的立場，有利的是整合III-N電晶體成為矽製造基礎結構以利用300mm/450mm晶圓處理所帶來的規模經濟。
101‧‧‧方法
201‧‧‧單片SOC
301‧‧‧方法
205‧‧‧第二結晶矽基板層
206‧‧‧第一基板區
210‧‧‧介電層
215‧‧‧第一結晶矽基板層
220‧‧‧SOI基板
225‧‧‧緩衝層
230‧‧‧GaN層
235‧‧‧極化層
240‧‧‧III-N半導體堆疊
245‧‧‧隔離介電層
250‧‧‧凸起矽
255‧‧‧層間介電層
261‧‧‧HFET終端
262‧‧‧Si FET終端
265‧‧‧金屬化層
266‧‧‧中介ILD
267‧‧‧厚金屬化層
271‧‧‧III-N HFET電路
272‧‧‧Si FET電路
285‧‧‧額外金屬化及ILD層
401‧‧‧系統晶片
405‧‧‧矽基板層
406‧‧‧處理基板
411‧‧‧介電層
415‧‧‧矽基板層
420‧‧‧SOI施體基板
465‧‧‧厚金屬化層
471‧‧‧HFET電路
472‧‧‧Si FET電路
480‧‧‧金屬充填TSV
500‧‧‧系統
505‧‧‧行動運算平台
506‧‧‧資料伺服器機
510‧‧‧整合式系統
515‧‧‧電池
520‧‧‧展開圖
525‧‧‧射頻積體電路
530‧‧‧功率管理積體電路
535‧‧‧控制器
540‧‧‧記憶體電路及/或處理器電路
550‧‧‧封裝式裝置
560‧‧‧系統晶片
600‧‧‧運算裝置
602‧‧‧母板
604‧‧‧處理器
606‧‧‧通訊晶片
此處所述的材料藉由實例而非限制而被示出於隨附的圖中。為了簡單及清楚示出，圖中所示的元件未必然依比例繪製。例如，一些元件的尺寸可為了清楚而相對於其他元件增大。進一步而言，在認為適當時，元件符號在圖之間已經被重複以指出對應或類似元件。在圖中：第1圖為示出III-N HFET電路與Si FET電路的單片整合的流程圖，依據一些實施例；第2A圖為示出適於III-N HFET電路與Si FET電路的整合的基板之橫剖面圖，依據第1圖中所示之方法的一 些實施例所形成；第2B圖為示出被設置於基板的第一區之上的III-N半導體堆疊的橫剖面圖，依據第1圖中所示之方法的一些實施例所形成；第2C圖為示出被設置相鄰於III-N半導體堆疊的隔離介電層的橫剖面圖，依據第1圖中所示之方法的一些實施例所形成；第2D圖為示出被設置於基板的第一區之上的III-N半導體堆疊、及設置於該基板的第二區之上的凸起矽之橫剖面圖，依據第1圖中所示之方法的一些實施例所形成；第2E圖為示出被設置於III-N半導體堆疊之上的複數個HFET終端、及設置於該凸起矽之上的複數個Si FET終端之橫剖面圖，依據第1圖中所示之方法的一些實施例所形成；第2F圖為示出互連Si FET成為Si FET電路的複數個金屬化層之橫剖面圖，依據第1圖中所示之方法的一些實施例所形成；第2G圖為示出III-N HFET電路內的厚金屬化層的橫剖面圖，依據第1圖中所示之方法的一些實施例所形成；第2H圖為示出具有將Si FET電路互連至III-N HFET電路的金屬化層的裝置之橫剖面圖，依據第1圖中所示之方法的一些實施例所形成；第3圖為示出III-N HFET電路及Si FET電路的異質整合的流程圖，依據一些實施例； 第4A圖為示出適於III-N HFET電路與Si FET電路的整合的基板的橫剖面圖，依據第3圖中所示之方法的一些實施例所形成；第4B圖為示出設置於基板之上所設置的III-N半導體堆疊之上的複數個HFET終端之橫剖面圖，依據第3圖中所示之方法的一些實施例所形成；第4C圖為示出互連複數個HFET成為HFET電路的複數個金屬化層之橫剖面圖，依據第3圖中所示之方法的一些實施例所形成；第4D圖為示出轉移矽層於該HFET電路之上的橫剖面圖，依據第3圖中所示之方法的一些實施例所形成；第4E圖為示出被設置於已轉移的矽層之上的複數個Si FET的橫剖面圖，依據第3圖中所示之方法的一些實施例所形成；第4F圖為示出包括互連該複數個Si FET成為Si FET電路、及將該Si FET電路與III-N HFET電路互連的複數個金屬化層的裝置之橫剖面圖，依據第3圖中所示之方法的一些實施例所形成；第5圖為示出採用整合III-N HFET電路與Si CMOS電路的SoC的行動運算平台及資料伺服器機之示意圖，依據本發明的實施例；第6圖為示出電子運算裝置的功能方塊圖，依據本發明的實施例。
【發明內容及實施方式】
一或更多實施例參照所附圖加以描述。儘管特定配置及安排被詳細描繪及討論，應被理解的是，這只是為了例示性目的而做出。熟習相關技藝之人士將承認的是，在沒有背離該說明的精神及範圍的情況下其他配置及安排是可能的。將對那些熟習相關技藝之人士而言顯而易見的是，此處所述的技術及/或安排可被採用於各種各樣的其他系統以及此處詳細被描述者以外的應用中。
在下列的實施方式中參照隨附圖式，其形成其一部份且示出範例性實施例。進一步而言，將被理解的是，其他實施例可被利用且結構及/或邏輯改變可在沒有背離所請求標的之範圍的情況下被做出。也應被注意到的是，例如上、下、頂、底等等的方向及參考僅可被用來促進該圖式中的圖的說明。因此，下列的實施方式不應以限制意義加以理解且所請求標的之範圍僅由所附申請專利範圍及它們的等效物加以定義。
在下列的說明中，許多細節被陳述。然而，將對熟習本技藝之人士而言顯而易見的是，本發明可在沒有這些特定細節的情況下被實行。在一些例子中，熟知的方法及裝置以方塊圖形式而非詳細地加以顯示，以便避免模糊本發明。此說明書各處對「實施例」或「一個實施例」的提及意指針對該實施例所述的特定特徵、結構、功能、或特性被包括於本發明的至少一個實施例中。因此，詞語「在實施例中」或「在一個實施例中」於此說明書各 處中的出現不必然意指本發明的相同實施例。此外，該特定特徵、結構、功能、或特性可能以任何合適方式在一或更多實施例中被結合。例如，第一實施例可與第二實施例結合，在與該二個實施例關聯的該特定特徵、結構、功能、或特性未互相排除的任何地方。
如本發明的說明及所附申請專利範圍中所使用，單數形式「一」、及「該」意圖也包括複數形式，除非上下文清楚地另有所指。也將被理解的是，術語「及/或」如此處所使用意指及包含相關列出項目的一或更多者的任何及所有可能組合。
術語「耦合」及「連接」以及它們的派生詞可在此處被用來描述組件間的功能或結構關係。應被理解的是，這些術語非意圖作為彼此的同義詞。反之，在特定實施例中，「連接」可被用來指出二或更多元件處於彼此直接物理、光學、或電接觸。「耦合」可被用來指出二或更多元件處於彼此直接或者間接(有其他中介元件在它們之間)物理或電接觸、及/或該二或更多元件彼此配合或互動(例如，因為處於因果關係)。
如此處所使用的術語「之上」、「之下」、「之間」、及「在...上」意指此種物理關係值得注意的一個組件或材料相對於其他組件或材料的相對位置。例如在材料的情境中，一個材料或設置於另一者之上或之下的材料可能直接接觸或可能具有一或更多中介材料。此外，設置於二個材料間的一個材料可與該二層直接接觸或者可具 有一或更多中介層。對比地，在第二材料或材料「上」的第一材料或材料與該第二材料/材料直接接觸。類似區別在組件總成的情境中做出。
如此說明各處及在申請專利範圍中所使用，項目的列表連接著術語「至少一者」或「一或更多者」可意指所列出項目的任意組合。例如，詞語「A、B或C的至少一者」可意指A；B；C；A與B；A與C；B與C；或A、B與C。
此處所述的是在晶圓級整合包括III-N(例如，GaN)電晶體與基於Si(例如，Si或SiGe)電晶體兩者的電路之方法及裝置。在一些單片的晶圓級整合實施例中，絕緣層上矽(SOI)基板被採用作為磊晶平台，提供有利於種晶其上形成III-N電晶體(例如，III-N HFET或其他HEMT)的磊晶III-N半導體堆疊之第一矽表面。該SOI基板進一步提供有利於種晶其上形成基於Si電晶體(例如，Si FET)的磊晶凸起矽區之第二矽表面。在一些異質的晶圓級整合實施例中，SOI基板被採用於適於製造該基於Si電晶體至其上已經形成III-N電晶體的另一基板上的矽層轉移。在一些此種實施例中，該矽層轉移被堆疊於設置於互連複數個III-N HFET成為HFET電路的一或更多金屬化層之上的平坦層間介電層(ILD)上。基於Si的FET接著被製造及互連成為耦合至該HFET(或HEMT)電路的電路。
第1圖為示出III-N HFET電路與Si FET電路 的單片整合的流程圖，依據一些實施例。儘管在有利的HFET實施例的情境中描述，將被理解的是，類似整合可對其他基於III-N電晶體架構加以施行(例如，任何HEMT)。
方法101開始於在操作105接收矽基板。該矽基板包括適於種晶半導體材料的後續磊晶生長的至少二個結晶矽層。如進一步描述於下，該結晶矽層可具有不同晶體方向：一個方向有利於種晶適於HFET製造的結晶III-N半導體堆疊的磊晶生長；及另一方向有利於種晶適於FET製造的結晶矽的磊晶生長。被堆疊的該結晶矽層也可促進晶圓表面的個別區的平坦化。
第2A圖為示出適於III-N HFET電路與Si FET電路的晶圓級單片整合的SOI基板220之橫剖面圖，依據操作105(第1圖)的一些實施例。SOI基板220包括被設置於第二(單)結晶矽基板層205之上而介電層210設置於其間的第一(單)結晶矽基板層215。在一些實施例中，介電層210為埋藏二氧化矽(BOX)層。儘管僅二個矽基板層被示出，基板可包括更多。例如，第三矽基板層可能存在，其各者與其他者藉由中介的介電層加以絕緣。
矽基板層215及介電層210兩者的z厚度可隨著實施方式而變化。該z厚度可能目標例如為使基板220的二個區間的非平坦性降到最低。例如，矽基板層215的z厚度可為很小(例如，50-500nm)以降低非矽基 板層205與215間的非平坦性。在另一實例中，矽基板層215的z厚度可為很大(例如，2-4μm)以匹配基板220的層210、215已經被移除的區之上所生長的磊晶材料的類似厚度。矽基板層215可因此具有範圍從50nm至4μm或更多的z厚度。該z厚度也可根據裝置性能參數來加以規定，諸如基板220的不同區中所形成之電路間的電隔離。例如，在SOC是用以包括高電壓調節器的第一實施例中，介電層210可能為薄的(50-200nm)。在SOC是用以包括高頻RF功率放大器的第二實施例中，介電層210可能有利地為厚的(例如，1-2μm，或更多)以提供在高頻(例如，>2GHZ)的較好雜訊隔離。介電層210可因此具有範圍從50nm至2μm或更多的z厚度。
晶體方向或矽基板層205、215可各為(100)、(111)、或(110)的任一者。其他晶體方向也是可能的。例如，針對(100)矽方向，該表面可能誤切或偏切2-10°朝向[110]。矽基板層215可具有與矽基板層205不同的晶體方向。在一些實施例中，矽基板層205、215的第一者為(111)矽，提供有利於磊晶生長具有六方/纖鋅礦結晶性的材料(諸如III-N半導體)的(111)種晶表面。在一些另外的實施例中，矽基板層205、215的第二者為(100)矽，其可能有利於製造基於Si的FET。在由第2A圖所示的一個實例中，矽基板層215具有(111)方向而矽基板層205具有(100)方向。然而在替代實施例中，矽基板層215具有(100)方向而 矽基板層205具有(111)方向。
返回第1圖，方法101在操作110繼續，此處一或更多III-N半導體材料被磊晶生長於該基板的第一區內的第一矽基板層之上。在第1圖中所示的範例性實施例中，該III-N半導體材料被生長於(111)矽基板層之上。在一些實施例中，該III-N半導體材料包含III-N半導體堆疊，其至少一個層為誘發二維電子氣體(2DEG)於第二III-N層內的合適組成的極化層。該III-N半導體堆疊可進一步包括任何已知的緩衝結構及/或中間層。
第2B圖為示出被設置於第一基板區206之上的III-N半導體堆疊240的橫剖面圖，依據操作110(第1圖)的一些實施例所形成。在此例示性實施例中，矽基板層215為(111)矽且III-N半導體堆疊240被直接生長於矽基板層215的(111)表面上。III-N材料的異質磊晶生長可藉由下列被限制於基板區206：首先圖案化SOI基板220及移除矽基板層215(例如以任何已知蝕刻程序)以暴露基板區207內的非晶介電層210。
任何已知III-N異質磊晶生長程序可在操作110被採用以形成III-N半導體堆疊240於結晶種晶表面之上。III-N半導體堆疊240可藉由化學氣相沈積(CVD)、分子束磊晶(MBE)、或已知適於III-N生長的任何其他技術所形成。在範例性實施例中，III-N半導體堆疊240為具有實質正交於矽基板層215的(111)平面的六方/纖鋅礦c軸的實質單晶。換句話說，該III-N材 料的c平面距離平行於矽基板層215的(111)平面不超過10°。在一些範例性實施例中，緩衝層225被直接生長於矽基板層215的暴露區上。儘管任何已知緩衝結構可被採用，實例包括AlN及/或AlGaN層。在緩衝層生長以後，GaN層230藉由使用任何已知技術、生長溫度、壓力、及V/III比加以磊晶生長。合金物種(例如，Al)可被併入GaN層230。GaN層230可被生長至1-4μm或更多的z厚度。在GaN層生長以後，極化層235再次藉由使用任何已知技術加以生長。因為它被設置於GaN層230的c平面(0001)表面上，極化層235誘發高電荷密度與遷移率的2DEG於鄰近極化層235的介面的GaN層230內。在一些範例性實施例中，極化層235包括AlGaN及/或AlN及/或AlInN層的至少一者。極化層235可具有3-30nm的z厚度，舉例而言。
在一些實施例中，在操作110的該III-N異質磊晶生長程序必需生長III-N異質磊晶晶體島於矽基板層215之上所設置的非晶生長遮罩(未描繪)中所圖案化的模板開口之上。針對此種實施例，在圖案化溝渠或窗於該生長遮罩中以暴露矽基板層215的區以後，該III-N異質磊晶生長程序可能仰賴第一磊晶生長條件(例如，第一III-N生長壓力、第一III-N生長溫度、及第一V/III生長先質比)，且可在成核層首先被生長於界面層上時進一步包括多個生長條件。在該模板結構被實質回填(即，溝渠層平坦化)時，生長條件可被改變以促成該III-N材料橫 向生長於該生長遮罩材料之上。橫向過生長的量可由生長程序條件所調節以達成橫向生長率：垂直生長率的所需比(例如，1.5-2.0)而確保III-N半導體堆疊聚結成為充足橫向尺寸的連續晶體以支持HFET的總數。
在矽基板層205為(111)且矽基板層215為(100)矽的替代實施例中，基板220的圖案化可能需要毯狀非晶生長遮罩沈積，接著是基板區207的圖案化，在其中基板矽215及介電層210兩者被移除以暴露矽基板層205。針對此種實施例，生長於基板區207之上的III-N半導體堆疊(例如，相較於堆疊240)的z厚度至少部份地偏差了矽基板層215的z厚度及介電層210，其各者可為2μm或更多。針對此種實施例，深矽及/或介電蝕刻可被施行於基板區207內而基板區206被遮蔽且可歸因於相對厚III-N磊晶程序的第2B圖中所描繪的階高度可被有利地降低，若未完全消除的話。
返回第1圖，在操作115，隔離介電層被形成。該隔離介電層是用以橫向分離該基板的III-N與矽區以及提供III-N HFET與Si FET間的電隔離。該隔離介電層可為任何已知介電材料，諸如具有傳統相對介電常數(例如，二氧化矽、氮化矽、氧氮化矽、氧化鋁等)、或低相對介電常數(例如，碳摻雜氧化物、聚合物介電質等)的任何材料。任何已知技術可被採用以形成該隔離介電層。該隔離介電層有利地落在該基板介電層上、或相鄰於該基板介電層，使得該基板的至少一個區以電絕緣介電 材料加襯。
第2C圖為示出被設置相鄰於III-N半導體堆疊240的隔離介電層245的橫剖面圖，依據操作115(第1圖)的一些實施例所形成。在第2C圖的實例中，隔離介電層245被沈積於III-N半導體堆疊240的側壁之上以形成電絕緣周邊。隔離介電層245進一步相交於或被設置於基板介電層210之上以形成介電材料井圍繞III-N半導體堆疊240。隔離介電層245也可被沈積於III-N半導體堆疊240之上，如進一步所示。基板區206接著被遮蔽且隔離介電層245從基板區207移除以暴露矽基板層205的(100)種晶表面。隔離介電層245的厚度可被選擇以達成足夠用於該應用的電隔離雜訊要求的預定橫向寬度W1。在III-N材料從矽基板層205而非從矽基板層215生長的一些實施例中，隔離介電層可能反而被形成圍繞矽基板層215被保留給Si FET的部分。
返回第1圖，在操作120，凸起矽被磊晶生長於Si FET被形成的第二基板區內。該凸起矽被有利地生長於(100)矽基板層上。操作115可視需要被施行以平坦化該基板的III-N與矽區的頂表面，例如以促進後續的裝置製造。操作115也可視需要被施行以到達適於Si FET製造的預定雜質摻雜及/或電阻率。任何已知矽磊晶生長程序可在操作115被採用。值得注意地，矽生長程序一般在低生長溫度(例如，不超過700-800℃)且因此將不會有害於先前生長的III-N材料的品質。
第2D圖為示出被設置於第一基板區206之上的III-N半導體堆疊240、及設置於第二基板區207之上的凸起矽250之橫剖面圖，依據操作120的一些實施例所形成。凸起矽250從基板矽205的種晶表面磊晶生長且可被生長至足以延伸超過III-N半導體堆疊230的厚度。藉由使用任何傳統磊晶程序，凸起矽250可在原位被雜質摻雜(例如p型)，且至所需電阻率。儘管矽被生長於基板區207內，被注意到的是，諸如但不限於SiGe、Ge、及III-V材料(例如，InP、GaAs、GaP、InGaP、AlGaAs等)的其他材料可藉由使用已知在需要除了Si FET以外的裝置時適於所選定材料的任何技術加以類似地生長。在基板區207內的磊晶生長以後，任何傳統平坦化程序(例如，CMP)接著被採用以平坦化基板區207內的磊晶材料的頂表面與基板區206中的頂表面。在該範例性實施例中，凸起矽250的頂表面與III-N半導體堆疊240的頂表面被平坦化。平坦化暴露III-N極化層235或覆蓋犧牲層(未描繪)。在平坦化以後，隔離介電層245的頂表面與凸起矽250的頂表面及III-N極化層235的頂表面兩者也為實質平坦。
在III-N材料被生長於矽基板層205而非矽基板層215上的一些實施例中，在矽基板層215是充足厚度而與III-N半導體材料的頂表面為平坦的情況下，凸起矽250的磊晶生長可能是不必要的。在該情況中，操作120可能僅需要平坦化操作以到達類似於第2D圖中所示者的 頂半導體表面。不然，矽磊晶可被實質如以上地採用以促進平坦化。
方法101(第1圖)在操作125繼續，此處III-N電晶體被製造於該第一基板區內的III-N材料中。在HFET實施例中，各個電晶體包括一或更多異質接面，例如在極化層與形成2DEG的下層III-N材料之間。各個電晶體進一步包括被耦合至該一或更多異質接面或2DEG的一或更多裝置終端。在一些範例性HFET實施例中，閘極電極以及該閘極電極的相對側上的一對源極/汲極終端根據該2DEG的電場調變而可操作為第一電晶體。在操作130，基於矽電晶體被製造於該第二基板區內的矽材料中。在一些範例性FET實施例中，閘極電極以及該閘極電極的相對側上的一對源極/汲極終端根據通道導電率的電場調變而可操作為電晶體。藉由該III-N與矽基板區實質平坦，各個區內的電晶體製造程序可在一些有利實施例中被同時施行。任何已知電晶體製造技術可在操作125及130被採用。
第2E圖為示出被設置於III-N半導體堆疊240之上的複數個HFET終端261之橫剖面圖，依據操作125的一些實施例所形成。第2E圖也示出被設置於凸起矽205之上的複數個Si FET終端262，依據操作130的一些實施例所形成。HFET終端261可為例如設置於極化層235之上而閘極介電層(未描繪)設置於其間以調變該2DEG的閘極電極。HFET終端261也可為例如設置於極 化層235之上、中、或上的源極/汲級終端。同樣地，FET終端262可為例如設置於凸起矽250之上而閘極介電層(未描繪)設置於其間以調變源極/汲級終端間的傳導之閘極電極。FET終端262也可為例如設置於凸起矽250的摻雜區之上、中、或上的源極/汲級終端。值得注意地，該HFET及FET裝置的任一者或兩者可利用非平坦半導體本體架構(未描繪)，雖然此處的實施例不限於此態樣。
返回第1圖，在操作135，該Si FET(低電壓CMOS)電路被互連至III-N HFET(高電壓)電路。在一些實施例中，金屬化層及中介ILD被製造於兩個基板區之上，將HFET與Si FET同時互連。然而在一些有利實施例中，設置於該HFET之上的金屬化層的數量不同於設置於該Si FET之上的金屬化層的數量。在基板的HFET區內，可能有少於一半的該金屬化層存在於該基板的Si FET區中。在9-10個金屬化層可被設置於該Si FET之上的範例性實施例中，僅1-5個金屬化層可被設置於該HFET之上。該基板的HFET區內的金屬化層數減少可能被關聯於具有顯著大於該Si FET電路中所採用的層的z厚度之金屬化層。例如在許多應用中，HFET裝置密度可能遠低於該Si FET的密度。儘管該基板的HFET區內的較大及/或較小電晶體數可由較少的金屬化層所互連，較高的互連功率額定、及/或電感可能有益於整合式SOC的高電壓(HV)電路。在一個特定實施例中，此處該III-N HFET電路包含一或更多RF功率放大器電晶體，至少一 個厚金屬化(例如，>1.5μm)層及/或厚ILD被設置於該III-N HFET區之上。在一些實施例中，設置於該基板的HFET區之上的HFET電路包括電感器。該電感器可能以任何已知技術被製造於至少一個厚金屬化層中。使用該厚金屬化可使有利品質因子(Q)的電感器能夠被製造於由設置於該Si FET區之上的更眾多但較薄金屬化層所佔據之相同z厚度內的HFET區之上。
第2F圖為示出互連Si FET終端262成為Si FET電路的複數個金屬化層271之橫剖面圖，依據操作135的一些實施例所形成。如所示，複數個金屬化層265(三個被示出)及中介ILD 266被形成於基板區207之上。然而在基板區206內，較少的金屬化層265被形成(例如，金屬1被示出)。在該範例性實施例中，ILD層266是存在於基板區206、207兩者中。在此刻，III-N HFET電路271與Si FET電路272未被互連。
在一些實施例中，形成厚金屬化於該基板的III-N HFET區內必需蝕刻圖案穿過多個ILD層以及在一個電鍍操作中回填該已蝕刻圖案。在其他實施例中，形成厚金屬化層於該基板的III-N HFET區內需要對Si FET電路所採用的金屬化層的迭代堆疊(iterative stacking)。第2G圖為示出III-N HFET電路內的厚金屬化層267的橫剖面圖，依據操作135的一些實施例所形成。在一些範例性實施例中，厚金屬化層267實施電感器，具有至少1.5μm的z厚度且設置於僅III-N基板區206之上。對應於基 板區207內的至少二個金屬化層的多個ILD層266被圖案化及回填以形成厚金屬化層267。如進一步所示，厚金屬化層267落在下層金屬化層265上，藉由形成包括至少一個Si FET金屬化層的金屬化堆疊來進一步增加有效III-N HFET金屬化層厚度。疊起Si FET金屬化層以形成較厚III-N HFET金屬化及/或如第2G圖中所示沈積較厚III-N HFET金屬化可被個別地或以組合方式採用，以區分該III-N HFET互連金屬化與該Si FET互連金屬化。如第2G圖中所示，III-N HFET電路271與Si FET電路272未被互連，然而電路271及272的最上面金屬化層現在被平坦化且可藉由添加在基板區206、207兩者間延伸的一或更多金屬化層而被輕易地互連。
方法101(第1圖)藉由輸出是單片整合的III-N及Si裝置(例如，SOC)加以實質完成。第2H圖為示出包括以上所述裝置結構及性質的任一者及/或全部的單片SOC 201之橫剖面圖。厚金屬化層280將III-N HFET電路271互連至Si FET電路272，依據一些實施例。如所示，一或更多額外金屬化及ILD層285被設置於基板區206及基板區207兩者之上以完成整合式SOC 201。在一些實施例中，SOC 201包括功率管理積體電路的高電壓電路內的III-N(GaN)HFET，而Si FET實施該PMIC的低電壓電路中的邏輯及/或控制器功能。在一些其他實施例中，SOC 201包括RF收發器的高電壓功率放大器電路內的III-N(GaN)HFET，而Si FET實施該RF收 發器的低電壓電路中的邏輯及/或控制器功能。
第3圖為示出III-N HFET電路及Si FET電路的異質整合的流程圖，依據一些實施例。異質整合採用薄膜轉移程序以堆疊適於Si FET電路的矽層於III-N HFET電路之上。因為二個基板被包括在製造該整合式裝置中，生成的裝置在此處被稱為異質而非單片。儘管在有利的HFET實施例的情境中加以描述，將被理解的是，類似整合可對其他基於III-N電晶體架構(例如，任何HEMT)加以施行。
方法301開始於在操作305接收基板，該基板適於製造III-N HFET。在範例性實施例中，在操作305所接收的基板為(單)結晶矽。在一些有利實施例中，該矽基板為(111)矽。第4A圖為示出適於III-N HFET電路與Si FET電路的整合的(111)矽基板層405的橫剖面圖，依據操作305的一些實施例。儘管示出作為範例性塊體基板，替代物為SOI基板，具有(111)矽基板層405是由介電層(未描繪)與下層基板層(未描繪)分離。
返回第3圖，方法301在操作310繼續，此處III-N材料被生長於該基板表面之上，且HFET被製造於該III-N材料之上或上。在一些實施例中，III-N材料的連續覆蓋層(continuous blanket)被磊晶生長於該基板的整個表面積之上。在其他實施例中，III-N材料的島被磊晶生長於該基板的整個表面積之上。第4B圖為示出被設置於ILD 255中及在III-N半導體堆疊240之上的複數個 HFET終端261的橫剖面圖，依據一些實施例。
任何已知III-N異質磊晶生長程序可在操作310被採用以形成III-N半導體堆疊240於矽基板層405的結晶種晶表面之上。在範例性實施例中，III-N半導體堆疊240為具有實質正交於矽基板層405的(111)平面的六方/纖鋅礦c軸的實質單晶。換句話說，該III-N材料的c平面距離平行於矽基板層405的(111)平面不超過10°。在一些範例性實施例中，緩衝層225被直接生長於矽基板層405的暴露區上。儘管任何已知緩衝結構可被採用，實例包括AlN及/或AlGaN層。在緩衝層生長以後，GaN層230藉由使用任何已知技術、生長溫度、壓力、及V/III比加以磊晶生長。合金物種(例如，Al)可被併入GaN層230。GaN層230可被生長至1-4μm或更多的z厚度。在GaN層生長以後，極化層235再次藉由使用任何已知技術加以生長。因為它被設置於GaN層230的c平面(0001)表面上，極化層235誘發高電荷密度與遷移率的2DEG於鄰近極化層235的介面的GaN層230內。在一些範例性實施例中，極化層235包括AlGaN及/或AlN及/或AlInN層的至少一者。極化層235可具有3-30nm厚的z厚度，舉例而言。
在一些實施例中，在操作310的該III-N異質磊晶生長程序必需生長III-N異質磊晶晶體島於矽基板層405之上所設置的非晶生長遮罩(未描繪)中所圖案化的模板開口之上。針對此種實施例，在圖案化溝渠或窗於 該生長遮罩中以暴露矽基板層405的區以後，該III-N異質磊晶生長程序可能仰賴第一磊晶生長條件(例如，第一III-N生長壓力、第一III-N生長溫度、及第一V/III生長先質比)，且可在成核層首先被生長於界面層上時進一步包括多個生長條件。在該模板結構被實質回填(即，溝渠層平坦化)時，生長條件可被改變以促成該III-N材料橫向生長於該生長遮罩材料之上。橫向過生長的量可由生長程序條件所調節以達成橫向生長率：垂直生長率的所需比(例如，1.5-2.0)而確保III-N半導體堆疊聚結成為充足橫向尺寸的連續晶體以支持HFET的總數。
在HFET實施例中，各個電晶體包括一或更多異質接面，例如在極化層與形成2DEG的下層III-N材料之間。各個電晶體進一步包括被耦合至該一或更多異質接面或2DEG的一或更多裝置終端。在一些範例性HFET實施例中，閘極電極以及閘極電極的相對側上的一對源極/汲極終端根據該2DEG的電場調變而可操作為第一電晶體。HFET終端261可為例如設置於極化層235之上而閘極介電層(未描繪)設置於其間以致能該2DEG的電場調變的閘極電極。HFET終端261也可為例如設置於極化層235之上、中、或上的源極/汲級終端。
返回第3圖，在操作315，HFET被互連成(高電壓)HFET電路。在一些有利實施例中，設置於該HFET之上的金屬化層的數量被限於例如僅1-5個金屬化層。金屬化層減少可能被關聯於具有顯著大於該Si FET 電路中所一般採用的層的z厚度之金屬化層。例如在許多應用中，HFET裝置密度可能遠低於先進Si CMOS的密度。儘管較大及/或較小HFET電晶體數可由較少的金屬化層所互連，較高的互連功率額定、及/或電感可能有益於整合式SOC的HV電路。在一個特定實施例中，此處該III-N HFET電路包含一或更多RF功率放大器電晶體，至少一個厚金屬化(例如，>1.5μm)層及/或厚ILD被設置於該III-N HFET之上。在一些實施例中，設置於該HFET之上的HFET電路包括電感器。該電感器可能以任何已知技術被製造於至少一個厚金屬化層中。使用該厚金屬化可致能有利品質因子(Q)的電感器。
第4C圖為示出互連複數個HFET成為HFET電路471的複數個金屬化層之橫剖面圖，依據操作315的一些實施例所形成。如所示，HFET電路471包括厚金屬化層465。在一個範例性實施例中，厚金屬化層465實施具有至少1.5μm的z厚度的電感器。在此例示性實施例中，HFET電路271包括僅二個金屬化層。
返回方法301(第3圖)，在操作320，結晶矽薄膜從施體基板轉移至包括HFET電路的主體基板。任何晶圓級薄膜轉移及接合技術可在操作320被採用以轉移適於製造Si FET的結晶矽層。第4D圖為示出轉移(100)矽基板層415於該HFET電路之上的橫剖面圖，依據操作320的一些實施例。如第4D圖中所示，SOI施體基板420包括被設置於處理基板406之上而介電層411 設置於其間的(100)矽基板層415。矽基板層415可被接合於任何傳統接合材料層475(例如，二氧化矽等)，且與介電層411及/或處理基板406分離。
藉由現在與該HFET電路整合的(100)矽層，方法301(第3圖)在操作325繼續，此處基於Si電晶體被製造於該(100)矽層上。操作325可能需要任何已知技術來製造基於矽電晶體。在一些範例性FET實施例中，閘極電極以及該閘極電極的相對側上的一對源極/汲極終端通道導電率的電場調變而可操作為電晶體。第4E圖為示出被設置於已轉移的(100)矽層415之上的複數個FET終端262的橫剖面圖，依據操作325的一些實施例所形成。FET終端262可為例如被設置於(100)矽層405之上而閘極介電層(未描繪)設置於其間以致能源極/汲極終端間的傳導路徑的電場調變之閘極電極。FET終端262也可為例如設置於矽層405的摻雜區之上、中、或上的源極/汲級終端。Si FET可具有平坦或者非平坦(例如，finFET)架構。
返回第3圖，在操作325，Si FET被互連成為FET電路，其被進一步互連於下層III-N HFET電路。該Si FET電路與III-N HFET電路間的垂直互連可能藉由貫穿矽通孔(TSV)程序，因為中介(100)矽層的z厚度可能為僅50nm-2μm，舉例而言。在形成互連金屬化以後，方法301藉由輸出是異質整合的III-N及Si裝置(SOC)加以實質完成。第4F圖為包括以上在方法301 及第4A-4E圖的情境中所述特徵及性質的任一者及/或全部的異質整合的III-N及Si裝置(SOC)401之橫剖面圖。
SOC 401包括互連該複數個Si FET成為Si FET電路472的複數個金屬化層265，依據一些實施例。至少一個金屬充填TSV 480延伸穿過(100)矽層415以將Si FET電路472與III-N HFET電路471互連。在一些實施例中，SOC 401包括PMIC的高電壓電路內的III-N(GaN)HFET，而Si FET實施該PMIC的低電壓電路中的邏輯及/或控制器功能。在一些其他實施例中，SOC 401包括RF收發器的高電壓功率放大器電路內的III-N(GaN)HFET，而Si FET實施該RF收發器的低電壓電路中的邏輯及/或控制器功能。
第5圖示出系統500，在其中行動運算平台505及/或資料伺服器機506採用包括III-N HFET PMIC電路及Si FET PMIC電路兩者的單片或異質整合的SOC，例如依據以上所述之本發明的實施例。伺服器機506可為任何商用伺服器，例如包括被設置於機架內且被連網在一起以供電子資料處理的任何數量的高性能運算平台，其在該範例性實施例中包括封裝式裝置550。
行動運算平台505可為被配置成用於電子資料顯示、電子資料處理、無線電子資料傳輸、或相似者各者的任何可攜式裝置。例如，行動運算平台505可為平板、智慧型手機、膝上型電腦等的任一者，且可包括顯示 螢幕(例如，電容式、電感式、電阻式、或光學觸控螢幕)、晶片級或封裝級整合式系統510、及電池515。
無論展開圖520中所示被設置於整合式系統510內、或者作為伺服器機506內的獨立封裝式裝置，SOC 560包括至少III-N HFET電路及基於Si的FET電路。SOC 560可進一步包括記憶體電路及/或處理器電路540(例如，RAM、微處理器、多核心微處理器、圖形處理器等)。HFET及Si FET電路可分別實施PMIC 530、包括寬頻RF發送器及/或接收器(TX/RX)的RF(射頻)積體電路(RFIC)525的一或更多者的高及低電壓部分。例如在一些實施例中，SoC 560包括數位基頻與類比前端模組(進一步包含發送路徑上的功率放大器及接收路徑上的低雜訊放大器)、及控制器535。
功能上，PMIC 530可施行電池電力調節、DC對DC轉換等，且所以具有被耦合至電池515的輸入，且具有提供電源供應給其他功能模組的輸出。如進一步所示，在該範例性實施例中，RFIC 525具有被耦合至天線(未顯示)的輸出以實施數個無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及隨著3G、4G、5G、及往後所設計的任何其他無線協定。在替代實施方式中，這些SoC模組的各者可 被整合至耦合至封裝基板、中介層、或板的個別IC上。
第6圖為運算裝置600的功能方塊圖，依據本揭示的至少一些實施方式所配置。運算裝置600可在例如平台505或伺服器機506內部找到。裝置600進一步包括代管數個組件的母板602，該等組件諸如但不限於處理器604(例如，應用處理器)，其可進一步併入與Si FET電路互連的III-N HFET電路，依據本發明的實施例。處理器604可例如包括功率管理積體電路(PMIC)，其包括與Si FET電路互連的III-N HFET電路。處理器604可被實體及/或電氣耦合至母板602。在一些實例中，處理器604包括被封裝於處理器604內的積體電路晶片。一般而言，術語「處理器」或「微處理器」可意指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體的電子資料以轉變該電子資料成為可被進一步儲存於暫存器及/或記憶體中的其他電子資料。
在各種實例中，一或更多通訊晶片606也可被實體及/或電氣耦合至母板602。在另外的實施方式中，通訊晶片606可為處理器604的一部份。取決於它的應用，運算裝置600可包括可能或未能被實體及電氣耦合至母板602的其他組件。這些其他組件包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大 器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、固態硬碟(SSD)、光碟(CD)、數位多媒體光碟(DVD)等等)、或相似者。
通訊晶片606可致能無線通訊以供轉移資料進出運算裝置600。術語「無線」及其派生詞可被用來描述可經由使用已調變電磁輻射通過非固態媒體傳送資料的電路、裝置、系統、方法、技術、通訊頻道等。該術語未暗示相關裝置不含有任何線，儘管在一些實施例中它們可能不含有。通訊晶片606可實施數個無線標準或協定的任一者，包括但不限於本文別處所述的那些。如所討論，運算裝置600可包括複數個通訊晶片606。例如，第一通訊晶片可專用於短程無線通訊，諸如Wi-Fi及藍芽，且第二通訊晶片可專用於長程無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
儘管此處所陳述的某些特徵已經參照各種實施方式加以描述，此說明未意圖以限制意義加以詮釋。因此，對熟習本揭示有關技藝之人士顯而易見的此處所述實施方式以及其他實施方式的各種修改被認為落在本揭示的精神與範圍內。
將被承認的是，本發明未限於如此所述的實施例，但可藉由修改及改變來加以實行而沒有背離所附申請專利範圍的範圍。例如以上實施例可包括特徵的特定組合，如進一步提供於下： 在一或更多第一實施例中，一種裝置包括第一的III-N電晶體電路與Si電晶體電路，設置於基板的第一區內的該基板的第一結晶矽層之上，該第一矽層具有第一晶體方向。該裝置進一步包括第二的該III-N電晶體電路與Si電晶體電路，設置於該基板的第二區內的第二結晶矽層之上，該第二矽層具有第二晶體方向；及一或更多金屬化層，耦合該III-N電晶體電路至該Si電晶體電路。
進一步在該第一實施例中，該第一結晶矽層包含(111)矽層且該III-N電晶體電路包含被設置於該基板的該第一區之上的III-N異質結構場效電晶體(HFET)電路。該第二矽層包含由該基板的該第一區內的介電層從該(111)矽分離的(100)矽層。
進一步在緊接以上的實施例中，該介電層為埋藏二氧化矽層，該III-N HFET電路包含由III-N半導體堆疊從該(111)矽層分離的複數個HFET。該Si電晶體電路包含設置於被設置於該(100)矽層之上的凸起(100)矽的表面上的複數個FET。隔離介電層圍繞該基板的該第一區，橫向分離該III-N半導體堆疊與該凸起(100)矽。
進一步在緊接以上的實施例中，該III-N半導體堆疊包含被設置於III-N半導體層的至少(0001)表面之上的極化層，該極化層具有誘發二維電子氣體於該III-N半導體層的通道區中的組成，及該III-N半導體堆疊的表面與該隔離介電層的表面及該凸起(100)矽的該表面 為實質平坦。
進一步在以上的第一實施例中，該隔離介電層被設置於該(100)矽基板上且具有距該(100)矽的表面的z厚度，該z厚度至少等於添加至該III-N半導體堆疊的表面的該(111)矽層的z厚度。
進一步在以上的第一實施例中，該一或更多金屬化層包括第一金屬化層，設置於該第一基板區內的第一閘極電極及第一源極/汲極終端之上；複數個第二金屬化層，設置於該第二基板區內的第二閘極電極及第二源極/汲極終端之上；及第三金屬化層，設置於該第一金屬化層及該第二金屬化層兩者之上，該第三金屬化層將該第一金屬化層與該第二金屬化層的至少最上面一個互連。
進一步在該第一實施例中，該介電層為具有50-1000nm的厚度的埋藏二氧化矽層。該(111)矽層為p型雜質摻雜且具有25nm與500nm間的厚度。該III-N半導體堆疊具有1-3μm的z厚度。
在一或更多第二實施例中，一種裝置包括III-N電晶體電路，設置於矽基板之上，該III-N電晶體電路進一步包含複數個III-N電晶體，設置於III-N半導體堆疊的裝置層上。該裝置包括一或更多第一金屬化層，互連該III-N電晶體。該裝置進一步包括Si電晶體電路，在設置於該一或更多第一金屬化層之上的矽層上，該Si電晶體電路進一步包含複數個Si場效電晶體(FET)；及一或更多第二金屬化層，將該Si FET與該III-N電晶體電路互 連。
進一步在該第二實施例中，該III-N半導體堆疊進一步包含被設置於該基板的(111)表面之上的GaN層，該複數個III-N電晶體包含異質接面場效電晶體(HFET)，進一步包含被設置於該III-N半導體堆疊的(0001)表面之上的複數個閘極電極。該矽層進一步包含具有小於2μm的厚度的(100)層。
進一步在緊接以上的實施例中，該III-N半導體堆疊進一步包含被設置於GaN層的(0001)表面上的極化層，該極化層具有誘發二維電子氣體於該GaN層的第一通道區中的組成。
進一步在該第一實施例中，該一或更多第二金屬化層進一步包含落在該第一金屬化層的至少一者上的金屬充填穿孔，該金屬充填穿孔延伸穿過該矽層。
進一步在該第一或第二實施例中，該HFET電路包含RF功率放大器或電壓調節器，及該Si FET電路包含該RF功率放大器或電壓調節器的控制器。
在一或更多第三實施例中，一種整合III-N電晶體電路與Si電晶體電路的方法包括磊晶生長III-N半導體堆疊於基板的第一區內的(111)矽層之上；從該基板的第二區內的(100)矽基板層磊晶生長凸起(100)矽；形成複數個III-N電晶體於該第一基板區內；及形成複數個Si電晶體於該第二基板區內；互連該III-N電晶體成為該III-N電晶體電路；互連該Si電晶體成為該Si電晶體 電路；及將該Si電晶體電路與該III-N電晶體電路互連。
在緊接以上的實施例中，磊晶生長該III-N半導體堆疊進一步包含生長該III-N半導體堆疊於絕緣層上矽(SOI)基板之上，該SOI基板包含被設置於該(100)矽基板之上而介電層在其間的該(111)矽層。該方法進一步包含移除該基板的該第二區內的該(111)矽層，暴露(100)矽基板。
進一步在緊接以上的實施例中，該方法進一步包含形成隔離介電層圍繞該基板的該第一區；及平坦化該隔離介電層的頂表面與該III-N半導體堆疊的頂表面及該凸起(100)矽的頂表面。
進一步在緊接以上的實施例中，生長該III-N半導體堆疊進一步包含從III-N半導體層的至少(0001)表面生長極化層，該極化層具有誘發二維電子氣體(2DEG)於該III-N半導體層的第一通道區中的組成，及形成該複數個電晶體進一步包含形成第一閘極電極及第一源極/汲極終端於該極化層之上。
進一步在緊接以上的實施例中，形成該複數個Si電晶體進一步包含與形成該第一閘極電極及第一源極/汲極終端於該極化層之上同時地形成第二閘極電極及第二源極/汲極終端於該凸起(100)矽之上。
進一步在該第三實施例中，將該Si電晶體電路與該III-N電晶體電路互連進一步包含形成第一金屬化層於該第一基板區內的該第一閘極電極及第一源極/汲極 終端之上；形成複數個第二金屬化層於該第二基板區內的該第二閘極電極及第二源極/汲極終端之上；平坦化該第二金屬化層的最上面一個與該第一金屬化層；及將該第一金屬化層與該第二金屬化層的至少該最上面一個互連。
在一或更多第四實施例中，一種整合III-N電晶體電路與Si電晶體電路的方法包括磊晶生長III-N半導體堆疊於矽基板之上；形成複數個III-N電晶體於該III-N半導體堆疊的裝置層上；互連該III-N電晶體成為該III-N電晶體電路；轉移矽層於該III-N電晶體電路之上；形成複數個Si電晶體於該矽層上；互連該Si電晶體成為該Si電晶體電路；及將該Si電路與該HFET電路互連。
進一步在緊接以上的實施例中，磊晶生長該III-N半導體堆疊於該矽基板之上包含生長III-N層於該基板的(111)表面之上，及轉移該矽層於該III-N電晶體電路之上包含轉移(100)矽層於該III-N半導體堆疊的(0001)表面之上以及從該(100)結晶層移除處理晶圓。
進一步在緊接以上的實施例中，磊晶生長該III-N半導體堆疊進一步包含從III-N半導體層的至少(0001)表面生長極化層，該極化層具有誘發二維電子氣體(2DEG)於該III-N半導體層的第一通道區中的組成，及形成複數個III-N電晶體於裝置層上進一步包含形成閘極電極及源極/汲極終端於該極化層之上。
進一步在該第四實施例中，互連該III-N電晶 體成為III-N電晶體電路包含形成由至少第一層間介電層(ILD)所分離的至少第一及第二金屬化層，及移除該處理晶圓包含從在設置於其間的絕緣層的該(100)矽層分離厚矽基板。
進一步在該第四實施例中，將該Si電晶體電路與該III-N電晶體電路互連進一步包含形成至少第三金屬化層於該Si電晶體電路及該III-N電晶體電路兩者之上。
進一步在該第四實施例中，其中形成至少該第三金屬化層進一步包含充填落在該第一及第二金屬化層的至少一者上的穿孔。
進一步在緊接以上的實施例中，其中形成至少該第三金屬化層進一步包含蝕刻該穿孔穿過該矽層。
然而，以上實施例未限於此方面且在各種實施方式中，以上實施例可包括接受僅此種特徵的子集、接受此種特徵的不同順序、接受此種特中的不同組合、及/或接受明確列出的那些特徵以外的額外特徵。本發明的範圍因此應參照所附申請專利範圍連同此種申請專利範圍所要求之等效物的全部範圍來加以決定。
101‧‧‧方法

Claims (25)

  1. 一種裝置，包含：第一的III-N電晶體電路與Si電晶體電路，設置於基板的第一區內的該基板的第一結晶矽層之上，該第一矽層具有第一晶體方向；第二的該III-N電晶體電路與Si電晶體電路，設置於該基板的第二區內的第二結晶矽層之上，該第二矽層具有第二晶體方向；及一或更多金屬化層，耦合該III-N電晶體電路至該Si電晶體電路。
  2. 如申請專利範圍第1項的裝置，其中：該第一結晶矽層包含(111)矽層且該III-N電晶體電路包含被設置於該基板的該第一區之上的III-N異質結構場效電晶體(HFET)電路；該第二矽層包含由該基板的該第一區內的介電層從該(111)矽分離的(100)矽層。
  3. 如申請專利範圍第2項的裝置，其中：該介電層為埋藏二氧化矽層；該III-N HFET電路包含由III-N半導體堆疊從該(111)矽層分離的複數個HFET；該Si電晶體電路包含設置於被設置於該(100)矽層之上的凸起(100)矽的表面上的複數個FET；及隔離介電層圍繞該基板的該第一區，橫向分離該III-N半導體堆疊與該凸起(100)矽。
  4. 如申請專利範圍第3項的裝置，其中：該III-N半導體堆疊包含被設置於III-N半導體層的至少(0001)表面之上的極化層，該極化層具有誘發二維電子氣體於該III-N半導體層的通道區中的組成；及該III-N半導體堆疊的表面與該隔離介電層的表面及該凸起(100)矽的該表面為實質平坦。
  5. 如申請專利範圍第3項的裝置，其中該隔離介電層被設置於該(100)矽基板上且具有距該(100)矽的表面的z厚度，該z厚度至少等於添加至該III-N半導體堆疊的表面的該(111)矽層的z厚度。
  6. 如申請專利範圍第1項的裝置，其中該一或更多金屬化層包括：第一金屬化層，設置於該第一基板區內的第一閘極電極及第一源極/汲極終端之上；複數個第二金屬化層，設置於該第二基板區內的第二閘極電極及第二源極/汲極終端之上；及第三金屬化層，設置於該第一金屬化層及該第二金屬化層兩者之上，該第三金屬化層將該第一金屬化層與該第二金屬化層的至少最上面一個互連。
  7. 如申請專利範圍第1項的裝置，其中：該介電層為具有50-1000nm的厚度的埋藏二氧化矽層；該(111)矽層為p型雜質摻雜且具有25nm與500nm間的厚度；及 該III-N半導體堆疊具有1-3μm的z厚度。
  8. 一種裝置，包含：III-N電晶體電路，設置於矽基板之上，該III-N電晶體電路進一步包含：複數個III-N電晶體，設置於III-N半導體堆疊的裝置層上；及一或更多第一金屬化層，互連該III-N電晶體；及Si電晶體電路，在設置於該一或更多第一金屬化層之上的矽層上，該Si電晶體電路進一步包含：複數個Si場效電晶體(FET)；及一或更多第二金屬化層，將該Si FET與該III-N電晶體電路互連。
  9. 如申請專利範圍第8項的裝置，其中：該III-N半導體堆疊進一步包含被設置於該基板的(111)表面之上的GaN層；該複數個III-N電晶體包含異質接面場效電晶體(HFET)，進一步包含被設置於該III-N半導體堆疊的(0001)表面之上的複數個閘極電極；及該矽層進一步包含具有小於2μm的厚度的(100)層。
  10. 如申請專利範圍第9項的裝置，其中該III-N半導體堆疊進一步包含被設置於GaN層的(0001)表面上的極化層，該極化層具有誘發二維電子氣體(2DEG)於該 GaN層的第一通道區中的組成。
  11. 如申請專利範圍第8項的裝置，其中：該一或更多第二金屬化層進一步包含落在該第一金屬化層的至少一者上的金屬充填穿孔，該金屬充填穿孔延伸穿過該矽層。
  12. 如申請專利範圍第2或9項的裝置，其中：該HFET電路包含RF功率放大器或電壓調節器；及該Si FET電路包含該RF功率放大器或電壓調節器的控制器。
  13. 一種整合III-N電晶體電路與Si電晶體電路的方法，該方法包含：磊晶生長III-N半導體堆疊於基板的第一區內的(111)矽層之上；從該基板的第二區內的(100)矽基板層磊晶生長凸起(100)矽；形成複數個III-N電晶體於該第一基板區內；形成複數個Si電晶體於該第二基板區內；互連該III-N電晶體成為該III-N電晶體電路；互連該Si電晶體成為該Si電晶體電路；及將該Si電晶體電路與該III-N電晶體電路互連。
  14. 如申請專利範圍第13項的方法，其中：磊晶生長該III-N半導體堆疊進一步包含生長該III-N半導體堆疊於絕緣層上矽(SOI)基板之上，該SOI基板包含被設置於該(100)矽基板之上而介電層在其間的該 (111)矽層；及該方法進一步包含移除該基板的該第二區內的該(111)矽層，暴露(100)矽基板。
  15. 如申請專利範圍第14項的方法，進一步包含：形成隔離介電層圍繞該基板的該第一區；及平坦化該隔離介電層的頂表面與該III-N半導體堆疊的頂表面及該凸起(100)矽的頂表面。
  16. 如申請專利範圍第15項的方法，其中：生長該III-N半導體堆疊進一步包含從III-N半導體層的至少(0001)表面生長極化層，該極化層具有誘發二維電子氣體(2DEG)於該III-N半導體層的第一通道區中的組成；及形成該複數個電晶體進一步包含形成第一閘極電極及第一源極/汲極終端於該極化層之上。
  17. 如申請專利範圍第16項的方法，其中形成該複數個Si電晶體進一步包含與形成該第一閘極電極及第一源極/汲極終端於該極化層之上同時地形成第二閘極電極及第二源極/汲極終端於該凸起(100)矽之上。
  18. 如申請專利範圍第13項的方法，其中將該Si電晶體電路與該III-N電晶體電路互連進一步包含：形成第一金屬化層於該第一基板區內的該第一閘極電極及第一源極/汲極終端之上；形成複數個第二金屬化層於該第二基板區內的該第二閘極電極及第二源極/汲極終端之上； 平坦化該第二金屬化層的最上面一個與該第一金屬化層；及將該第一金屬化層與該第二金屬化層的至少該最上面一個互連。
  19. 一種整合III-N電晶體電路與Si電晶體電路的方法，該方法包含：磊晶生長III-N半導體堆疊於矽基板之上；形成複數個III-N電晶體於該III-N半導體堆疊的裝置層上；互連該III-N電晶體成為該III-N電晶體電路；轉移矽層於該III-N電晶體電路之上；形成複數個Si電晶體於該矽層上；互連該Si電晶體成為該Si電晶體電路；及將該Si電路與該HFET電路互連。
  20. 如申請專利範圍第19項的方法，其中：磊晶生長該III-N半導體堆疊於該矽基板之上包含生長III-N層於該基板的(111)表面之上；及轉移該矽層於該III-N電晶體電路之上包含轉移(100)矽層於該III-N半導體堆疊的(0001)表面之上以及從該(100)結晶層移除處理晶圓。
  21. 如申請專利範圍第20項的方法，其中：磊晶生長該III-N半導體堆疊進一步包含從III-N半導體層的至少(0001)表面生長極化層，該極化層具有誘發二維電子氣體(2DEG)於該III-N半導體層的第一通道 區中的組成；及形成複數個III-N電晶體於裝置層上進一步包含形成閘極電極及源極/汲極終端於該極化層之上。
  22. 如申請專利範圍第20項的方法，其中：互連該III-N電晶體成為III-N電晶體電路包含形成由至少第一層間介電層(ILD)所分離的至少第一及第二金屬化層；及移除該處理晶圓包含從在設置於其間的絕緣層的該(100)矽層分離厚矽基板。
  23. 如申請專利範圍第22項的方法，其中將該Si電晶體電路與該III-N電晶體電路互連進一步包含：形成至少第三金屬化層於該Si電晶體電路及該III-N電晶體電路兩者之上。
  24. 如申請專利範圍第22項的方法，其中形成至少該第三金屬化層進一步包含充填落在該第一及第二金屬化層的至少一者上的穿孔。
  25. 如申請專利範圍第24項的方法，其中形成至少該第三金屬化層進一步包含蝕刻該穿孔穿過該矽層。
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