TW201709279A - 有高溫穩定基板介面材料的異質磊晶結構 - Google Patents

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馬可 拉多撒福傑維克
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Abstract

描述包括從設置在晶體基板上方之溝槽層中的一或多個溝槽延伸之高架晶體結構的晶體異質結構。在部分實施例中，將介面層設置在矽基板表面上方。該介面層促進該高架結構以可另外使該基板表面退化並在該高架結構中導致更多缺陷的成長溫度從該溝槽的底部成長。可將具有暴露該介面層的一部分之溝槽底部的該溝槽層設置在該介面層上方。具有低缺陷密度表面之任意大的合併晶體結構可從該等溝槽過度成長。裝置，諸如，III-N電晶體，可更形成在該凸起的晶體結構上，同時以矽為基的裝置(例如，電晶體)可形成在該矽基板的其他區域中。

Description

有高溫穩定基板介面材料的異質磊晶結構
本發明係有關有高溫穩定基板介面材料的異質磊晶結構。
對可攜式電子應用中之積體電路(IC)的需求已促進更大程度的半導體裝置整合。許多發展中的先進半導體裝置利用非矽半導體材料，包括化合物半導體材料(例如，GaAs、InP、InGaAs、InAs、及III-N材料)。III-N材料，以及具有纖鋅礦結晶度的其他材料，諸如，但未限於，AgI、ZnO、CdS、CdSe、α-SiC、及BN，對高電壓及高頻率應用，像是電源管理IC及RF功率放大器，呈現具體承諾。III-N異質磊晶(異質結構)場效電晶體(HFET)，諸如，高電子遷移率電晶體(HEMT)及金屬氧化物半導體(MOS)HEMT，使用具有在，例如，在GaN半導體及另一III-N半導體合金，諸如，AlGaN或AlInN，之介面的一或多個異質接面的半導體異質結構。 以GaN為基的HFET裝置從相對寬的能帶隙(~3.4eV)獲利，致能比以Si為基的MOSFET更高的崩潰電壓，以及高載體遷移率。III-N材料系統也對光子(例如，LED)、光電、及感測器有用，彼等的一或多者可有用的整合至電子裝置平台中。
多晶片整合設計已用於將以矽為基的裝置與使用替代半導體材料的裝置整合。此等多晶片設計具有縮放及效能限制。以矽為基之裝置(例如，CMOS場效電晶體)與使用非矽材料系統之裝置的單石整合部分由於大晶格失配(例如，GaN及Si之間的~41%)及大熱膨脹係數失配(例如，Si及GaN之間的~116%)而係項挑戰‘。此等失配能在成長於矽基板上方的異質磊晶半導體薄膜中導致大數目的缺陷。沒有控制缺陷散布的能力，就沒有足夠低缺陷密度的區域可用於形成高功能半導體裝置。用於單石整合的一技術依賴，例如，3-10微米或更厚的厚緩衝層。然而，此種厚緩衝層係昂貴的並使矽CMOS整合複雜化。因此不使用厚緩衝層在磊晶地形成在CMOS相容基板上之非原生半導體材料系統中管理缺陷散布的結構及技術係有利的。
101‧‧‧系統單晶片(SoC)
102‧‧‧第一晶體基板表面區域
103‧‧‧第二晶體基板表面區域
105‧‧‧基板
106‧‧‧凹陷基板部分
113‧‧‧介面層
115‧‧‧溝槽材料
125‧‧‧MOSFET
130‧‧‧高架非矽結晶體結構
160‧‧‧HFET
201、202‧‧‧異質結構
205‧‧‧側壁刻面
206‧‧‧基板表面
211‧‧‧高溫穩定表面
212‧‧‧溝槽
214‧‧‧介面材料部
217‧‧‧溝槽側壁
238‧‧‧頂表面
301‧‧‧基底層
302、303、304‧‧‧層
305‧‧‧覆蓋層
315、415‧‧‧絕緣材料
330‧‧‧III-N異質磊晶晶體島
401、402‧‧‧半導體裝置
405‧‧‧基板部分
410‧‧‧平面III-N電晶體
450‧‧‧極化層
501、502‧‧‧單石裝置
506‧‧‧非平面矽本體
601、602‧‧‧裝置
610‧‧‧III-N電晶體
701‧‧‧半導體異質結構
766‧‧‧III-N晶體蓋
775‧‧‧溝槽材料帶
801、802、803‧‧‧方法
906‧‧‧非平面矽鰭部
916‧‧‧溝槽
930‧‧‧III-N半導體結構
930A、930B、930C‧‧‧上昇晶體結構
960A‧‧‧閘極介電質
960B‧‧‧閘極電極
1000‧‧‧系統
1005‧‧‧行動計算平台
1006‧‧‧資料伺服器機器
1010‧‧‧整合系統
1015‧‧‧電池
1020‧‧‧擴大圖
1025‧‧‧RF(無線)積體電路(RFIC)
1030‧‧‧電源管理積體電路(PMIC)
1035‧‧‧控制器
1050‧‧‧封裝單石IC
1060‧‧‧插入器
1130‧‧‧計算裝置
1132‧‧‧主機板
1134‧‧‧處理器
1136‧‧‧通訊晶片
T1‧‧‧介面材料厚度
T2、T3‧‧‧厚度
W1‧‧‧臨界尺寸(CD)
W2‧‧‧溝槽材料寬度
描述於本文的教示在該等隨附圖式中係經由範例之方式而非限制的方式說明。為使說明簡化及明確，描繪於該等圖式中的元件不必按比例繪製。例如，部分元件的尺寸 可為了清楚而相對於其他元件誇大。另外，在適當的情形下，參考標籤已於該等圖式之間重複，以指示對應或類似元件。在該等圖式中：圖1A係根據部分實施例包括在矽上之以矽為基的MOSFET及在設置在矽基板上方的異質結構上之III-NHFET的系統單晶片(SoC)的等角視圖；圖1B係根據部分實施例設置在CMOS相容矽基板上之III-N異質磊晶晶體的擴大等角視圖；圖2A及2B係根據部分實施例描畫在III-N異質磊晶晶體及非III-N基板之間的高溫(HT)穩定介面材料的橫剖面圖；圖3A及3B係根據部分實施例描畫設置在非III-N基板之區域上方的HT穩定介面材料的橫剖面圖；圖3C係根據部分實施例之設置在存在於非III-N基板之區域內的模板結構及HT穩定介面材料上方之III-N晶體島的平面圖；圖3D-3E係根據部分實施例描畫多層HT穩定介面材料的橫剖面圖；圖4A及4B係根據部分實施例描畫以具有設置在III-N晶體及基板晶體之間的HT穩定介面材料之III-N異質磊晶晶體形成的平面III-N電晶體的橫剖面圖；圖5A及5B係根據部分實施例描畫以具有設置在基板晶體之凹陷內的HT穩定介面材料之III-N異質磊晶晶體形成的平面III-N電晶體的橫剖面圖； 圖6A及6B係根據部分實施例描畫以具有設置在III-N晶體及基板晶體之間的HT穩定介面材料之III-N異質磊晶晶體形成的III-N電晶體的橫剖面圖；圖7係根據部分實施例設置在多模板結構層及HT穩定介面材料上方的III-N異質磊晶晶體島的等角圖示。
圖8A、8B係根據實施例描繪將晶體異質結構形成在HT穩定介面材料上方之方法的流程圖；圖8C係根據實施例描繪形成包括以矽為基之MOSFET及以GaN為基之HFET的SoC之方法的流程圖；圖9A、9B、9C、9D、9E、9F、9G、及9H係根據實施例隨著實施於圖8C描繪之方法中的選擇操作而發展之SoC的橫剖面圖；圖10描繪根據本發明的實施例之使用包括在矽上的矽FET及在設置在HT穩定介面材料上方之異質磊晶GaN結構上的GaN HFET之SoC的行動計算平台及資料伺服器機器；及圖11係根據本發明的實施例之電子計算裝置的功能方塊圖。
【發明內容及實施方式】
參考附圖描述一或多個實施例。在詳細描寫及討論具體組態及配置的同時，應理解其僅針對說明目的而作。熟悉本技術的人士將認知其他組態及配置係可能的而不脫離 本描述的精神及範圍。可將本文描述的技術及/或配置使用在本文詳細描述之系統及應用以外的各式各樣的其他系統及應用中對熟悉本技術的人士將係明顯的。
在以下實施方式中參考形成其之一部分並說明例示實施例的隨附圖式。另外，待理解可使用其他實施例並可產生結構及/或邏輯改變而不脫離所聲明之專利標的的範圍。也應注意到方向及參考，例如，上、下、頂、及底等，可僅用於協助圖式中之特性的描述。因此，以下實施方式並不採用限制方式，且所聲明之專利標的的範圍係單獨由隨附的申請專利範圍及其等效範圍界定。
在以下描述中，陳述許多細節。然而，可實踐本發明而無需此等具體細節對熟悉本發明之人士將係明顯的。在部分實例中，已為人熟知的方法及裝置係以方塊圖而非詳細形式顯示，以避免混淆本發明。於此說明書各處提及之「實施例」或「一實施例」或「部分實施例」意指相關於該實施例描述的特定特性、結構、功能、或特徵係包括在本發明的至少一實施例中。因此，出現在此說明書各處的片語「在實施例中」或「在一實施例中」或「部分實施例」不必然指本發明的相同實施例。此外，該等特定特性、結構、功能、或特徵可在一或多個實施例中以任何適當方式組合。例如，與二實施例關聯的特定特性、結構、功能、或特徵無論在何處均未互斥，第一實施例可與第二實施例結合。
如在描述及隨附之申請專利範圍中所使用的，除非在 本文中另外明確地指示，單數形「一」及「該」也企圖包括複數形。也將理解本文使用的術語「及/或」係指並包含一或多個關聯列示項目的任何及所有可能組合。
術語「耦接」及「連接」連同彼等的衍生術語可在本文中用於描述組件之間的功能或結構關係。應理解未將此等術語視為係彼此的同義辭。更確切地說，在特定實施例中，可將「連接」用於指示二或多個元件彼此直接實體、光學、或電接觸。「耦接」可用於指示二或多個元件彼此直接或間接(具有其他中間元件於彼等之間)實體或電接觸，及/或二或多個元件彼此合作或互動(例如，作為因果關係)。
本文所使用的術語「上方」、「下方」、「之間」、及「上」係指一組件或材料相關於其他組件或材料的相對位置，其中此種實體關係係值得注意的。例如，在材料的上下文中，設置在另一材料上方或下方的一種材料或材料可直接接觸或可具有一或多個中間材料。再者，設置在二材料或材料之間的一材料可與該二層直接接觸或可具有一或多個層間層。相反地，在第二材料或材料「上」的第一材料或材料與該第二材料/材料直接接觸。相似區別也在組件配件的上下文中提供。
如在此說明書通篇及申請專利範圍中使用的，藉由術語「至少一者」或「一或多者」結合的項目列表能意指所列項目的任何組合。例如，片語「A、B或C的至少一者」能意指A；B；C；A及B；A及C；B及C；或A、 B、及C。
本文描述包括從設置在具有與重成長晶體結構之組成物不同的組成物之基板上方的模板結構重成長的一或多個晶體材料的異質磊晶結構。在部分實施例中，基板具有與重成長晶體材料不同的結晶度。在部分例示實施例中，纖鋅礦結晶度的高架材料在設置在具有不同結晶度，諸如，立方或六角，的基板表面上方之溝槽材料的溝槽內成長。
如下文所述，高架磊晶晶體結構及技術提供控制缺陷散布，特別在異質磊晶地形成在立方或六角晶體基板表面上之纖鋅礦晶體材料內控制的措施。在部分有利實施例中，且如下文進一步例示的，作為降低設置在異質磊晶結構上方之主動半導體裝置層內的缺陷密度的方式，可將缺陷從裝置層散布開。
在部分實施例中，將介面材料設置在基板表面上方。在功能上，介面材料可促進晶體結構在成長溫度的後續成長，否則其會使基板表面退化並因此在重成長晶體結構中導致缺陷。發明人已發現當暴露於顯著超過700℃的磊晶成長溫度時，具有受調整以促進非矽結晶體結構的後續成長之特定表面性質的特定基板材料，諸如，晶體矽，可經由一或多個機制退化。更明確地說，發明人已發現晶體矽表面，諸如，局限在模板結構之窄溝槽內的(100)表面，可在高溫磊晶重成長處理期間回流。發明人已進一步發現當從具有少於500nm之最窄橫向尺寸的基板表面的暴露部分實施後續異質磊晶重成長時，基板表面回流對偏 切的矽表面係重要的(例如，以2-10°從(100)平面偏切)。當重成長從甚至具有更小臨界尺寸(例如，少於50nm)之基板表面的暴露部分實施時，此等例示偏切的晶體矽表面的形變惡化。因此，可使用根據本文描述之部分實施例的介面層減輕高溫非原生磊晶重成長及具有精心設計之立方成長表面的奈米尺寸模板化基板之間的不利互動。
圖1A係包括設置在第一晶體基板表面區域102上方之以矽為基的MOSFET 125之系統單晶片(SoC)101的等角視圖。根據實施例，SoC 101更包括在設置在介面層113上方之高架非矽結晶體結構130上的以非矽為基的HFET 160，該介面層分隔高架非矽結晶體結構130及第二晶體基板表面區域103。高架晶體結構130及晶體基板表面區域103共同形成半導體異質結構。在部分例示實施例中，高架非矽結晶體結構130係III-N材料，諸如，但未限於，AlN、GaN、AlGaN、InAlGaN。發明人目前瞭解在III-N材料的背景中詳細描述的結構及技術待廣泛地應用至至少更包括AgI、ZnO、CdS、CdSe、α-SiC、及BN的纖鋅礦半導體系列，並可更應用至其他非矽材料系統，諸如，但未限於，GaAs、InP、InAs、InGaAs、InGaP等。期望缺少本文詳細描述的例示III-N材料系統及替代材料系統之間的顯著不相容的某些特定先驗知識之熟悉此等替代半導體材料系統的特徵之熟悉本技術的人士將能成功地施用本文描述的技術。
繼續圖1A，將高架非矽結晶體結構130設置在不同結晶度的基板表面上方，其在例示實施例中係具有預定晶體定向之實質單晶基板105的表面區域。基板105可係各式各樣材料的，包括，但未限於，矽、鍺、SiGe、GaAs、InP、及3C-SiC。在一例示實施例中，基板105係矽，其對HFET 160與習知矽MOSFET 125的單石整合有利。實質單晶基板105的晶體定向可係(100)、(111)、或(110)的任一者。其他晶體定向也係可能的。在一例示矽基板實施例中，基板105係具有立方結晶度之晶體基板表面區域103的(100)矽。針對(100)矽基板105，半導體表面可有利地以，例如，朝向[110]的2-10°斜切或偏切，以促進高架晶體結構130的成核。在另一例示矽基板實施例中，基板105係具有六角結晶度之晶體基板表面區域103的(111)矽。
也將溝槽材料115設置在基板晶體表面上方。溝槽材料115能係已知的任何非晶材料，且在部分有利實施例中係已知在相鄰單石整合的半導體裝置之間提供充分電絕緣的介電組成物。在部分例示實施例中，溝槽材料115係絕緣介電質，諸如，但未限於，氧化鋁(Al2O3)、氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、碳氮化矽(SiCN)、或聚合物介電質(例如，苯環丁烯)。在部分實施例中，溝槽材料115係圖案化成帶之具有設置在該等帶之間的基板晶體表面的區域的非晶介電材料。在基板係(100)矽的一例示實施例中，溝槽及介電材料之帶的 最長長度與基板之<110>方向對準。
圖1B係根據實施例之SoC 101的擴大等角視圖，其進一步描繪設置在CMOS相容矽基板105上方的例示GaN異質磊晶晶體結構130。因為(100)晶體定向並因為將圖案化裝置特徵偏向至<110>基板方向，基板105係CMOS相容的。使用設置在與<110>方向對準之溝槽側壁內的高架晶體結構130，可形成彼等的電流運載方向與MOSFET 125的電流運載方向對準之基於III-N晶體結構130的裝置(例如，HFET 160)。單石整合的III-N裝置及矽裝置之間的此種方向對準可最佳化MOSFET 125的效能並使III-N裝置至SoC 101中的整合簡化。如更於圖1B中描繪的，高架III-N晶體結構130的c軸理想上幾乎垂直地對準(100)基板晶體表面。然而，實際上，由於偏切基板上的不完美磊晶成長，c軸可輕微地傾斜，例如，數度，而不對(100)矽基板平面垂直。在實施例中，III-N晶體結構130的c-平面以不多於10°與基板的(100)平面平行。針對(111)晶體基板表面，III-N晶體結構130的c-平面理想上再度以不多於10°與基板的(111)平面平行。
纖鋅礦結晶度缺少反轉對稱，且更明確地說，{0001}平面係不等效的。針對描繪於圖1B中的例示GaN晶體，典型地將{0001}平面的一者稱為Ga面(+c極性)，並將其他稱為N面(-c極性)。在例示實施例中，{000-1}平面更鄰近基板105的表面，且因為Ga(或其他III族元 素)的三個鍵指向基板105，可將高架晶體結構130稱為Ga極性(+c)。針對Ga(或其他III族元素)的三個鍵指離基板的其他實施例，會將高架晶體結構130稱為N極性(-c)。
如更於圖1B中描繪的，將介面材料113設置在基板105上方，在高架晶體結構130及基板105之間。在部分實施例中，將介面材料113直接設置在基板105的(100)晶體表面上。有利地，介面材料113在高溫時比基板105更穩定。例如，在理想上，介面材料113的晶體結構在用於晶體結構130之可觀地大於700℃的重成長溫度不明顯形變或回流。在有利實施例中，介面材料113甚至在1000℃或更高的溫度仍保持其表面晶格結構。介面材料113的高溫穩定性確保基板表面晶體的可取微結構性質在晶體結構130的高溫成長期間不損失。因此介面材料可在重成長溫度維持基板表面晶體的可取微結構性質，使得改善該成長的晶體品質。
在其他實施例中，介面材料113具有相關於晶格定向及晶格長度失配二者與晶體結構130的晶格結構相容的晶格結構。在部分實施例中，介面材料113具有六角晶格結構，其具有垂直於該介面材料設置於其上的(100)矽基板表面延伸的c軸定向。六角晶格結構更與III-N(纖鋅礦)結晶度相容。在部分其他實施例中，介面材料113具有六角晶格結構，其具有垂直於該介面材料設置於其上的(111)矽基板表面延伸的c軸定向。在部分替代實施例 中，設置在(100)矽基板表面上的介面材料113具有立方晶格結構。明確地說，當以一些角度偏切(100)表面時，立方晶格結構也與III-N(纖鋅礦)結晶度相容，並也能確保適當的c軸定向。
在其他實施例中，介面材料113有利地具有高能帶隙以針對最小裝置漏電流在基板105及形成在晶體結構130中或上的任何裝置之間提供良好電絕緣性質。針對部分例示實施例，介面材料113具有在3.4eV之上的能帶隙，並可為6.2eV，或甚至更高。
在其他實施例中，介面材料113具有能在預定方向上可控制地引導缺陷(例如，線差排)的晶體結構，以濾除或減少晶體結構130之區域內的此種缺陷的密度。例如，已知從基板的特定立方晶體表面磊晶成長之具有立方結晶度的介面材料以特定角度引導或散布缺陷。在介面材料113具有立方結晶度並設置在矽基板105之(100)表面上的部分實施例中，介面材料中的缺陷，例如，從某些晶格失配及/或熱係數失配產生的缺陷，將以55°角散布。在介面材料113具有六角結晶度並設置在矽基板105之(100)表面上的部分實施例中，介面材料中的缺陷將沿著(1-100)及(0001)滑移平面散布。因此，根據部分實施例，介面材料113可結合其他結構特性使用以控制高架晶體結構130內的缺陷密度。
基板表面晶體不應在介面材料形成期間形變至與會在高架晶體結構130形成期間發生之程度相同的程度。因 此，介面材料應係能以比高架晶體結構130更低的溫度沈積的組成物或應允許基板表面的穩定度在介面材料沈積期間比高架晶體結構130沈積期間更大的任一者。
有許多提供上述有利介面材料性質之一者或多者的非矽材料。例示六角介面材料實施例包括AlN、GaN、AlGaN、TiAlN、HfN、BN、SiC、ScN、及ZnO的一或多者。例示立方介面材料實施例包括AlAs、在GaAs上的AlAs、GaP、及MgO的一或多者。此等範例各者提供上述有利材料性質的至少一者，且部分提供一個以上的上述有利材料性質。顯然地，針對高架晶體結構130係III-N材料的實施例，介面材料也可包括III-N材料，並確實可係與高架晶體結構130之一或多種材料相同的組成物(例如，具有GaN晶體結構130的GaN介面材料)。針對部分此種實施例，在形成精細幾何的成長模板遮罩之前形成介面材料改善介面材料成長期間的基板表面穩定度。
圖2A及2B係根據部分實施例描畫在III-N晶體結構及非III-N晶體基板之間的高溫(HT)相容介面材料113的橫剖面圖。例如，可將異質結構201及202各者設置在描繪於圖1A中的晶體表面區域103上方。圖2A描繪介面材料113係設置在溝槽材料及基板之間的層間層的第一實施例。圖2B描繪介面材料113係設置在溝槽材料及III-N晶體結構之間的層間層的第二實施例。
首先參考圖2A，例示晶體異質結構201包括從經由溝槽材料115形成之一或多個溝槽延伸的高架III-N晶體 結構130。各溝槽暴露溝槽材料115的相鄰帶之間的晶體介面材料頂表面111。如所描畫的，高架晶體結構130設置在具有最窄寬度或臨界尺寸(CD)W1的溝槽內。溝槽寬度W1可有利地最小化以將上昇晶體結構的z高度減少至遠低於傳統緩衝層典型所需的厚度。此外，為減少重成長時間，可減少相鄰溝槽之間的溝槽材料寬度W2。在部分實施例中，溝槽寬度W1少於500nm，有利地少於150nm。在其他實施例中，溝槽寬度W1少於50nm。在已由發明人發現當結構130橫向地成長在溝槽材料115上方及之外時，藉由窄間隔溝槽材料特性(例如，帶)局限III-N晶體結構130的磊晶成長能有利地捕捉缺陷及/或使缺陷朝向結構側壁彎曲的同時，發明人也已發現此等窄溝槽內的基板表面可比較大開放區域，例如，具有微米尺寸上的面積，更易於回流及形變機制。因此，在部分例示實施例中，將介面材料113設置在溝槽材料115及基板105之間，致能介面材料113首先形成在其沒有精細圖案化之溝槽材料115的基板表面206上方。針對此種實施例，可使用各式各樣的介面材料，且介面材料甚至可依據與基板表面206之較大區域關聯的較大溫度穩定度確實具有與晶體結構130相同的組成物。然後晶體結構130的後續模板成長可從由介面材料113提供的高溫穩定表面211繼續。
使用位於基板表面206上方的介面材料113，高溫穩定表面211在溝槽材料115中的溝槽底部暴露(亦即，溝槽212座落在介面材料113的一或多個材料層上)。III-N 晶體結構130從在溝槽底部的介面材料113延伸。溝槽材料115可具有範圍廣泛的厚度T2。在例示實施例中，當溝槽寬度W1在20nm及500nm之間變化時，T2的範圍從10nm至200nm。溝槽材料特徵的橫向寬度W2也可顯著地變化，例如，從100nm至1μm。III-N晶體結構130可成長至作為溝槽尺寸、成長條件、及成長持續時間之函數的任意高度。在部分範例中，溝槽材料上方的厚度T3在500nm及數微米之間。
圖2B描繪例示晶體異質結構202包括從設置在經由溝槽材料115形成之一或多個溝槽內的介面材料113延伸之高架III-N晶體結構130的替代實施例。將介面材料113設置在溝槽材料115的相鄰帶之間的溝槽底部，並更設置在溝槽材料115及III-N晶體結構130之間(相對於溝槽材料115及基板105之間)。在此說明實施例中，介面材料113係設置在溝槽側壁上之溝槽212的襯墊。描繪於圖2B中的異質結構202指示在介面材料113沈積之前沈積及圖案化溝槽材料115的技術。此種實施例可有利地使用具有與III-N晶體結構130的組成物不同之組成物的介面材料，且其可用低溫沈積以避免基板105形變。
在部分實施例中，設置在溝槽材料115上的介面材料113(例如，介面材料部214)具有與設置在溝槽212底部的介面材料113不同的微結構。例如，介面材料113在溝槽212的底部可比設置在溝槽材料115上的介面材料更晶體化。在部分實施例中，介面材料113在溝槽212底部 具有立方或六角結晶度。在部分其他實施例中，在溝槽212底部具有立方或六角結晶度的介面材料113在介面材料部214內係實質非晶的。介面材料微結構上的不同可從晶體基板表面206及溝槽材料115的非晶表面之間的不同微結構產生。在其他實施例中，介面材料113僅設置在溝槽212的底部上(亦即，缺少介面材料部214)。例如，介面材料113可選擇性地成核及形成在溝槽212的底部，保持實質不存在於溝槽側壁。此種結構指示對晶體基板表面206選擇的沈積或成長處理。
當使用異質結構201時，溝槽材料115可再次具有範圍廣泛的厚度T2(例如，10nm-200nm)，且溝槽寬度W1可變化(例如，20nm-500nm)。溝槽材料特徵的橫向寬度W2也可顯著地變化，例如，從100nm至1μm。實質如於上文針對異質結構201所描述的，III-N晶體結構130可成長至作為溝槽尺寸、成長條件、及成長持續時間之函數的任意高度。
如更於圖2A及2B中描繪的，高架晶體結構130延伸至具有比溝槽材料厚度T2更大之z高度的頂表面238。晶體結構130在相鄰溝槽212內的部分橫向地併入任意大的頂表面238中。高架晶體結構130包括從高架結構的頂表面延伸至與材料溝槽115之介面的一對側壁刻面205(圖2A)，或設置成橫向地超出溝槽側壁217的介面材料113(圖2B)。在描畫的實施例中，側壁刻面係傾斜的(不平行且不垂直於c軸)。側壁刻面205可相交，在 y-z平面中形成尖峰狀高架晶體結構輪廓。取決於成長時間，可僅有c-平面存在於沿著高架結構130之中心線的頂端。傾斜的側壁刻面係有利的半極性平面(例如，{11-22}及{1-101})，其在50°及80°之間與c-平面(0001)相交。在部分實施例中，側壁刻面205具有與c軸成幾乎60°的垂直向量。針對此種實施例，高架晶體結構130可具有在溝槽材料115的頂表面之上的z高度，其係橫向溝 槽寬度W1的至少倍。具有傾斜側壁刻面的異質結構201及202指示晶體結構130的橫向磊晶過成長(LEO)，其可，例如，有利地使線差排從於其中III-N異質結構與介面材料(種晶)表面211介接的下方溝槽212橫向地彎曲及滑開。或者，晶體結構130可具有缺陷垂直地散布的垂直側壁，例如，以減少設置在溝槽材料115上方之橫向成長的晶體材料內的缺陷。然而，針對任一LEO架構，介面材料113可提供在表面211維持可取微結構的利益。
在部分實施例中，高架晶體結構及基板之間的HT穩定介面材料具有在10nm及2μm之間的厚度。針對描繪於圖2B中的實施例，介面材料厚度T1可部分地由溝槽212的尺寸限制。例如，介面材料厚度T1可少於½溝槽寬度W1。在溝槽寬度W1少於500nm的部分實施例中，介面材料厚度T1可少於100nm。在溝槽寬度W1少於50nm的部分實施例中，介面材料厚度T1可在10nm及20nm之間。取決於介面材料113及鄰近介面材料113之高架晶體 結構130的組成物，T1可基於組成物或微結構更輕易地界定。例如，當介面材料113具有與高架晶體結構130不同的組成物時，T1可輕易地在基板105及高架晶體結構130的組成物介面之間量測。在介面材料113具有與高架晶體結構130相同的組成物時，T1可更輕易地在高架晶體結構130(例如，沿著介面材料113可係非晶之溝槽212的側壁)之微結構介面及與溝槽材料115的組成介面之間量測。
HT穩定介面材料厚度可部分受限於與基板105的晶格失配及熱係數失配。由此等失配導致的應力進一步受由介面材料佔據之基板面積的尺寸影響。圖3A及3B係根據部分實施例描畫設置在立方基板之區域上方的介面材料113的橫剖面圖。如圖3A所描繪的，介面材料113實質地連續延伸在基板105的整體表面區域上方。此種實施例可用於，例如，在大片介面材料113上方成長之高架晶體結構內製造最大數目的非矽為基的裝置。針對此種實施例，介面材料113及基板105(例如，矽)之間的熱係數失配可輕易地導致不可接受的基板彎曲度。因此可將介面材料厚度T1限制在遠少於2μm(例如，10nm-1500nm)以減輕此種問題。
在部分實施例中，將介面材料局限在第二溝槽內。例如，如圖3B中所描繪的，介面材料113在基板105的表面區域上方係不連續的，並由絕緣材料315局限為次區域。此種實施例可用於，例如，在與製造在絕緣區域315 內之以矽為基的裝置整合之高架晶體結構內製造以非矽為基的裝置。針對此種實施例，與基板105(例如，矽)的熱係數失配可藉由絕緣材料315減輕，致能更大的介面材料厚度T1(例如，多達2μm)。在部分實施例中，經由介面材料的圖案化佈局控制指定介面材料厚度及指定高架晶體結構厚度的基板應力及所產生的應變。圖3C係形成在溝槽材料115中的模板結構上方之III-N異質磊晶晶體島330的平面圖。描繪於圖2A及2B中的截面軸A-A’也參考於圖3C中。溝槽材料115以虛線描繪以將溝槽材料表示為高架III-N晶體結構130的下層。也以虛線描繪的介面材料113存在於由絕緣材料315界定的周長內。介面材料113的相鄰島之間的間隔尺寸及/或由介面材料113及絕緣材料315佔據之相對基板面積的控制可用於控制介面材料及III-N晶體結構之特定組合的基板應變。描繪於圖3C中之六角形的高架III-N晶體結構130指示刻面化的LEO。
設置在基板及高架晶體結構之間的HT相容介面材料可具有一或多個材料層。在部分實施例中，該介面材料包含複數個在組成上不同的材料層或一或多個在組成上遞變的層。在部分實施例中可經由控制材料層組成物及組成介面材料堆疊內的層厚度調整產生自熱失配的基板應變。
圖3D-3E係根據部分實施例描畫多層HT穩定介面材料的橫剖面圖。如圖3A所示，介面材料113包括具有第一組成物的基底層301，及具有與第一基底層301不同之 第二組成物的覆蓋層305。層301及305各者可具有針對介面材料於本文它處描述的任何例示組成物。各材料層301及305可具有10nm-500nm的厚度。在部分實施例中，基底層301僅係成核層。在介面材料係III-N材料的部分實施例中，基底層301係第一III-N材料且覆蓋層305係第二III-N材料。在一例示實施例中，基底層301係AlN且覆蓋層305係GaN。GaN的覆蓋層可有利地避免在介面材料之成長及高架晶體結構的後續成長之間形成任何氧化物。針對高架晶體結構係GaN的部分實施例，高架晶體結構及介面材料覆蓋層305可沒有設置在覆蓋層305及高架晶體結構之間的額外成核層地在組成上連續。在高架晶體結構係GaN的一些替代實施例中，更將成核層設置在覆蓋層305及高架晶體結構之間。
如圖3E所示，介面材料113包括具有第一組成物的基底層301、具有第二組成物的覆蓋層305、及設置於彼等之間的複數個層間層(例如，層302、303、及304)。在部分實施例中，層間層使在基底層材料及覆蓋層材料的組成物之間的組成梯度完美。在基底材料層301係AlN且覆蓋材料層305係GaN的一例示實施例中，層間層302、303、304隨Ga的互補性漸增而漸減Al。各層間層的厚度可選擇成適當地補償熱應力。例如，由形成上昇的GaN晶體結構而在矽基板上導致的應力可至少部分地由多層介面材料抵消。在部分實施例中，各層間層可在100nm及300nm之間。
高架晶體結構上的低缺陷密度的平面表面可用於形成一或多個半導體裝置，諸如，高壓電晶體。圖4A及4B分別係半導體裝置401及402的橫剖面圖。各裝置包括根據替代實施例形成在HT穩定介面材料113上方之III-N異質磊晶晶體結構130中的平面III-N電晶體410。如圖4A及4B所示，由介面材料113佔據的基板部分405係藉由絕緣材料415中的溝槽圖案界定。絕緣材料415可係任何非晶材料，諸如，但未限於，以矽為基的介電質(例如，SiO2、SON等)。將溝槽材料115進一步設置在介面材料113上方，且如在圖2A及2B的背景中於上文實質描述的，將高架GaN晶體結構130設置在溝槽材料115上方。在其他實施例中，裝置401、402更包括一或多個以矽為基的裝置(未描畫)，諸如，但未限於，設置成相鄰於半導體裝置401、402之矽通道的MOS電晶體。
在實施例中，半導體異質結構包括設置在高架晶體結構之傾斜側壁刻面或c-平面結構的至少一者上方的一或多個半導體裝置層。例如，可將裝置層設置在例示異質結構201或202任一者上方(圖2A、2B)。裝置層可係一或多個材料層，諸如，但未限於，晶體非矽通道層(例如，GaN)、晶體非矽極化層(例如，AlN、AlInN、AlGaN、InGaN)、穿隧層、及量子井結構等。在描畫於圖4A及4B中的例示III-N HFET實施例中，裝置層包括設置在高架晶體結構130之III-N通道(例如，GaN)區域上方的極化層410，諸如，但未限於AlGaN。極化層450在高架 晶體結構130中的通道層內產生二維電子氣體(2DEG)。裝置410更包括耦接至設置在GaN高架晶體結構130之至少一個傾斜側壁刻面或c-平面表面上方的一或多個半導體裝置的一或多個裝置終端(例如，描畫於圖4A及4B中的源極、汲極、閘極)。
雖然在圖4A及4B的背景中詳細地描述例示III-N HFET實施例，發明人目前瞭解本文描述的結構及技術待廣泛地應用至許多其他半導體裝置，包括至少電晶體(例如，更包括HBT)及用於LED的(光)二極體、光子、或光電應用。因此，期望缺少例示HFET裝置(等)及替代裝置(等)之間的顯著不相容的某些特定先驗知識之熟悉替代半導體裝置的特徵之熟悉本技術的人士將能成功地施用本文描述的技術。
在其他實施例中，將介面材料設置在凹陷成低於基板之頂表面的溝槽內。此種基板嵌入介面材料可減少高架晶體結構相對於基板之周圍區域的z高度，其可對用於包括整合在該一基板上之以非矽及以矽為基的裝置的SoC實施例有利。圖5A及5B係描畫單石裝置501及502的橫剖面圖，其包括形成在具有設置在晶體基板105之凹陷內的HT穩定介面材料113之高架III-V晶體結構130中的平面III-N電晶體410。如圖所示，基板表面206係基板105中之溝槽的凹陷底部。在例示實施例中，基板溝槽凹陷顯著地大於溝槽層115內的溝槽。在部分有利實施例中，基板溝槽凹陷佔據至少1μm2、並可係50μm2、或更多的基板 面積。介面材料113包含在凹陷基板部分406內。溝槽材料115也，例如，以溝槽材料115的頂表面與非凹陷區域中之基板105的頂表面成實質平面的方式包括在凹陷基板部分406內。然後將高架III-N晶體結構130設置在介面材料113及溝槽材料115上方。說明實施例中之III-N晶體結構130的z高度幾乎等於用於以矽為基之MOSFET的非平面矽本體(例如，鰭部)506的高度。與裝置401、402(圖4A、圖4B)相似，將一或多個裝置層(例如，極化層450)及裝置終端(例如，在閘極終端之相對側上的源極及汲極終端)設置在晶體結構130上方或上。在部分III-N HFET實施例中，將閘極終端設置閘極介電質(未描繪)上方。閘極終端及閘極介電質包含在高架III-N晶體結構之III-N極化層及通道區域上方的閘極堆疊。閘極終端可係已知具有適當導電性及與設置在III-N極化層下方之通道半導體層不同的工作函數的任何金屬或半導體。若閘極介電質存在，其可係已知適於III-N FET的任何高k或習知介電材料。裝置終端可更耦接至遵循任何已知結構架構的矽鰭部506。
在部分實施例中，非矽裝置包括從溝槽材料延伸的鰭部。將該鰭部的晶體材料設置在在溝槽材料中圖案化的二或多個平行溝槽的相鄰對之間。圖6A及6B分別係描畫裝置601及602的橫剖面圖。裝置601、602各者包括設置在III-N異質磊晶晶體結構130中的III-N電晶體610。將HT穩定介面材料113設置在III-N晶體結構130及矽 基板105之間。與描畫於圖5A及5B中的架構比較，已將裝置601及602中之晶體結構130的一部分移除以實體地將非平面III-N本體與設置在一或多個溝槽之底部的晶體或多晶材料分割。溝槽材料115實體地將非平面III-V本體與高架III-N晶體結構130的凹陷部分分割。在描繪於圖6A的實施例中，溝槽材料115也將非平面III-N本體與設置在基板105上的介面材料113分割，潛在地改善電晶體610的電絕緣。在描繪於圖6B的實施例中，溝槽材料115將非平面III-N本體及介面材料113與基板105分割，潛在地改善電晶體610的電絕緣。顯然地，在圖6A及6B中將電晶體610描繪為具有在圖之平面外的源極/汲極區域的多閘極裝置。即使極化層不存在於非平面III-N本體的所有刻面上，多側閘極耦接能有利地改善通道限制。在其他實施例中，電晶體610係單閘極裝置。在其他實施例中，額外的HFET可使用，例如，設置在圖6A、6B中所示之傾斜、半極性平面上方的第二及第三閘極堆疊(未描畫)製造。
在其他實施例中，如圖7所描繪的，具有傾斜側壁刻面的上昇III-N半導體結構進一步以第二III-N晶體覆蓋結構增強。半導體異質結構701包括設置在上述半導體異質結構401(例如，包括HT穩定介面材料113)上方的III-N晶體蓋766。在例示實施例中，III-N晶體蓋766係與高架III-N晶體結構130相同材料的(例如，GaN)，然而，可在替代實施例中使用另一III-N材料。嵌入在 III-N晶體蓋766中的係如圖7中的虛線所指示之在z維度上與溝槽416對準的複數個溝槽材料帶775。溝槽材料帶775可具有幾乎等於或大於溝槽212之橫向尺寸的橫向尺寸。溝槽材料帶775可係描述用於溝槽材料115的任何材料，諸如，但未限於，二氧化矽、氮化矽、或相似的介電材料。由於第二LEO處理，III-N晶體蓋766填充溝槽212，在溝槽212的側壁上方、溝槽材料帶775上方延伸、並懸於結構430的傾斜側壁刻面上。
上述半導體異質結構及半導體裝置可使用各種方法製造。上昇III-N半導體結構的介面材料沈積及磊晶過成長可使用各種技術及處理室組態。在實施例中，將橫向磊晶過成長條件設計成有利於上述傾斜側壁刻面。
圖8A係根據實施例描繪形成晶體異質結構之方法801的流程圖。例如，方法801可用於形成半導體異質結構401(圖4A)。方法801在將高溫穩定介面材料層形成在晶體基板上方的操作805開始。在操作805形成的介面材料可具有本文它處描述的任何性質。在部分實施例中，在操作805使用高溫III-N磊晶成長處理。在一範例中，AlN材料層以超過700℃、且有利地超過900℃、或更高的溫度從矽基板表面成長。在矽基板的種晶表面係合理地大尺寸，例如，約1μm2，的有利實施例中，在操作805期間維持矽基板表面結晶度。甚至對具有偏切矽基板表面的實施例，在操作805，可在用於形成HT穩定介面材料的提高成長溫度避免基板表面回流。
方法801在將模板結構形成在基板半導體表面上的操作815繼續。可在操作815使用任何圖案轉移技術。在可在操作815使用已知適於非矽結晶體之異質磊晶成長的任何模板結構的同時，針對例示(100)立方半導體表面，該模板包含在基板之<110>方向上延伸的溝槽。該模板結構，例如，暴露(100)矽表面的帶。
在操作830，非矽材料(例如，III-N)從暴露的HT穩定介面材料表面成長以回填模板結構(例如，回填溝槽帶)。在部分實施例中，在操作830使用900℃或更高的上昇溫度以磊晶成長GaN晶體結構。在操作805形成之HT穩定介面材料存在時，在操作830成長的材料可係比若在操作830期間種晶表面回流所可能會有的晶體品質改善的晶體品質(亦即，低缺陷密度)。操作830可依據第一磊晶成長條件(例如，第一III-N成長壓力、第一III-N成長溫度、及第一V/III成長前驅物比率)，且若成核層最先成長在介面層上，可更包括多個成長條件。當模板結構受實質回填時(亦即，溝槽層平坦化)，成長條件可改變成有利於將非矽結晶體結構(例如，III-N)橫向成長在溝槽材料上方。在部分實施例中，LEO處理有利於傾斜側壁刻面的形成。
方法801在將一或多個半導體裝置層形成在於操作830形成的高架晶體結構上方的操作840完成。操作840可需要，例如，磊晶成長通道層、及/或極化層、及/或量子井堆疊等。可在操作840使用已知適用於形成期望裝置 層的任何磊晶處理。然後可用任何習知方式進行裝置終端及互連，以完成半導體裝置(例如，在圖4A-6B之背景中於本文它處描述的任何裝置)。
圖8B係根據實施例描繪形成晶體異質結構之方法802的流程圖。例如，方法802可用於形成半導體異質結構402(圖4B)。方法801在形成暴露下方基板的部分之模板結構的操作810開始。可在操作810使用任何圖案轉移技術。在部分實施例中，操作810需要將溝槽形成在溝槽材料中並使溝槽座落在具有立方結晶度之基板的表面上。可在操作810使用已知適用於非矽結晶體之異質磊晶成長的任何模板結構。在具有(100)立方半導體表面的例示實施例中，模板包括在基板之<110>方向上延伸的溝槽。該模板結構，例如，暴露(100)矽表面的帶。
方法802在將HT穩定介面材料形成在已由溝槽圖案化操作810暴露之晶體基板的區域上方的操作820繼續。在操作820形成的介面材料可具有本文它處描述的任何性質。在部分實施例中，操作820需要不超過700℃的低溫沈積處理。例示低溫沈積處理包括原子層沈積(ALD)、金屬有機化學氣相沈積(MOCVD)、及分子束磊晶(MBE)。在一實施例中，以不多於700℃的溫度將HfN或TiAlN材料層成長在矽基板表面上。甚至在溝槽內之矽基板的種晶表面係nm尺寸(例如，CD少於150nm)的有利實施例中，矽基板表面結晶度在操作820期間維持。甚至對具有偏切矽基板表面的實施例，可藉由使用低溫而 在操作820避免基板表面回流以形成HT穩定介面材料。
在操作830，非矽材料(例如，III-N)從暴露的HT穩定介面材料表面成長以回填模板結構(例如，回填溝槽帶)。在部分實施例中，操作830需要以900℃或更多的提高溫度磊晶成長GaN晶體結構。在操作820形成之HT穩定介面材料存在時，在操作830成長的材料可係比若在操作830期間種晶表面回流所可能會有的晶體品質改善的晶體品質(亦即，低缺陷密度)。操作830可依據第一磊晶成長條件(例如，第一III-N成長壓力、第一III-N成長溫度、及第一V/III成長前驅物比率)，且若成核層最先成長在介面層上，可更包括多個成長條件。當模板結構受實質回填時(亦即，溝槽層平坦化)，成長條件可改變成有利於將非矽結晶體結構(例如，III-N)橫向成長在溝槽材料上方。在部分實施例中，LEO處理有利於傾斜側壁刻面的形成。
方法802在將一或多個半導體裝置層形成在於操作830形成的高架晶體結構上方的操作840完成。操作840可需要，例如，磊晶成長通道層、及/或極化層、及/或量子井堆疊等。可在操作840使用已知適用於形成期望裝置層的任何磊晶處理。然後可用任何習知方式進行裝置終端及互連，以完成半導體裝置(例如，在圖4A-6B之背景中於本文它處描述的任何裝置)。
圖8C係根據實施例描繪將包括矽MOSFET及GaN HFET的SoC形成在設置在介面層上方的異質磊晶GaN結 構上之方法803的流程圖。方法803係合併方法801或802的一例示實施例。圖9A-9H係根據部分實施例隨著於圖8C中說明之方法中的選擇操作的實施而發展之SoC的橫剖面圖。
首先參考圖8C，方法803在將溝槽形成在矽基板的部分中的操作811開始。在部分實施例中，將多於1μm深度、且面積至少係1μm2的深溝槽圖案化至(100)矽基板中。在操作812，例如，使用已知用於所選材料的任何磊晶處理，將HT穩定介面材料形成在暴露的(100)矽表面上。在部分實施例中，HT穩定介面材料完全回填基板溝槽凹陷，但在部分替代實施例中，HT穩定介面材料僅設置在基板溝槽凹陷的底部。在針對SoC 101進一步描繪於圖9A中的例示實施例中，HT穩定介面材料113在區域103內與基板105共面，同時基板區域102已圖案化以形成非平面矽鰭部906。
方法803在操作813繼續，將<110>定向的溝槽帶形成在(100)矽表面上方。在進一步描繪於圖9B中的例示實施例中，將溝槽材料115形成在第一基板表面區域102內的鰭部906上方，並更圖案化為第二表面表面區域103內的溝槽916。
返回至圖8C，在操作821，將成核層形成在HT穩定材料表面上方，並使用第一磊晶成長條件將GaN成長在溝槽內。薄成核層(例如，10-50nm厚)可，例如，藉由化學氣相沈積(CVD)、氣相沈積(PVD/濺鍍)、或分子 束磊晶(MBE)磊晶地沈積。此層有利地選擇為暴露的晶體介面材料表面並可不形成在溝槽材料上(例如，介電/氧化物)。然而，在部分實施例中，不選擇成核層，並將非晶材料形成在非晶體溝槽材料上。在其他實施例中，沒有成核層成長在介面材料上方。GaN在操作821成長，直到到達模板側壁的垂直高度。當溝槽實質填充時，可終止操作821。在進一步描繪於圖9C中的例示實施例中，在操作821終止時，III-N半導體結構930與溝槽材料115實質共面。
返回至圖8，在操作831，藉由，例如，具有有利於傾斜刻面之條件的GaN LEO處理將額外GaN晶體形成在模板溝槽外側。針對該等例示實施例，將在操作821使用之第一GaN成長壓力、第一GaN成長溫度、及第一N/Ga成長前驅物比率的至少一者改變為第二(更高)GaN成長壓力、第二(更低)GaN成長溫度、或第二(更高)N/Ga成長前驅物比率的至少一者。在一例示實施例中，在操作831將在操作821使用的第一GaN成長壓力增加至在30-350托之範圍中的第二GaN成長壓力；在操作831將在操作821使用的第一GaN成長溫度減少至在950-1150℃之範圍中的第二GaN成長溫度；及在操作831將在操作821使用的第一N/Ga成長前驅物比率增加至在100-5000NH3/TMG之範圍中的第二N/Ga成長前驅物比率。在操作831，GaN高架晶體結構930有利地以不多於1μm成長在溝槽材料表面上方。如進一步於圖9C及9D中描繪的， 在操作831的最初部分期間形成具有尖峰輪廓的上昇晶體結構930A、930B、及930C。使用額外的LEO持續時間，該等尖峰膨脹成梯形輪廓，其繼續膨脹成描繪於圖9E中的合併上昇結構130。
返回至圖8C，在操作841，將包括III-N極化層的裝置層成長在藉由GaN LEO操作831形成的上昇GaN晶體結構上方。可使用任何習知磊晶處理以形成III-N極化層。如進一步於圖9F中描繪的，極化層450包括將在與高架晶體結構130的介面形成2DEG的III-N極化層。在操作851(圖8C)，將閘極堆疊沈積在III-N極化層上方。在進一步描繪於圖9G的例示實施例中，閘極堆疊的形成更需要閘極介電質960A的沈積及閘極電極960B的沈積。可使用任何已知的介電質沈積處理，諸如，CVD及ALD，以形成閘極介電質960A。可使用任何已知的金屬沈積處理，諸如，CVD、ALD、及/或PVD，以形成閘極電極960B。
方法803(圖8C)在III-N源極/汲極終端係藉由使用任何已知技術磊晶成長源極/汲極半導體而形成的操作852繼續。例如，上昇源極/汲極半導體可在沈積閘極介電質及閘極電極在III-N極化層上方之後成長。或者，上昇源極/汲極半導體可在沈積閘極介電質及閘極電極在III-N極化層上方之前成長。在操作853，將以矽為基的MOSFET形成在基板上方。在操作853可需要任何已知的MOSFET製程。在進一步於9H描繪的例示實施例中，使用任何已 知技術形成非平面MOSFET 125(例如，finFET)。在替代實施例中，可形成平面MOSFET。方法803(圖8C)在使用任何已知後端金屬化處理將以矽為基的MOSFET與以III-N為基的HFET互連的操作860結束。
圖10描繪根據本發明之實施例的系統1000，其中行動計算平台1005及/或資料伺服器機器1006使用包括設置在HT穩定介面層上方的至少一個GaN HFET的IC。伺服器機器1006可係任何商業伺服器，例如，包括設置在機架內並針對電子資料處理網路連接在一起之任何數目的高效能計算平台，其在例示實施例中包括封裝單石IC 1050。行動計算平台1005可係組態用於電子資料顯示、電子資料處理、或無線電子資料傳輸等各者的任何可攜式裝置。例如，行動計算平台1005可係任何平板電腦、智慧型手機、膝上型電腦等，並可包括顯示螢幕(例如，電容式、電感式、電阻式、或光學觸控螢幕)、晶片級或封裝級整合系統1010、及電池1015。
無論是否設置在描繪於擴大圖1020的整合系統1010內或作為伺服器機器1006內的單獨封裝晶片，封裝單石IC 1050包括記憶體晶片(例如，RAM)、或處理器晶片(例如，微處理器、多核心處理器、或圖形處理器等)，其包括，例如，如本文它處描述之設置在HT穩定介面層上方的至少一個III-N HFET。單石IC 1050可更連同電源管理積體電路(PMIC)1030、包括寬頻RF(無線)發射器及/或接收器(TX/RX)的RF(無線)積體電路 (RFIC)1025(例如，包括數位基帶及更包含在傳輸路徑上的功率放大器及在接收路徑上之低雜訊放大器的類比前端模組)、及其控制器1035的一或多者耦接至板、基板、或插入器1060。
在功能上，PMIC 1030可實施電池電源調節、DC至DC轉換等，並也具有耦接至電池1015的輸入並具有提供電流供應至其他功能模組的輸出。如進一步說明的，在範例實施例中，RFIC 1025可具有耦接至天線(未圖示)的輸出，以實作任何數目的無線標準或協定，包括但未限於，Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、彼等的衍生，以及指定為3G、4G、5G、及之後的任何其他無線協定。在其他實作中，可將此等板級模組各者整合至耦接至單石IC 1050之封裝基板的分離IC上或整合在耦接至單石IC 1050之封裝基板的單一IC內。
圖11係根據本揭示發明的至少部分實作配置之計算裝置1130的功能方塊圖。例如，計算裝置1130可在平台1005或伺服器機器1006內側發現。根據本發明的實施例，裝置1130更包括托管許多組件的主機板1132，諸如，但未限於，處理器1134(例如，應用處理器)，其可更合併設置在HT穩定介面層上方的至少一個III-NHFET。處理器1134可實體及/或電耦接至主機板1132。 在部分範例中，處理器1134包括封裝在處理器1134內的積體電路晶粒。通常，術語「處理器」或「微處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉移為可進一步儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之一部分。
在各種範例中，一或多個通訊晶片1136也可實體及/或電耦接至主機板1132。在其他實作中，通訊晶片1136可係處理器1134的一部分。取決於其應用，計算裝置1130可包括可能或可能不實體及電耦接至主機板1132的其他組件。此等其他組件包括，但未限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、照相機、及大量儲存裝置(例如，硬碟驅動器、固態硬碟(SSD)、光碟(CD)、及數位多樣化光碟(DVD)等)等。
通訊晶片1136可致能用於將資料轉移至計算裝置1130或自其轉移資料的無線通訊。術語「無線」及其衍生術語可用於描述可經由透過非實質媒體使用調變電磁輻射通訊資料的電路、裝置、系統、方法、技術、通信頻道等。該術語未暗示該等關聯裝置不包含任何線路，雖然在部分實施例中彼等可不含。通訊晶片1136可實作任何數 目的無線標準或協定，包括，但未限於，本文它處描述的標準或協定。如所討論的，計算裝置1130可包括複數個通信晶片1136。例如，第一通訊晶片可專用於較短範圍的無線通訊，諸如，Wi-Fi及藍牙，且第二通訊晶片可專用於較長範圍的無線通訊，諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
雖然已參考各種實作描述本文陳述的特定特性，此描述並未企圖以限制方式構成。因此，本文描述之實作的各種修改、以及其他實作被視為在本揭示發明的精神及範圍內對熟悉本發明之人士係明顯的。
將認知本發明並未受限於如此描述的實施例，而能以修改及變化實踐而不脫離隨附之申請專利範圍的範圍。例如，上述實施例可包括進一步於下文提供之特性的具體組合。
在一或多個第一實施例中，一種晶體異質結構，包含具有第一結晶度的基板、設置在該基板上方的溝槽材料、及具有第二結晶度，設置在該溝槽材料中之一或多個溝槽中的高架結構。將一種介面材料設置在該高架結構及該基板之間的該溝槽的底部，其中該介面材料包含設置在該溝槽材料及該基板之間的層間層、設置在該高架結構及該溝槽材料之間的層間層的至少一者。
為促進第一實施例，該溝槽材料包含一或多種非晶材料。該基板表面包含以少於10°斜切的(111)矽或(100)矽。該高架結構包含III-N材料，其具有相對於平 行於該基板之該(111)或(100)平面不多於10°的c-平面。該溝槽具有少於150nm的最小橫向尺寸，且該溝槽的深度係至少10nm。
為促進上文剛提及的實施例，該溝槽具有在10nm及50nm之間的最小橫向尺寸。
為促進第一實施例，該介面材料包含設置在該溝槽材料及該基板之間的一或多個材料層，且該溝槽座落在設置在該溝槽材料及該基板之間的該等材料層之一或多者的至少一者上。
為促進上文剛提及的實施例，該介面材料包含具有六角或立方晶體微結構，並具有從該基板之介面至該溝槽材料的介面在10nm及2μm之間的總厚度的至少一層。
為促進上文剛提及的實施例，該介面材料包含AlN、GaN、及AlGaN的至少一層。
為促進上文剛提及的實施例，該介面材料包含複數個在組成上不同的材料層或一或多個在組成上遞變的層。
為促進上文剛提及的實施例，該介面材料包含在GaAs上的AlAs、AlAs、GaP、MgO的至少一層。
為促進第一實施例，該III-N材料包含GaN的至少一材料層、該介面材料包含設置在該溝槽材料及該GaN材料層之間的一或多個材料、且該等材料層之該一或多者的該至少一者包含該溝槽的襯墊。
為促進上文剛提及的實施例，設置在該溝槽內之該介面材料的至少一部分具有六角形微結構，且設置在該溝槽 材料上方之該介面材料的至少一部分具有非晶微結構。
為促進上文剛提及的實施例，該介面材料包含AlN、HfN、TiAlN、SiC、ScN、或ZnO的至少一層，並具有從該基板之介面至該GaN材料層的介面之少於50nm的總厚度。
為促進第一實施例，該介面材料局限在第二溝槽內，該第二溝槽包含在該基板中之至少1μm2的凹部、使該介面材料及該一或多個溝槽的底部凹陷至低於該基板半導體的頂表面、該高架結構具有一對傾斜側壁刻面，其係以50-80度的角度與該c-平面相交的半極性平面、且該高架結構具有高於該溝槽材料的頂表面之至少係該溝槽的橫向寬度之倍的z高度。
在一或多個第二實施例中，一種半導體裝置，包含結晶矽基板、設置在該基板上方的溝槽材料、已設置在該溝槽材料中的一或多個第一溝槽中的高架結晶非矽結構、及設置在該高架結構及該基板之間的該溝槽之底部的介面材料。該介面材料包含設置在該溝槽材料及該基板之間的材料層、或設置在該高架結構及該溝槽材料之間的材料層的至少一者。該裝置更包含設置在該高架結構的表面上方的一或多個晶體裝置層，及耦接至該一或多個裝置層的一或多個裝置終端。
為促進第二實施例，該高架結構包含設置在該溝槽材料上方的III-N晶體材料。該裝置層包含III-N極化層，其具有與設置在該III-N極化層及該溝槽材料之間的該 III-N晶體材料不同的組成。將包含該一或多個裝置終端之第一者的閘極堆疊設置在該III-N極化層及該高架結構的通道區域上方。將源極終端及汲極終端設置在該閘極堆疊的相對側上。
為促進上文剛提及的實施例，設置在該閘極及該溝槽材料之間的該III-N極化層及該III-N晶體材料包含從該溝槽材料延伸的鰭部。藉由一或多個非晶介電材料分隔該鰭部的該III-N晶體材料及設置在該一或多個溝槽內的晶體或多晶材料。
為促進上文剛提及的實施例，該基板表面包含以少於10°偏切的(100)矽、該高架結構包含III-N材料島，其具有相對於平行於該基板之該(111)或(100)平面不多於10°的c-平面、該一或多個第一溝槽包含在該基板表面的<113>方向上延伸之二或多個平行的第一溝槽、該介面層局限在第二溝槽內，該第二溝槽包含在該基板中的凹部、使該介面層及該二或多個平行之第一溝槽的底部凹陷至低於該基板的頂表面、及將該鰭部的該III-N晶體材料設置在該二或多個平行之第一溝槽的相鄰對之間。
為促進第二實施例，該裝置更包含設置在相鄰於該高架結構之該基板表面的區域上方之矽通道化的MOSFET。
在一或多個第三實施例中，形成晶體異質結構的方法包含形成一或多個溝槽在設置在具有第一結晶度之基板上方的溝槽材料層中。該方法包含藉由使該溝槽座落在該介面材料上或藉由將該介面材料沈積在該一或多個溝槽內的 任一方式將介面材料形成在該一或多個溝槽的該底部。該方法包含將第二結晶度的高架晶體結構磊晶成長在設置在該一或多個溝槽內的該介面材料上方，及將一或多個裝置層成長在該高架結構上方。
為促進上文剛提及的實施例，該基板表面包含以少於10°偏切的(111)矽或(100)矽、將該溝槽形成在該溝槽材料層中的步驟更包含將暴露該基板表面的一對溝槽蝕刻至介電層中、及形成該介面材料的步驟更包含以不超過700℃的低溫沈積處理將襯墊沈積在該溝槽內及該暴露的基板表面上方。
為促進第三實施例，該基板表面包含以少於10°偏切的(111)矽或(100)矽、形成該介面材料的步驟更包含使用超過700℃的高溫處理從該基板表面磊晶成長該介面材料、及將該溝槽形成在該溝槽材料層中的步驟更包含將暴露該介面材料的一對溝槽蝕刻至介電層中。
為促進上文剛提及的實施例，形成該介面材料的步驟更包含磊晶成長在組成上遞變的III-N晶體材料或複數個在組成上變化的III-N晶體材料的至少一者。
為促進第三實施例，該方法更包含將第二溝槽蝕刻在該基板內、及沈積該溝槽材料及該介面材料在該第二溝槽內。
為促進第三實施例，磊晶成長該高架結構的步驟更包含以有利於不平行且不垂直於c-平面的纖鋅礦晶體刻面的速率將該結構的至少一部分橫向地成長在該溝槽材料上 方。該方法更包含沈積裝置終端在平行於該c-平面之該凸起的半導體結構的該頂表面上方。
為促進第三實施例，將該高架結構磊晶成長在該溝槽內的步驟更包含磊晶成長GaN材料、成長該一或多個裝置層的步驟更包含將III-N極化層成長在該GaN材料上方、及使該GaN材料選擇性地凹陷以形成從設置在該一或多個溝槽的相鄰對之間的溝槽材料延伸的鰭部。
為促進上文剛提及的實施例，該方法更包含將閘極堆疊沈積在該極化層上方、及將源極終端及汲極終端形成在該閘極堆疊的相對側上。
為促進上文剛提及的實施例，該方法更包含在相鄰於該晶體異質結構之該基板的第二區域中將MOSFET形成在(100)矽表面上方，其中形成該MOSFET的步驟更包含形成第二閘極堆疊在相鄰於該高架半導體結構的該(100)矽表面上方、及形成在沿著該<110>方向上與該第二閘極堆疊對準的第二源極終端及第二汲極終端。
然而，上述實施例並未受限於此方面，且在各種實作中，上述實施例可包括僅實行此種特性之子集、實行此種特性的不同次序、實行此種特性的不同組合、及/或實行明顯列示之該等特性以外的特性。因此，本發明的範圍應參考隨附的申請專利範圍，連同參考給予此種申請專利範圍的權利之等效實體的完整範圍而決定。
101‧‧‧系統單晶片(SoC)
102‧‧‧第一晶體基板表面區域
103‧‧‧第二晶體基板表面區域
105‧‧‧基板
113‧‧‧介面層
115‧‧‧溝槽材料
125‧‧‧MOSFET
130‧‧‧高架非矽結晶體結構
160‧‧‧HFET

Claims (26)

  1. 一種晶體異質結構，包含：基板，具有第一結晶度；溝槽材料，設置在該基板上方；高架結構，具有第二結晶度，設置在該溝槽材料中的一或多個溝槽中；及介面材料，設置在該高架結構及該基板之間的該溝槽的底部，其中該介面材料包含至少下列一者：層間層，設置在該溝槽材料及該基板之間；或層間層，設置在該高架結構及該溝槽材料之間。
  2. 如申請專利範圍第1項的異質結構，其中：該溝槽材料包含一或多種非晶材料；該基板表面包含以少於10°斜切的(111)矽或(100)矽；該高架結構包含III-N材料，其具有相對於平行於該基板之該(111)或(100)平面不多於10°的c-平面；及該溝槽具有少於150nm的最小橫向尺寸，且該溝槽的深度係至少10nm。
  3. 如申請專利範圍第2項的異質結構，其中該溝槽具有在10nm及50nm之間的最小橫向尺寸。
  4. 如申請專利範圍第2項的異質結構，其中：該介面材料包含設置在該溝槽材料及該基板之間的一或多個材料層；及該溝槽座落在設置在該溝槽材料及該基板之間的該等 材料層之一或多者的至少一者上。
  5. 如申請專利範圍第4項的異質結構，其中該介面材料包含具有六角或立方晶體微結構，並具有從該基板之介面至該溝槽材料的介面在10nm及2μm之間的總厚度的至少一層。
  6. 如申請專利範圍第5項的異質結構，其中該介面材料包含AlN、GaN、及AlGaN的至少一層。
  7. 如申請專利範圍第6項的異質結構，其中：該介面材料包含複數個在組成上不同的材料層或一或多個在組成上遞變的層。
  8. 如申請專利範圍第5項的異質結構，其中該介面材料包含在GaAs上的AlAs、AlAs、GaP、MgO的至少一層。
  9. 如申請專利範圍第2項的異質結構，其中：該III-N材料包含GaN的至少一材料層；該介面材料包含設置在該溝槽材料及該GaN材料層之間的一或多個材料；及該等材料層之該一或多者的該至少一者包含該溝槽的襯墊。
  10. 如申請專利範圍第9項的異質結構，其中：設置在該溝槽內之該介面材料的至少一部分具有六角形微結構；且設置在該溝槽材料上方之該介面材料的至少一部分具有非晶微結構。
  11. 如申請專利範圍第10項的異質結構，其中該介面材料包含AlN、HfN、TiAlN、SiC、ScN、或ZnO的至少一層，並具有從該基板之介面至該GaN材料層的介面之少於50nm的總厚度。
  12. 如申請專利範圍第2項的異質結構，其中：該介面材料局限在第二溝槽內，該第二溝槽包含在該基板中之至少1μm2的凹部；使該介面材料及該一或多個溝槽的底部凹陷至低於該基板半導體的頂表面；該高架結構具有一對傾斜側壁刻面，其係以50-80度的角度與該c-平面相交的半極性平面；及該高架結構具有高於該溝槽材料的頂表面之至少係該溝槽的橫向寬度之倍的z高度。
  13. 一種半導體裝置，包含：矽結晶基板；溝槽材料，設置在該基板上方；高架非矽結晶結構，已設置在該溝槽材料中的一或多個第一溝槽中；介面材料，設置在該高架結構及該基板之間的該溝槽的底部，其中該介面材料包含至少下列一者：材料層，設置在該溝槽材料及該基板之間；或材料層，設置在該高架結構及該溝槽材料之間；一或多個晶體裝置層，設置在該高架結構的表面上方；及 一或多個裝置終端，耦接至該一或多個裝置層。
  14. 如申請專利範圍第13項的裝置，其中：該高架結構包含設置在該溝槽材料上方的III-N晶體材料；該裝置層包含III-N極化層，其具有與設置在該III-N極化層及該溝槽材料之間的該III-N晶體材料不同的組成；將包含該一或多個裝置終端之第一者的閘極堆疊設置在該III-N極化層及該高架結構的通道區域上方；及將源極終端及汲極終端設置在該閘極堆疊的相對側上。
  15. 如申請專利範圍第14項的裝置，其中：設置在該閘極堆疊及該溝槽材料之間的該III-N極化層及該III-N晶體材料包含從該溝槽材料延伸的鰭部；藉由一或多個非晶介電材料分隔該鰭部的該III-N晶體材料及設置在該一或多個溝槽內的晶體或多晶材料。
  16. 如申請專利範圍第15項的裝置，其中：該基板表面包含以少於10°偏切的(100)矽；該高架結構包含III-N材料島，其具有相對於平行於該基板之該(111)或(100)平面不多於10°的c-平面；該一或多個第一溝槽包含在該基板表面的<113>方向上延伸之二或多個平行的第一溝槽；該介面層局限在第二溝槽內，該第二溝槽包含在該基板中的凹部； 使該介面層及該二或多個平行之第一溝槽的底部凹陷至低於該基板的頂表面；及將該鰭部的該III-N晶體材料設置在該二或多個平行之第一溝槽的相鄰對之間。
  17. 如申請專利範圍第13項的裝置，更包含：矽通道化的MOSFET，設置在相鄰於該高架結構之該基板表面的區域上方。
  18. 一種形成晶體異質結構的方法，該方法包含：形成一或多個溝槽在設置在具有第一結晶度之基板上方的溝槽材料層中；藉由使該溝槽座落在該介面材料上或藉由將該介面材料沈積在該一或多個溝槽內，將介面材料形成在該一或多個溝槽的該底部；及將第二結晶度的高架晶體結構磊晶成長在設置在該一或多個溝槽內的該介面材料上方；及將一或多個裝置層成長在該高架結構上方。
  19. 如申請專利範圍第18項之方法，其中：該基板表面包含以少於10°偏切的(111)矽或(100)矽；將該溝槽形成在該溝槽材料層中更包含將暴露該基板表面的一對溝槽蝕刻至介電層中；及形成該介面材料沈積更包含以不超過700℃的低溫沈積處理將襯墊形成在該溝槽內及該暴露的基板表面上方。
  20. 如申請專利範圍第18項之方法，其中： 該基板表面包含以少於10°偏切的(111)矽或(100)矽；形成該介面材料更包含使用超過700℃的高溫處理從該基板表面磊晶成長該介面材料；及將該溝槽形成在該溝槽材料層中更包含將暴露該介面材料的一對溝槽蝕刻至介電層中。
  21. 如申請專利範圍第20項的方法，其中形成該介面材料更包含磊晶成長在組成上遞變的III-N晶體材料或複數個在組成上變化的III-N晶體材料的至少一者。
  22. 如申請專利範圍第18項之方法，更包含：將第二溝槽蝕刻在該基板內；及沈積該溝槽材料及該介面材料在該第二溝槽內。
  23. 如申請專利範圍第18項之方法，其中：磊晶成長該高架結構更包含以有利於不平行且不垂直於c-平面的纖鋅礦晶體刻面的速率將該結構的至少一部分橫向地成長在該溝槽材料上方；及該方法更包含沈積裝置終端在平行於該c-平面之該凸起的半導體結構的該頂表面上方。
  24. 如申請專利範圍第18項的方法，其中：將該高架結構磊晶成長在該溝槽內更包含磊晶成長GaN材料；成長該一或多個裝置層更包含將III-N極化層成長在該GaN材料上方；及使該GaN材料選擇性地凹陷以形成從設置在該一或 多個溝槽的相鄰對之間的溝槽材料延伸的鰭部。
  25. 如申請專利範圍第24項之方法，其中該方法更包含：將閘極堆疊沈積在該極化層上方；及將源極終端及汲極終端形成在該閘極堆疊的相對側上。
  26. 如申請專利範圍第25項的方法，更包含在相鄰於該晶體異質結構之該基板的第二區域中將MOSFET形成在(100)矽表面上方，其中形成該MOSFET更包含：形成第二閘極堆疊在相鄰於該高架半導體結構的該(100)矽表面上方；及形成在沿著該<110>方向上與該第二閘極堆疊對準的第二源極終端及第二汲極終端。
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