TW201715523A - 記憶體資料之寫入追蹤裝置與方法 - Google Patents

記憶體資料之寫入追蹤裝置與方法 Download PDF

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Abstract

本案係為一種記憶體資料之寫入追蹤裝置與方法，應用對一列記憶體晶胞進行資料寫入，該記憶體資料之寫入追蹤裝置包含列虛擬記憶體晶胞以及判斷裝置，列虛擬記憶體晶胞受一虛擬字元線之一電壓信號的控制而進行資料寫入，且該等虛擬記憶體晶胞分別具有互不相同之資料寫入能力；判斷裝置係於一預定時間內計算出該列虛擬記憶體晶胞中已完成資料寫入的一晶胞數量並根據該晶胞數量而對該列記憶體晶胞進行一資料寫入能力的調整。

Description

記憶體資料之寫入追蹤裝置與方法
本案係為一種記憶體資料之寫入追蹤裝置與方法，尤指可應用於列記憶體晶胞之記憶體資料之寫入追蹤裝置與方法。
請參見圖1，其係習知常見的單埠型靜態隨機存取記憶體（Static RAM，簡稱SRAM）單元的電路示意圖，其中包含了由四個電晶體PU1、PU2、PD1以及PD2所組成的栓鎖單元10以及由另外兩個電晶體PG1、PG2所組成的開關電路11，如此將可讓記憶體周邊的讀寫電路(本圖未示出)利用字元線 (word line) WL來對該栓鎖單元10及與之同一列上的其它栓鎖單元(本圖未示出)進行資料的讀取或寫入。
再請參見圖2A，其係為對圖1中的靜態隨機存取記憶體成功完成寫入資料的電壓波形示意圖，在進入時段TWL 之前，節點VL 的電壓原本處於高準位”1”且節點VR 的電壓原本處於低準位”0”，而記憶體周邊的讀寫電路(圖未示出)在進入時段TWL 後，便將左邊位元線BL上的電壓值VBL 拉低到接地電壓GND、把右邊位元線BLB(與該左邊位元線BL為反相互補)上的電壓值VBLB 拉高到電源電壓VDD並且利用字元線WL上的電壓來把開關電路11中的第一電晶體PG1與第二電晶體PG2打開，用以讓節點VL 的高準位電壓開始放電，直到與節點VL 的電壓足夠小到讓栓鎖單元10中右邊兩個電晶體PU2、PD2所組成的反相器電路102的輸出端電壓成功地由低準位”0”翻轉到高準位”1”，相對地，也讓節點VR 的低準位電壓開始充電，直到與節點VR 的電壓足夠大到讓栓鎖單元10中左邊兩個電晶體PU1、PD1所組成的反相器電路101的輸出端電壓成功地由高準位”1”轉換成低準位”0”。
而在圖2B中則表示出圖1中的靜態隨機存取記憶體成功無法成功完成寫入資料的電壓波形示意圖，同樣在進入時段TWL 之前，節點VL 的電壓原本處於高準位”1”且節點VR 的電壓原本處於低準位”0”，而記憶體周邊的讀寫電路(圖未示出)在進入時段TWL 後，便將左邊位元線BL上的電壓值VBL 拉低到接地電壓GND、將右邊位元線BLB上的電壓值VBLB 拉高到電源電壓VDD並且利用字元線(word line) WL上的電壓來把開關電路11中的第一電晶體PG1與第二電晶體PG2打開，用以讓節點VL 的高準位電壓開始放電，但是因為某些因素所導致的充放電速度過小，直到時段TWL 結束前，節點VL 的電壓都不足夠小到讓栓鎖單元10中右邊兩個電晶體PU2、PD2所組成的反相器電路102的輸出端電壓成功地由低準位”0”翻轉到高準位”1”，相對地，也讓節點VR 的電壓無法足夠大到讓栓鎖單元10中左邊兩個電晶體PU1、PD1所組成的反相器電路101的輸出端電壓成功地由高準位”1”轉換成低準位”0”，進而導致資料寫入失敗。為能確保資料成功寫入，必須保留足夠長的時段TWL ，但是過長的時段TWL 卻又容易造成電源的過度耗費，相當不利於可攜式電子裝置的應用。
針對上述問題，已有相關先前技術被發展出來，例如由W.N.Liao在SOCC，2013上所發表的” A 40nm 1.0Mb 6T pipeline  SRAM with digital-based Bit-Line Under-Drive, Three-Step-Up Word-Line, Adaptive Data-Aware Write-Assist with VCS tracking and Adaptive Voltage Detector for boosting control”技術文件以及由 F.Tachibana在ISSCC，2013上所發表的” A 27% active and 85% standby power reduction in dual-power-supply SRAM using BL power calculator and digitally controllable retention circuit”技術文件以及相關美國第8451672號專利，但是都無法提供完整的解決方案，例如W.N.Liao所提之先前技術僅能追蹤記憶體晶胞中電壓下拉(pull down)的過程是否正常，而無法真實反應整個寫入過程是否完成，因此無法有效改善整個寫入過程的缺失。至於F.Tachibana所提之先前技術則無法有彈性的隨製程變異來進行可適性寫入調整。因此，如何找到寫入時間長度最佳化的時段TWL 來改善習知靜態隨機存取記憶體及其寫入電路的技術缺失，實為發展本案之主要目的之一。
本案的主要目的在於提供一種記憶體資料之寫入追蹤裝置，用以對一列記憶體晶胞進行資料寫入，該裝置包含：一列虛擬記憶體晶胞，係受一虛擬字元線之一電壓信號的控制而進行資料寫入；一變異感測器，用以感測與資料寫入能力相關的一組記憶體晶胞電路參數；一判斷裝置，電性連接至該列虛擬記憶體晶胞與該變異感測器，其係根據該組記憶體晶胞電路參數之變化而調整一門檻值，並根據該列虛擬記憶體晶胞中已完成資料寫入的晶胞數量達到一門檻值而發出一致能信號；以及一字元線脈波產生器，電性連接至該判斷裝置、該列記憶體晶胞與該虛擬字元線，用以該電壓信號並因應該致能信號而將控制該列記憶體晶胞停止進行資料寫入。
本案之另一方面係為一種記憶體資料之寫入追蹤裝置，應用對一列記憶體晶胞進行資料寫入，該記憶體資料之寫入追蹤裝置包含：一列虛擬記憶體晶胞，其係受一虛擬字元線之一電壓信號的控制而進行資料寫入；一判斷裝置，電性連接至該列虛擬記憶體晶胞，其係於一預定時間內已完成資料寫入的晶胞數量達到一門檻值而發出一調整信號；以及一寫入電路，電性連接至該列記憶體晶胞與該判斷裝置，對於與寫入能力相關的一參數進行調整，直到該判斷裝置發出該調整信號為止。
本案之再一方面係為一種記憶體資料之寫入追蹤裝置，應用對一列記憶體晶胞進行資料寫入，該記憶體資料之寫入追蹤裝置包含：一列虛擬記憶體晶胞，其係受一虛擬字元線之一電壓信號的控制而進行資料寫入，且該等虛擬記憶體晶胞分別具有互不相同之資料寫入能力；以及一判斷裝置，電性連接至該列虛擬記憶體晶胞與該列記憶體晶胞，其係於一預定時間內計算出該列虛擬記憶體晶胞中已完成資料寫入的一晶胞數量並根據該晶胞數量而藉由一寫入電路與連接該寫入電路之寫入輔助電路更進一步對該列記憶體晶胞進行一資料寫入能力的調整提升。
根據上述構想，本案記憶體資料之寫入追蹤裝置中該變異感測器係可為一製程電壓溫度變異感測器。
根據上述構想，本案記憶體資料之寫入追蹤裝置中該判斷裝置係可為一計數器，用以累計已完成資料寫入的晶胞數量，並於該晶胞數量達到該門檻值而發出該致能信號給該字元線脈波產生器。
根據上述構想，本案記憶體資料之寫入追蹤裝置中該電壓信號之該第一狀態可為一高準位電壓狀態，該第二狀態可為一低準位電壓狀態，該字元線脈波產生器係可因應該致能信號而將該電壓信號由該高準位電壓狀態轉為該低準位電壓狀態。
根據上述構想，本案記憶體資料之寫入追蹤裝置中該列記憶體晶胞與該列虛擬記憶體晶胞中的每個記憶體晶胞的內部構造設計與規格皆相同，而且可以同樣的製程來完成。
根據上述構想，本案記憶體資料之寫入追蹤裝置中該門檻值係根據一變異感測器所感測到的與資料寫入能力相關的記憶體晶胞電路參數變化來進行調整。
根據上述構想，本案記憶體資料之寫入追蹤裝置中該寫入電路所調整之與寫入能力相關的該參數可為一負位元線上的電壓準位或是一字元線上的增壓幅度。
根據上述構想，本案記憶體資料之寫入追蹤裝置中該列虛擬記憶體晶胞係分別具有尺寸互異的金氧半電晶體，使其分別具有互不相同之資料寫入能力。
根據上述構想，本案記憶體資料之寫入追蹤裝置中該判斷裝置根據該數量而對該列記憶體晶胞進行之該資料寫入能力的調整係包含對於與寫入輔助能力相關的一參數進行調整，其中與寫入輔助能力相關的參數係為與該列記憶體晶胞相關的一負位元線上的電壓準位、一字元線上的增壓幅度或是一字元線脈波的寬度。
本案之又一方面係為一種記憶體資料之寫入追蹤方法，應用對一列記憶體晶胞進行資料寫入，該方法包含下列步驟：受一電壓信號的控制而對一列虛擬記憶體晶胞進行資料寫入，該列虛擬記憶體晶胞包含有複數個記憶體晶胞；根據已完成資料寫入的晶胞數量達到一門檻值而發出一信號；以及根據該信號之產生而改變對該列記憶體晶胞進行資料寫入時之電壓信號或是根據該信號之未產生而對於與寫入能力相關的一參數進行調整。
本案之再一方面係為一種記憶體資料之寫入追蹤方法，應用對一列記憶體晶胞進行資料寫入，該方法包含下列步驟：受一電壓信號的控制而對一列虛擬記憶體晶胞進行資料寫入，該列虛擬記憶體晶胞，且該等虛擬記憶體晶胞分別具有互不相同之資料寫入能力；以及於一預定時間內計算出已完成資料寫入的一晶胞數量並根據該晶胞數量而對該列記憶體晶胞進行一資料寫入能力的調整。
根據上述構想，本案記憶體資料之寫入追蹤方法中該等記憶體晶胞係可分別具有尺寸互異的金氧半電晶體，使該等記憶體晶胞分別具有互不相同之資料寫入能力。
根據上述構想，本案記憶體資料之寫入追蹤方法中根據該晶胞數量而對該列記憶體晶胞進行之該資料寫入能力的調整係可包含對於與寫入能力相關的一參數進行調整。
根據上述構想，本案記憶體資料之寫入追蹤方法中與寫入能力相關的一參數係可為與該列記憶體晶胞相關的一負位元線上的電壓準位、一字元線上的增壓幅度或是一字元線脈波的寬度。
根據上述構想，本案記憶體資料之寫入追蹤方法中根據該信號之產生而改變對該列記憶體晶胞進行資料寫入時之電壓信號由一高準位狀態轉成一低準位狀態，用以而控制該靜態隨機存取列記憶體晶胞停止進行資料寫入。
根據上述構想，本案記憶體資料之寫入追蹤方法中根據該信號之產生而對於與寫入能力相關的該參數進行調整，直到該判斷裝置發出該信號為止。
根據上述構想，本案記憶體資料之寫入追蹤方法中與寫入能力相關的該參數為一種使用一負位元線上的電壓準位或是一字元線上的增壓幅度的寫入輔助電路。
根據上述構想，本案記憶體資料之寫入追蹤方法中該門檻值係根據一變異感測器所感測到的與資料寫入能力相關的記憶體晶胞電路參數變化來進行調整，與資料寫入能力相關的記憶體晶胞電路參數係可為製程、電壓或溫度。
而以上述構想所完成之記憶體資料之寫入追蹤裝置與方法，將可以讓運用此技術所完成之靜態隨機存取記憶體具有可適性(adaptive)的寫入時間以及寫入能力，進而達到省電與寫入成功率都能兼顧的目的。
體現本案特徵與優點的一些典型實施例將在後段的說明中詳細敘述。應理解的是本案能夠在不同的樣態上具有各種的變化，其皆不脫離本案的範圍，且其中的說明及圖式在本質上係當作說明之用，而非用以限制本案。
請參見圖3，其係本案所發展出來關於一種記憶體資料之寫入追蹤裝置的第一較佳實施例電路方塊示意圖，本實施例是以靜態隨機存取記憶體(SRAM)為例來進行說明，但是本案實際上可以廣泛地應用於各類記憶體晶胞中，而不限於此實施例中。請先看到本實施例電路中係完成有一列虛擬(dummy)記憶體晶胞30，本例中係以一列中具有八個記憶體晶胞300~307為例來進行說明。而該列虛擬記憶體晶胞30係可選擇完成於一個靜態隨機存取列記憶體晶胞31的周邊，該靜態隨機存取列記憶體晶胞31中則具有M*N個靜態隨機存取記憶體晶胞，其中M與N大多是大於等於2的整數而形成一個記憶體晶胞陣列，而靜態隨機存取列記憶體晶胞31與該列虛擬記憶體晶胞30中的每個記憶體晶胞的內部構造皆相同於圖1中所示之靜態隨機存取記憶體一樣，而且以同樣的製程來完成，每個單元的設計規格也都相同，因為該列虛擬記憶體晶胞30主要就是用來模擬靜態隨機存取列記憶體晶胞31中某一列單元的操作行為。因此，該列虛擬記憶體晶胞30受一虛擬字元線DWL上的時脈信號以控制SRAM資料寫入的動作，與用以控制靜態隨機存取列記憶體晶胞31資料寫入的字元線WL的時脈信號一樣，都是由字元線脈波(word line pulse)產生器390來發出。
另外，本實施例中另外設有一個判斷裝置32，其係透過信號線DBL0~DBL7(也可稱為虛擬位元線，Dummy Bit Lines)來相對應電性連接至該列虛擬記憶體晶胞30中之八個記憶體晶胞300~307之位元線，用以模擬並判斷出該列虛擬記憶體晶胞30是否到達一個代表寫入成功的門檻值或其相關數據，並於到達該門檻值時發出一制能信號，用以決定字元線時脈信號的關閉時間。其中DBL0~DBL7係可分別為記憶體晶胞300~307的字元線，當然，判斷裝置32也可以是電性連接至與DBL0~DBL7極性相反的互補信號線DBLB0~DBLB7，並根據其上的信號變化來進行判斷，因為原理類似，故本例僅以DBL0~DBL7為例進行說明。
以下配合實際的操作動作來舉例說明：當外部的寫入電路39準備要對該靜態隨機存取列記憶體晶胞31中的某一列記憶體晶胞進行資料寫入動作時，系統可先對該列虛擬記憶體晶胞30進行重置(reset)，例如將八個記憶體晶胞300~307皆重置為”0”，然後，當字元線脈波(word line pulse)產生器390對於相對應該靜態隨機存取列記憶體晶胞31中的一列記憶體晶胞(例如圖中之310~317)的字元線WL發出一由低準位轉為高準位的電壓信號時，該虛擬字元線DWL也發出一由低準位轉為高準位的電壓信號來開啟該列虛擬記憶體晶胞30並開始將資料”1”寫入八個記憶體晶胞300~307之中，而判斷裝置32便透過信號線DBL0~DBL7的電壓變化以感測得知該等八個記憶體晶胞300~307是否已成功寫入資料”1”的數量，因此在本例中，可以利用一個計數器來完成該判斷裝置32，用以累計出寫入成功的記憶體晶胞數量，並於到達預先設定的門檻值時，判斷裝置32發出一致能信號，用以決定字元線WL上該電壓脈波信號的關閉時間。舉例來說，當設定的門檻值設為5時，就是當八個記憶體晶胞300~307中的某五個記憶體晶胞已成功寫入資料”1”時，以計數器所完成判斷裝置32透過信號線DBL0~DBL7所偵測累計的計數值達到5時，判斷裝置32便會發出該致能信號到用以發出電壓信號給字元線WL的字元線脈波(word line pulse)產生器390，使該字元線脈波(word line pulse)產生器390將字元線WL上的該電壓信號由高轉低(即OFF)，進而結束寫入的動作。如此一來，透過設定的門檻值大小，將可以決定字元線脈波(word line pulse)產生器390所產生電壓信號的脈波寬度，也就是進一步決定了寫入動作的時間長度(write margin)。
至於門檻值大小的設定則可以進一步根據同一個積體電路晶片上所設置的變異感測器所感測到的與資料寫入能力相關的記憶體晶胞電路參數變化來進行調整。例如，透過靜態隨機存取列記憶體晶胞31所在的積體電路晶片上所設置的製程-電壓-溫度變異感測器(簡稱PVT sensor)38所感測到的電晶體有關之參數變化來進行調整，例如，當感測到的製程變異可能會造成電壓下拉的驅動力不足時，便可將門檻值(即計數器的設定)調到較大的值，用以爭取較長的寫入時間，進而確保資料寫入動作的成功，反之，當感測到的製程的變異亦可能造成電壓下拉的驅動力足夠大時，則可以將門檻值調到較小的值，用以縮短寫入時間，進而省去不必要的耗能。至於溫度與電壓的變異也會被列入參考，其原理與製程變異大同小異，故不再贅述。而此處之自動調整動作可以在進行產品封裝測試時完成，也可在每一次系統開機的時候進行，當然也可以在系統運行時每隔一段時間便進行校正一次。如此一來，本案技術所完成之靜態隨機存取記憶體將具有可適性(adaptive)的寫入時間，進而達到省電與寫入成功率都能兼顧的目的。
另外，除了調整字元線脈波(word line pulse)產生器390所產生電壓信號的脈波寬度外，請參見圖4，也可以藉由寫入輔助電路41來微調改善寫入電路40的寫入能力。舉例來說，運用負位元線(Negative Bit-Line)技術以及字元線增壓技術 (Word-line boost) 有關之寫入輔助電路都可以改善資料寫入能力，因此也可以因應上述製程電壓溫度變異感測器38所感測到的變化來動態調整負位元線(Negative Bit-Line)上的電壓準位以及字元線上的增壓幅度。換言之，透過本實施例的技術手段可以因應當時電路的特性來分別或同時調整至少三種的參數來最佳化該靜態隨機存取列記憶體晶胞31的寫入能力，進而在耗電與寫入成功率之間取得一較佳的平衡點。通常，將負位元線(Negative Bit-Line)上的電壓準位向更負的方向調整、將字元線上的電壓加大或是將字元線上的電壓脈波寬度加大皆可增強寫入能力，但是都會伴隨著耗能變大的缺失，而本案可藉由新的技術手段來找到寫入能力與耗能間的最佳化配置。
再請參見圖4，其係本案所發展出來關於一種記憶體資料之寫入追蹤裝置的第二較佳實施例電路方塊示意圖，其與第一較佳實施例電路一樣皆具有一列虛擬記憶體晶胞30、靜態隨機存取列記憶體晶胞31，而且每個單元皆以同樣的製程來完成，每個單元的設計與規格也都相同，該列虛擬記憶體晶胞30同樣受一虛擬字元線DWL上時脈信號的控制來進行SRAM資料寫入的動作。另外，本實施例中同樣設有一個判斷裝置32，透過信號線DBL0~DBL7(也就是上述之虛擬位元線Dummy Bit Lines)來相對應電性連接至該列虛擬記憶體晶胞30中之八個記憶體晶胞300~307之位元線，用以模擬在一固定的預定時間(也就是字元線脈波的寬度固定)內累計出該列虛擬記憶體晶胞30中寫入成功的單元數量，並於到達一門檻值時發出一調整信號，然後根據該調整信號之觸發來調整一寫入電路40的特性，而該寫入電路40可以進一步具有調整負位元線(Negative Bit-Line)上的電壓準位以及字元線上的增壓幅度的寫入輔助電路41，用以改善列虛擬記憶體晶胞30以及靜態隨機存取列記憶體晶胞31的資料寫入能力。
以下係根據上述實施例之電路並配合其實際的操作動作來舉例說明：當系統準備要對該靜態隨機存取列記憶體晶胞31中的某一列記憶體晶胞進行資料寫入動作時，便可先對該列虛擬記憶體晶胞30進行重置(reset)，例如將八個記憶體晶胞300~307皆重置為”0”， 至於寫入電路40也先將功能關閉。然後，當字元線脈波(word line pulse)產生器390對於相對應該靜態隨機存取列記憶體晶胞31中的一列記憶體晶胞(例如圖中之310~317)的字元線WL發出一由低準位轉為高準位的電壓時脈信號時，該電壓時脈信號也被導入該虛擬字元線DWL來用以開啟該列虛擬記憶體晶胞30並開始將資料”1”寫入八個記憶體晶胞300~307之中，而經過一預設時間後，判斷裝置32便會累計出一計數值來代表寫入成功的單元數量，然後再將計數值與一門檻值來進行比對，當計數值尚未能大於門檻值時，代表寫入能力不足，無法確保在預定時間內把資料成功寫入記憶體晶胞內。因此寫入電路40便逐步將功能開啟，並從負位元線(Negative Bit-Line)上的負電壓準位絕對值的最小值以及字元線上的增壓幅度的最小準位逐漸向上提升，並於寫入電路40完成一次功能調整後就再進行一次計數值與門檻值的比對，判斷裝置32會直到計數值與門檻值相等後再發出該調整信號給寫入電路40，使得寫入電路40停止改變參數。而最後得到的參數將是一組最佳化的寫入輔助相關參數，同樣可以在耗電與寫入成功率之間取得一較佳的平衡點。
至於上述門檻值大小的設定則同樣可以根據同一個積體電路晶片上所設置的變異感測器所感測到的與資料寫入能力相關的記憶體晶胞電路參數變化來進行調整。例如，透過靜態隨機存取列記憶體晶胞31所在的積體電路晶片上所設置的製程電壓溫度變異感測器(簡稱PVT sensor)38所感測到的參數變化來進行調整，例如，當感測到的製程變異造成電壓下拉的驅動力不足時，便可將門檻值調到較大的值，用以爭取較長的寫入時間，進而確保寫入動作成功，反之，當感測到的製程變異造成電壓下拉的驅動力足夠時，則可以將門檻值調到較小的值，用以縮短寫入時間，進而省去不必要的耗能。至於溫度與電壓的變異也可以被列入參考，其原理大同小異，故不再贅述。而此處之自動調整動作可以在進行產品封裝測試時完成，也可在每一次系統開機的時候進行，當然也可以在系統運行時每隔一段時間便進行校正一次。如此一來，本案技術所完成之靜態隨機存取記憶體將具有可適性(adaptive)的寫入能力，進而達到省電與寫入成功率都能兼顧的目的。
再請參見圖5a，其係上述實施例之電路所完成的一種記憶體資料之寫入追蹤方法的第一實施例流程示意圖，主要可應用對列記憶體晶胞進行資料寫入的時候，首先，根據一組記憶體晶胞電路參數之變化而調整一門檻值(步驟50)，並受一電壓信號的控制而對已重置為”0”的一列虛擬記憶體晶胞進行資料”1”的寫入(步驟51)，而該列虛擬記憶體晶胞包含有N個記憶體晶胞；接著根據N個記憶體晶胞中已完成資料”1”寫入的記憶體晶胞數量是否已達到該門檻值來進行判斷(步驟52)，若是尚未達到門檻值(判斷為”否”)便持續寫入動作，直到達到計數器所設之門檻值(判斷為”是”)後而發出該信號(步驟54)，而根據該信號之產生而改變對該列記憶體晶胞進行資料寫入時之電壓信號 (步驟55)，如此將可以達到省電與寫入成功率都能兼顧的目的。
至於圖5b，其係上述電路所完成的一種記憶體資料之寫入追蹤方法的第二實施例流程示意圖，主要可應用對列記憶體晶胞進行資料寫入的時候，首先，根據一組記憶體晶胞電路參數之變化而調整一門檻值或是一預定時間(步驟56)，並受一電壓信號的控制而對已重置為”0”的一列虛擬記憶體晶胞進行資料”1”的寫入(步驟57)，而該列虛擬記憶體晶胞包含有N個記憶體晶胞；接著根據N個記憶體晶胞中已完成資料”1”寫入的記憶體晶胞數量是否在該預定時間內已達到該門檻值來進行判斷(步驟58)，若是尚未達到門檻值(否)便可對於與寫入輔助能力相關的一參數進行調整(步驟59)，然後再回到步驟57進行再一次的測試，並於該預定時間內達到門檻值後而結束調整，如此將可以達到省電與寫入成功率都能兼顧的目的。而上述步驟59中對於與寫入輔助能力相關的一參數進行調整之實施例便可以是對上述寫入電路40中的參數進行調整或是其它相關的資料寫入能力的調整。
再請參見圖6，其係本案對於記憶體資料之寫入追蹤裝置所發展出來之第三較佳實施例，也是應用對列記憶體晶胞進行資料寫入，該記憶體資料之寫入追蹤裝置包含一列虛擬記憶體晶胞60，其包含有N個記憶體晶胞，其係受一虛擬字元線DWL之一電壓信號的控制而對該等N個記憶體晶胞進行資料寫入，於前述實施例之不同處在於該等N個記憶體晶胞分別具有互不相同之資料寫入能力。以N=7為例，可以是分別代表7種不同寫入能力的記憶體晶胞601~607。然後在一固定的預定時間(也就是將字元線脈波信號的高準位的時間長度固定下來)內601~607對該等記憶體晶胞601~607寫入資料，並利用判斷裝置62計算出N個記憶體晶胞中已完成資料寫入的一數量，並根據該數量而對列記憶體晶胞61進行資料寫入能力的調整。而判斷裝置62可以是利用常見的數位邏輯電路(如計數器)來完成，用以累計在預定時間內成功寫入資料的單元數目，進而利用此一數目來對列記憶體晶胞61所屬的寫入電路610或寫入輔助電路(未圖示)的寫入能力進行調整，例如調整負位元線(Negative Bit-Line)上的電壓準位以及字元線上的增壓幅度等與資料寫入能力相關的參數。另外，設置不同寫入能力的記憶體晶胞601~607可以涵蓋更廣的製程或溫度的變異，更增本案的功效。而分別完成不同寫入能力記憶體晶胞的方法可以是金氧半電晶體尺寸互不相同，或是金氧半電晶體的摻質摻雜濃度互不相同等等。
而為能清楚了解因製程的變異所造成記憶體晶胞間寫入能力的差別程度及其分佈，可以利用對於列記憶體晶胞61中每一列的記憶體晶胞進行資料寫入測試，用以測出將一列中的N個記憶體晶胞都完成寫入的時間值並加以統計，進而形成如圖7A所示之統計分佈圖，其中縱軸表示出樣本的數量，而橫軸則是以標準差為單位來進行表示，然後可以再分別從分佈圖中找出平均值以及正負一個標準差、正負二個標準差以及正負三個標準差(當然也可以選用其它的分散度組合) 的樣本所對應到的完成寫入時間值，然後再根據這些時間值所對應到的記憶體晶胞的尺寸或其它元件特性，接著據此數據來完成上述金氧半電晶體尺寸互不相同的記憶體晶胞601~607，例如圖7B之所示。如此一來，在固定的寫入時間內，以解碼器等數位邏輯電路所完成判斷裝置62便可根據已完成資料寫入的單元數量來對將可涵蓋更廣的變異範圍，而利用此結果便可以用來調整該列記憶體晶胞61中關於資料寫入能力的參數集合69，例如對於與該列記憶體晶胞61相關的負位元線上的電壓準位、字元線上的增壓幅度或是字元線脈波的寬度來進行調整，進而達到省電與寫入成功率都能兼顧的目的。舉個例子來說, 假設此變異量為電晶體電流大小(用以決定寫入能力的大小), 我們可以利用調整尺寸的方式來達到此變異量, 則正負一個標準差、正負二個標準差以及正負三個標準差即代表著不同電晶體電流大小的分佈。當然，在設計過程中, 此變異量除了可以是電晶體電流大小Idsat，也可選用電晶體臨界電壓Vth…等電晶體之其它電路特性。達成此性能微調的方式可以是透過調整電晶體尺寸或改變電晶體摻雜濃度等手段。
至於圖8則表示出其係上述電路所完成的一種記憶體資料之寫入追蹤方法的第二實施例流程示意圖，主要可應用對列記憶體晶胞進行資料寫入的時候，首先，受一電壓信號的控制而對已重置為”0”的一列虛擬記憶體晶胞進行資料”1”的寫入(步驟71)，而該列虛擬記憶體晶胞包含有N個記憶體晶胞且該等N個記憶體晶胞分別具有互不相同之資料寫入能力；接著於預定時間內計算出N個記憶體晶胞中已完成資料寫入的一數量(步驟72)，然後根據該數量而對該列記憶體晶胞進行一資料寫入能力的調整 (步驟73)，例如對於與上述列記憶體晶胞61相關的負位元線上的電壓準位、字元線上的增壓幅度或是字元線脈波的寬度來進行調整，進而達到省電與寫入成功率都能兼顧的目的。
另外，也可以在靜態隨機存取列記憶體晶胞31的不同的實體位置上設置多列虛擬記憶體晶胞30，用以分別因應不同位置的元件特性變異，進而在不同位置上產生不同的寫入能力，最後達成效能最佳化的目的。
綜上所述，本文提出之記憶體資料之寫入追蹤裝置與方法，可以廣泛的應用於各式記憶體晶胞，用以找到時間長度最佳化的資料寫入時間與資料寫入能力的相關參數，進而改善習知靜態隨機存取記憶體及其讀寫電路的技術缺失而達到發展本案之主要目的。另外，本案得由熟知此技術之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
PU1、PU2、PD1、PD2‧‧‧電晶體
10‧‧‧栓鎖單元
PG1、PG2‧‧‧電晶體
11‧‧‧開關電路
WL‧‧‧字元線
BL‧‧‧左邊位元線
BLB‧‧‧右邊位元線
101‧‧‧反相器電路
102‧‧‧反相器電路
30‧‧‧列虛擬記憶體晶胞
31‧‧‧靜態隨機存取列記憶體晶胞
300~307‧‧‧記憶體晶胞
DWL‧‧‧虛擬字元線
32‧‧‧判斷裝置
DBL0~DBL7‧‧‧信號線
39‧‧‧寫入電路
DBLB0~DBLB7‧‧‧互補信號線
390‧‧‧字元線脈波產生器
38‧‧‧製程電壓溫度變異感測器
TWL‧‧‧時段
40‧‧‧寫入電路
41‧‧‧寫入輔助電路
60‧‧‧列虛擬記憶體晶胞
VL、VR‧‧‧節點
601~607‧‧‧記憶體晶胞
62‧‧‧判斷裝置
61‧‧‧列記憶體晶胞
610‧‧‧寫入電路
69‧‧‧參數集合
310~317‧‧‧記憶體晶胞
圖1，其係習知常見的單埠型靜態隨機存取記憶體（Static RAM，簡稱SRAM）單元的電路示意圖。 圖2A，其係為對圖1中的靜態隨機存取記憶體成功完成寫入資料的電壓波形示意圖。 圖2B中則表示出圖1中的靜態隨機存取記憶體成功無法成功完成寫入資料的電壓波形示意圖。 圖3，其係本案所發展出來關於一種記憶體資料之寫入追蹤裝置的第一較佳實施例電路方塊示意圖。 圖4，其係本案所發展出來關於一種記憶體資料之寫入追蹤裝置的第二較佳實施例電路方塊示意圖。 圖5 a、5b，其係本案電路所完成的關於記憶體資料之寫入追蹤方法的第一、第二實施例流程示意圖。 圖6，其係本案所發展出來關於一種記憶體資料之寫入追蹤裝置的第三較佳實施例電路方塊示意圖。 圖7A~B，其係本案根據測試結果所產生的統計分布圖以及根據統計分布所設計的記憶體晶胞與判斷裝置示意圖。 圖8，其係本案電路所完成的關於記憶體資料之寫入追蹤方法的第二實施例流程示意圖。
38‧‧‧製程電壓溫度變異感測器
30‧‧‧列虛擬記憶體晶胞
300~307‧‧‧記憶體晶胞
31‧‧‧靜態隨機存取列記憶體晶胞
DWL‧‧‧虛擬字元線
32‧‧‧判斷裝置
DBL0~DBL7‧‧‧信號線
DBLB0~DBLB7‧‧‧互補信號線
39‧‧‧寫入電路
390‧‧‧字元線脈波產生器
WL‧‧‧字元線
310~317‧‧‧記憶體晶胞

Claims (10)

  1. 一種記憶體資料之寫入追蹤裝置，用以對一列記憶體晶胞進行資料寫入，該裝置包含： 　　一列虛擬記憶體晶胞，係受一虛擬字元線之一電壓信號的控制而進行資料寫入； 　　一變異感測器，用以感測與資料寫入能力相關的一組記憶體晶胞電路參數；      一判斷裝置，電性連接至該列虛擬記憶體晶胞與該變異感測器，其係根據該組記憶體晶胞電路參數之變化而調整一門檻值，並根據該列虛擬記憶體晶胞中已完成資料寫入的晶胞數量達到一門檻值而發出一致能信號；以及 　　一字元線脈波產生器，電性連接至該判斷裝置、該列記憶體晶胞與該虛擬字元線，用以該電壓信號並因應該致能信號而將控制該列記憶體晶胞停止進行資料寫入。
  2. 如申請專利範圍第1項所述之記憶體資料之寫入追蹤裝置，其中該判斷裝置係為一計數器，用以累計已完成資料寫入的晶胞數量，並於該晶胞數量達到該門檻值而發出該致能信號給該字元線脈波產生器。
  3. 一種記憶體資料之寫入追蹤裝置，應用對一列記憶體晶胞進行資料寫入，該記憶體資料之寫入追蹤裝置包含： 　　一列虛擬記憶體晶胞，其係受一虛擬字元線之一電壓信號的控制而進行資料寫入； 　　一判斷裝置，電性連接至該列虛擬記憶體晶胞，其係於一預定時間內已完成資料寫入的晶胞數量達到一門檻值而發出一調整信號；以及 　　一寫入電路，電性連接至該列記憶體晶胞與該判斷裝置，對於與寫入能力相關的一參數進行調整，直到該判斷裝置發出該調整信號為止，其中該寫入電路進一步包含一寫入輔助電路，以調整與寫入能力相關的負位元線上的電壓準位或是字元線上的增壓幅度。
  4. 如申請專利範圍第3項所述之記憶體資料之寫入追蹤裝置，其中該門檻值係根據一變異感測器所感測到的與資料寫入能力相關的記憶體晶胞電路參數變化來進行調整。
  5. 如申請專利範圍第4項所述之記憶體資料之寫入追蹤裝置，其中該判斷裝置係為一計數器，用以累計已完成資料寫入的晶胞數量，並於該數量達到該門檻值而發出該調整信號給該寫入電路。
  6. 一種記憶體資料之寫入追蹤裝置，應用對一列記憶體晶胞進行資料寫入，該記憶體資料之寫入追蹤裝置包含： 　　一列虛擬記憶體晶胞，其係受一虛擬字元線之一電壓信號的控制而進行資料寫入，且該等虛擬記憶體晶胞分別具有互不相同之資料寫入能力；以及 　　一判斷裝置，電性連接至該列虛擬記憶體晶胞與該列記憶體晶胞，其係於一預定時間內計算出該列虛擬記憶體晶胞中已完成資料寫入的一晶胞數量並根據該晶胞數量而對該列記憶體晶胞進行一資料寫入能力的調整。
  7. 如申請專利範圍第6項所述之記憶體資料之寫入追蹤裝置，其中該列虛擬記憶體晶胞係分別具有尺寸互異的金氧半電晶體，使其分別具有互不相同之資料寫入能力。
  8. 如申請專利範圍第7項所述之記憶體資料之寫入追蹤裝置，其中該判斷裝置根據該數量而對該列記憶體晶胞進行之該資料寫入能力的調整係包含對於與寫入輔助能力相關的一參數進行調整。
  9. 一種記憶體資料之寫入追蹤方法，應用對一列記憶體晶胞進行資料寫入，該方法包含下列步驟： 　　受一電壓信號的控制而對一列虛擬記憶體晶胞進行資料寫入，該列虛擬記憶體晶胞包含有複數個記憶體晶胞； 　　根據已完成資料寫入的晶胞數量達到一門檻值而發出一信號；以及 　　根據該信號之產生而改變對該列記憶體晶胞進行資料寫入時之電壓信號或是根據該信號之未產生而對於與寫入能力相關的一參數進行調整。
  10. 一種記憶體資料之寫入追蹤方法，應用對一列記憶體晶胞進行資料寫入，該方法包含下列步驟： 　　受一電壓信號的控制而對一列虛擬記憶體晶胞進行資料寫入，該列虛擬記憶體晶胞，且該等虛擬記憶體晶胞分別具有互不相同之資料寫入能力；以及 　　於一預定時間內計算出已完成資料寫入的一晶胞數量並根據該晶胞數量而對該列記憶體晶胞進行一資料寫入能力的調整；其中該等記憶體晶胞係分別具有尺寸互異的金氧半電晶體，使該等記憶體晶胞分別具有互不相同之資料寫入能力。
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