TW201711137A - 記憶體結構 - Google Patents

Abstract

本發明提供一種記憶體結構。此種記憶體結構包括M個陣列區及N個接觸區。M為等於或大於2的整數。N為等於或大於M的整數。陣列區分別耦接至接觸區中的至少一者。接觸區分別包括一個階狀結構及複數個接觸元件。該階狀結構包括交替堆疊的複數個導電層和複數個絕緣層。該些接觸元件分別連接至該階狀結構的導電層中的一者。彼此相鄰的二個陣列區係由二個接觸區在空間中分離，該二個接觸區係分別耦接至該二個陣列區。

Description

記憶體結構

本發明是關於一種半導體結構，特別是關於一種記憶體結構。

半導體元件正逐漸地變得更密集且更小。隨著這股潮流，各種三維(3D)記憶體結構被發展出來。對於許多種記憶體結構而言，仍可能作一些改進，以達成較低的電阻電容延遲(RC delay)、較少的額外時間(overhead time)、較簡單的製程及較低的成本等好處。

本發明是關於一種記憶體結構。根據一些實施例，此種記憶體結構包括M個陣列區及N個接觸區。M為等於或大於2的整數。N為等於或大於M的整數。M個陣列區分別耦接至N個接觸區中的至少一者。N個接觸區分別包括一個階狀結構及複數個接觸元件。階狀結構包括交替堆疊的複數個導電層和複數個絕緣層。接觸元件分別連接至階狀結構的導電層中的一者。M個陣列區中彼此相鄰的二個陣列區係由N個接觸區中的二個接觸區在空間中分離，該二個接觸區係分別耦接至該二個陣列區。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧基板
104(1)~104(8)‧‧‧陣列區
106(1)~106(16)‧‧‧接觸區
108‧‧‧堆疊
110‧‧‧導電層
112‧‧‧絕緣層
114‧‧‧串列
116‧‧‧階狀結構
118‧‧‧導電層
120‧‧‧絕緣層
122、122(B)、122(T)‧‧‧接觸元件
124‧‧‧導線
126‧‧‧解碼器
206‧‧‧接觸區
A‧‧‧區域
d₁₂、d₂₃‧‧‧距離
P(1)、P(2)‧‧‧平面

第1圖為根據一實施例的記憶體結構的示意圖。
第2圖及第3圖為繪示第1圖之區域A中的元件的透視示意圖。
第4圖為根據另一實施例的記憶體結構的示意圖。
第5圖為根據又一實施例的記憶體結構的示意圖。

以下將參照所附圖式，對於各種不同的實施例進行更詳細的說明。須注意的是，為了清楚起見，圖式中所示的各元件之相對比例可能不同於其實際上的相對比例。

根據本發明實施例的記憶體結構，包括M個陣列區及N個接觸區。M為等於或大於2的整數。N為等於或大於M的整數，N較佳地大於3，更佳地大於7。M個陣列區分別耦接至N個接觸區中的至少一者。N個接觸區分別包括一個階狀結構及複數個接觸元件。階狀結構包括交替堆疊的複數個導電層和複數個絕緣層。接觸元件分別連接至階狀結構的導電層中的一者。M個陣列區中彼此相鄰的二個陣列區係由N個接觸區中的二個接觸區在空間中分離，該二個接觸區係分別耦接至該二個陣列區。

請參照第1圖，其示出根據一實施例的記憶體結構。在此一實施例中，M = 4且N = 8。如第1圖所示，陣列區104(1)~104(4)及接觸區106(1)~106(8)可設置在記憶體結構的一個基板102上。在此，N = 2M，且接觸區106(1)~106(8)中的每二個接觸區係設置在陣列區104(1)~104(4)中對應的一個陣列區的二側。舉例來說，耦接至陣列區104(1)的二個接觸區106(1)、106(2)係設置在陣列區104(1)的二側。耦接至陣列區104(2)的二個接觸區106(3)、106(4)係設置在陣列區104(2)的二側。耦接至陣列區104(3)的二個接觸區106(5)、106(6)係設置在陣列區104(3)的二側。類似地，耦接至陣列區104(4)的二個接觸區106(7)、106(8)係設置在陣列區104(4)的二側。彼此相鄰的二個陣列區係由分別耦接至該二個陣列區的二個接觸區在空間中分離。舉例來說，陣列區104(1)和104(2)係由接觸區106(2)、106(3)在空間中分離。陣列區104(2)和104(3)係由接觸區106(4)、106(5)在空間中分離。陣列區104(3)和104(4)係由接觸區106(6)、106(7)在空間中分離。記憶體結構還可包括二個解碼器126，例如X解碼器，其中陣列區104(1)~104(4)和接觸區106(1)~106(8)係設置在該二個解碼器126之間。

陣列區和接觸區示例性的結構細節繪示於第2圖。在第2圖中只示出在第1圖之區域A中的部分陣列區104(1)及接觸區106(1)~106(3)，且敘述內容將主要集中在陣列區104(1)及接觸區106(1)。雖然如此，其他的陣列區及接觸區可具有類似的結構型態。根據第2圖，記憶體結構可應用在3D垂直通道NAND記憶體，但本發明並不受限於此。

請參照第2圖，陣列區104(1)可包括一個堆疊108及複數個串列114。堆疊108包括交替堆疊的複數個導電層110和複數個絕緣層112，並可設置在基板102上。導電層110可由金屬、重摻雜的矽或類似材料製造而成，其中所述重摻雜的矽包括n型或p型的摻雜物，且摻雜濃度高於10²⁰ cm^-3 。堆疊108可在X方向上延伸，且堆疊108中的導電層110能夠作為字元線。陣列區104(1)可包括複數個區塊，其由字元線層所定義。串列114穿過堆疊108。如此一來，複數個記憶胞可形成在串列114和導電層110的交點。此外，複數條串列選擇線(未繪示)及複數條位元線(未繪示)可設置在串列114之上並連接至串列114，其中串列選擇線可在X方向上延伸，位元線可在Y方向方向上延伸。

接觸區106(1)包括一個階狀結構116及複數個接觸元件122。階狀結構116包括交替堆疊的複數個導電層118和複數個絕緣層120，並可設置在基板102上。導電層118可由金屬、重摻雜的矽或類似材料製造而成，其中所述重摻雜的矽包括n型或p型的摻雜物，且摻雜濃度高於10²⁰ cm^-3 。接觸區106(1)~106(8)各者的階狀結構116和陣列區104(1)~104(4)中對應一者的堆疊108可連續性地形成。更具體地說，堆疊108和階狀結構116可以以相同的材料由相同的製程製造而成。接觸元件122分別連接至導電層118中的一者。

分離二個相鄰陣列區的二個接觸區係彼此電性連接，但在空間中至少部分地分離。舉例來說，如第3圖所示，不同接觸區(第3圖中只示出接觸區106(1)~106(3))的接觸元件122可由設置在陣列區和接觸區之上的導線124相連接。更具體地說，連接至同一層之導電層118的接觸元件122，係由相同的導線124連接。導線124可由具有高導電性的材料製造而成，例如由金屬製造而成。在第2圖及第3圖所示的實施例中，接觸區106(2)和106(3)在空間中完全分離。在替代性的實施例中，接觸區106(2)和106(3)可在空間中部分地分離。舉例來說，在較低的幾層之導電層118可以不被分離開來。

現在請同時參照第1圖及第2圖，具體而言，所述N個接觸區可包括一個第i接觸區、一個第(i+1)接觸區、一個第j接觸區及一個第(j+1)接觸區，其中i為1~(N-1)的奇數、j為2~(N-2)的偶數。第i接觸區和第(i+1)接觸區可以以鏡像對稱的方式設置，第j接觸區和第(j+1)接觸區可以以鏡像對稱的方式設置。舉例來說，第一接觸區106(1)和第二接觸區106(2)係以鏡像對稱的方式設置，第二接觸區106(2)和第三接觸區106(3)係以鏡像對稱的方式設置。所述N個接觸區可在第i接觸區和第(i+1)接觸區之間具有一距離d_i(i+1) 、在第j接觸區和第(j+1)接觸區之間具有一距離

d_j(j+1) 。二個相鄰接觸區之間的距離，係定義為最接近的一對接觸元件122之間的距離。舉例來說，如第2圖所示，第一接觸區106(1)和第二接觸區106(2)之間的距離d₁₂ 係定義為接觸區106(1)、106(2)之最上方的接觸元件122(T)之間的距離，第二接觸區106(2)和第三接觸區106(3)之間的距離d₂₃ 係定義為接觸區106(2)及106(3)之最下方的接觸元件122(B)之間的距離。在一些實施例中，如第1圖所示，d_i(i+1) ＞ d_j(j+1) ，特別是d_i(i+1) /d_j(j+1) ＞ 100，其中d_j(j+1) 小於10微米。亦即，d₁₂ 、d₃₄ 、d₅₆ 、d₇₈ 大於d₂₃ 、d₄₅ 、d₆₇ (圖式中並未指示出d₃₄ 、d₄₅ 、d₅₆ 、d₆₇ 、d₇₈ )。特別是，較大的距離可超過較小的距離的100倍，其中較小的距離小於10微米。

在此，由於字元線層之長度的縮短、及多個接觸區的設置，字元線的電阻及電容可以減低。因此，能夠降低記憶體結構的的電阻電容延遲及電力消耗(power consumption)。這對於字元線層是由摻雜多晶矽所製造而成的案例特別地有利。再者，多個陣列區係設置在一對解碼器之間，並由該對解碼器所控制。相較於對每個陣列區都提供一對解碼器的案例來說，可減少解碼器的數目，從而降低成本。

此外，因為相對於陣列區而言，接觸區係以對稱的方式設置，一些較簡單且便宜的製程便可用在接觸區的形成上。舉例來說，可應用修剪製程(trimming process)，其為一種等向性蝕刻製程，典型地用在對稱性結構。修剪製程特別有利於製程成本。

請參照第4圖，其示出根據另一實施例的記憶體結構。此一實施例和第1圖的實施例的不同之處，在於每個陣列區104(1)~104(4)係完全地由一個接觸區206所環繞。從另一個角度來看，每二個接觸區係彼此連接以環繞對應的陣列區。舉例來說，第1圖所示的接觸區106(1)和106(2)彼此連接，並形成環繞陣列區104(1)的一個接觸區206。第1圖所示的接觸區106(3)和106(4)彼此連接，並形成環繞陣列區104(2)的一個接觸區206。第1圖所示的接觸區106(5)和106(6)彼此連接，並形成環繞陣列區104(3)的一個接觸區206。類似地，第1圖所示的接觸區106(7)和106(8)彼此連接，並形成環繞陣列區104(4)的一個接觸區206。這樣的結構型態更有利於修剪製程的應用。

此外，根據一些實施例，記憶體結構可具有多平面(multi-plane)的設計，例如第5圖的實施例所示。在此，用語「平面」不應以空間上的角度來理解，而應以電性上的角度來理解。多平面的設計允許額外時間的降低。舉例來說，首先可發送一第一指令位址，並將讀取一第一資料。在等待第一資料的同時，可發送一第二指令位址。如此一來，時間便被節省下來。記憶體結構可包括複數個平面，其中該些平面分別包括至少二個陣列區及至少二個接觸區，該至少二個陣列區和該至少二個接觸區係設置在記憶體結構的二個解碼器之間，且該至少二個陣列區中彼此相鄰的二者係由該至少二個接觸區中的二者在空間中分離。舉例來說，在第5圖所示的實施例中，記憶體結構包括二個平面P(1)及P(2)。平面P(1)包括四個陣列區104(1)~104(4)及八個接觸區106(1)~106(8)，平面P(2)包括四個陣列區104(5)~104(8)及八個接觸區106(9)~106(16)。平面P(1)、P(2)分別具有如上所述的結構型態。亦即，在平面P(1)、P(2)各者中，二個相鄰的陣列區係由分別耦接至該二個陣列區的二個接觸區在空間中分離。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧基板

104(1)~104(4)‧‧‧陣列區

106(1)~106(8)‧‧‧接觸區

126‧‧‧解碼器

A‧‧‧區域

P(1)‧‧‧平面

Claims (10)

1. 一種記憶體結構，包括：
   M個陣列區，其中M為等於或大於2的整數；以及
   N個接觸區，其中N為等於或大於M的整數，該M個陣列區分別耦接至該N個接觸區中的至少一者，該N個接觸區分別包括：
   一個階狀結構，包括交替堆疊的複數個導電層和複數個絕緣層；及
   複數個接觸元件，分別連接至該階狀結構的該些導電層中的一者；
   其中該M個陣列區中彼此相鄰的二個陣列區係由該N個接觸區中的二個接觸區在空間中分離，該二個接觸區係分別耦接至該二個陣列區。
2. 如請求項1之記憶體結構，其中該二個接觸區係彼此電性連接，但在空間中至少部分地分離。
3. 如請求項1之記憶體結構，其中N = 2M，且該N個接觸區中的每二個接觸區係設置在該M個陣列區中對應的一個陣列區的二側。
4. 如請求項3之記憶體結構，其中該N個接觸區在一個第i接觸區和一個第(i+1)接觸區之間具有一距離d_i(i+1) 、在一個第j接觸區和一個第(j+1)接觸區之間具有一距離d_j(j+1) ，i為1~(N-1)的奇數，j為2~(N-2)的偶數，且
   其中d_i(i+1) >d_j(j+1) ，且d_i(i+1) /d_j(j+1) >100。
5. 如請求項4之記憶體結構，其中d_j(j+1) 小於10微米。
6. 如請求項3之記憶體結構，其中該N個接觸區包括一個第i接觸區、一個第(i+1)接觸區、一個第j接觸區及一個第(j+1)接觸區，i為1~(N-1)的奇數，j為2~(N-2)的偶數，且
   其中該第i接觸區和該第(i+1)接觸區係以鏡像對稱的方式設置，該第j接觸區和該第(j+1)接觸區係以鏡像對稱的方式設置。
7. 如請求項3之記憶體結構，其中該每二個接觸區係彼此連接以環繞對應的該陣列區。
8. 如請求項1之記憶體結構，更包括：
   二個解碼器，其中該M個陣列區和該N個接觸區係設置在該二個解碼器之間。
9. 如請求項1之記憶體結構，包括複數個平面，該些平面分別包括：
   該M個陣列區中的至少二個陣列區及該N個接觸區中的至少二個接觸區，其中該至少二個陣列區和該至少二個接觸區係設置在該記憶體結構的二個解碼器之間，且該至少二個陣列區中彼此相鄰的二者係由該至少二個接觸區中的二者在空間中分離。
10. 如請求項1之記憶體結構，其中該M個陣列區分別包括：
    一個堆疊，包括交替堆疊的複數個導電層和複數個絕緣層；及
    複數個串列，穿過該堆疊；
    其中該N個接觸區各者的該階狀結構和該M個陣列區中對應一者的該堆疊係連續性地形成。