TW201703261A - 半導體裝置中之空腔形成 - Google Patents

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Abstract

製造射頻(RF)裝置涉及：提供一場效電晶體(FET)，該FET形成於在一半導體基板上形成之氧化物層上方；移除該半導體基板之至少部分以曝露該氧化物層之一背面之至少一部分；將一犧牲材料施加至該氧化物層之該背面；將一界面材料施加至該氧化物層之該背面的至少一部分，該界面材料至少部分地覆蓋該犧牲材料；及移除該犧牲材料之至少一部分以形成由該界面層至少部分覆蓋之一空腔。

Description

半導體裝置中之空腔形成 相關申請之交叉參考
本申請案主張2015年5月15日申請且題為「半導體裝置中之空腔形成(CAVITY FORMATION IN SEMICONDUCTOR DEVICES)」的美國臨時申請案第62/162,643號之優先權，該臨時申請案之揭示內容特此以全文引用之方式併入。
本發明係關於場效電晶體(FET)裝置，諸如絕緣體上之矽(silicon-on-insulator，SOI)裝置。
在電子元件應用中，場效電晶體(FET)可用作為開關。此等開關可允許(例如)射頻(RF)信號在無線裝置中投送。
根據許多實施，本發明係關於一種用於製造一射頻(RF)裝置之方法。該方法可包含：提供一場效電晶體(FET)，該FET形成於在一半導體基板上形成之氧化物層上方；移除該半導體基板之至少部分以曝露該氧化物層之一背面之至少一部分；將一犧牲材料施加至該氧化物層之該背面；及將一界面材料施加至該氧化物層之該背面的至少一部分，該界面材料至少部分地覆蓋該犧牲材料。該方法可進一步包含移除該犧牲材料之至少一部分以形成由該界面層至少部分覆蓋之一空腔。
在某些實施例中，該方法進一步包含將一基板接觸層施加至該氧化物層之該背面，該基板接觸層在該移除該犧牲材料之該至少一部分之後至少部分地曝露於該空腔中。該方法可進一步包含將一替換基板層施加至該界面層以為該RF裝置提供機械穩定性。
在某些實施例中，施加該犧牲材料涉及形成該犧牲材料之一通道，該通道通向與該RF裝置相關聯之一晶粒邊界。移除該犧牲材料之該至少一部分可至少部分地經由該通道執行。在某些實施例中，移除該犧牲材料之該至少一部分涉及蒸發該犧牲材料之該至少一部分。該方法可進一步包含自安置於該FET上方之一鈍化層之一正面移除一處置晶圓。該犧牲材料可包含(例如)氮化物。
根據許多實施，本發明係關於一種射頻(RF)裝置，其包含：實施於氧化物層上方之一場效電晶體(FET)；一圖案化形式之犧牲材料，其安置於該氧化物層之一背面上；及一界面層，其覆蓋該氧化物層之該背面之至少一部分及該犧牲材料。
在某些實施例中，該形式之犧牲材料包括通向與該RF裝置相關聯之一晶粒之一邊緣的一通道。該形式之犧牲材料可經圖案化以允許經由藉由施加熱至該通道進行蒸發來移除該犧牲材料。
在某些實施例中，該RF裝置進一步包含安置於該氧化物層之該背面上的與該形式之犧牲材料實體接觸之一基板接觸層。該RF裝置可包含施加至該界面層之一替換基板層，該替換物為該RF裝置提供機械穩定性。在某些實施例中，該圖案化形式之犧牲材料包括通向與該RF裝置相關聯之一晶粒邊界之一通道。該FET可為一開關裝置之部分。在某些實施例中，該犧牲材料包含低密度氧化物。
根據許多實施，本發明係關於一種無線裝置，其包含：一收發器，其經組態以處理射頻(RF)信號；及與該收發器通信之一RF模組，該RF模組包括具有實施於氧化物層上方之一場效電晶體(FET)之一開 關裝置，該開關裝置包括一圖案化形式之犧牲材料，其安置於該氧化物層之一背面上，該開關裝置進一步包括覆蓋該氧化物層之該背面之至少一部分及該犧牲材料的一界面層。該無線裝置進一步包含與該RF模組通信之一天線，該天線經組態以促進該等RF信號之傳輸及/或接收。
在某些實施例中，該RF模組進一步包括施加至該界面層之一替換基板層。該圖案化形式之犧牲可包括通向與該RF模組相關聯之一晶粒邊界之一通道。該通道可經尺寸設定以允許經由通過該通道之蒸發而移除該犧牲材料之至少一部分。
根據許多實施，本發明係關於一種射頻(RF)模組，其包含：一封裝基板，其經組態以收納複數個裝置；及安置於該封裝基板上之一開關裝置，該開關裝置包括實施於氧化物層上方之一場效電晶體(FET)，該開關裝置進一步包括安置於該氧化物層之一背面上的一圖案化形式之犧牲材料，該開關裝置進一步包括覆蓋該氧化物層之該背面之至少一部分及該犧牲材料的一界面層。
根據許多實施，本發明係關於一種用於製造一射頻(RF)裝置之方法。該方法包含：提供一場效電晶體(FET)；形成至該FET之一或多個電連接；在該等電連接之至少一部分上方形成一或多個介電層；及在該一或多個介電層上方安置一電氣元件，該電氣元件經由該一或多個電連接與該FET電氣通信。該方法進一步包含：用一犧牲材料覆蓋該電氣元件之至少一部分；在該一或多個介電層上方施加一界面材料，該界面材料至少部分地覆蓋該犧牲材料；及移除該犧牲材料之至少一部分以形成由該界面層至少部分覆蓋之一空腔。
該電氣元件可為一表面聲波(surface acoustic wave，SAW)裝置、一主體聲波(bulk acoustic wave，BAW)裝置或另一類型之電氣裝置，諸如被動裝置(例如，電感器)。該方法可進一步包含將一處置晶圓施 加至該界面層之一頂面以為該RF裝置提供機械穩定性。
在某些實施例中，該FET係形成於在一半導體基板上形成的氧化物層上方。該方法可包含至少部分地移除該半導體基板，藉此曝露該氧化物層之一背面之至少一部分。該方法可進一步包含在該氧化物層之該背面上安置一電接觸結構以經由氧化物貫穿導通孔提供至該一或多個電連接之電接觸。
用該犧牲材料覆蓋該電氣元件之該至少一部分可涉及形成該犧牲材料之一通道，該通道通向與該RF裝置相關聯之一晶粒邊界。移除該犧牲材料之該至少一部分可至少部分地經由該通道執行。移除該犧牲材料之該至少一部分可涉及蒸發該犧牲材料之該至少一部分。
根據許多實施，本發明係關於一種射頻(RF)裝置，其包含：實施於氧化物層上方之一場效電晶體(FET)；至該FET之一或多個電連接；形成於該等電連接之至少一部分上方的一或多個介電層；及安置於該一或多個介電層上方的一電氣元件，該電氣元件經由該一或多個電連接與該FET電氣通信。該RF裝置進一步包含：一圖案化形式之犧牲材料，其覆蓋該電氣元件之至少一部分；及一界面層，其覆蓋該一或多個介電層之至少一部分及該犧牲材料。
該電氣元件可為一表面聲波(SAW)裝置、一主體聲波(BAW)裝置或另一類型之電氣裝置，諸如被動裝置(例如，電感器)。該RF裝置可包含施加至該界面層之一頂面之一處置晶圓，該處置晶圓為該RF裝置提供機械穩定性。
該FET可形成於氧化物層上方。在某些實施例中，該RF裝置包含安置於該氧化物層之一背面上的一電接觸結構，該電接觸結構經由穿過該氧化物層之氧化物貫穿導通孔提供至該一或多個電連接之電接觸。該圖案化形式之犧牲材料可包括通向與該RF裝置相關聯之一晶粒邊界之一通道。該通道可經設計以使得該犧牲材料之該至少一部分 可經由該通道至少部分地移除。在某些實施例中，該犧牲材料經組態以經蒸發而形成一空腔。
根據許多實施，本發明係關於一種無線裝置，其包含：一收發器，其經組態以處理射頻(RF)信號；及與該收發器通信之一RF模組，該RF模組包括具有實施於氧化物層上方之一場效電晶體(FET)之一開關裝置，該開關裝置進一步包括：至該FET之一或多個電連接；形成於該等電連接之至少一部分上方的一或多個介電層；安置於該一或多個介電層上方之一電氣元件，該電氣元件經由該一或多個電連接電耦接至該FET；一圖案化形式之犧牲材料，其覆蓋該電氣元件之至少一部分；及一界面層，其覆蓋該一或多個介電層之至少一部分及該犧牲材料。該無線裝置進一步包含與該RF模組通信之一天線，該天線經組態以促進該等RF信號之傳輸及/或接收。
根據許多實施，本發明係關於一種用於製造一射頻(RF)裝置之方法。該方法包含：提供一場效電晶體(FET)；形成至該FET之一或多個電連接；在該等電連接之至少一部分上方形成一或多個介電層；在至少部分地處於該FET之上的該一或多個介電層之一部分上方施加一形式之犧牲材料；及在該一或多個介電層上方施加一界面材料，該界面材料至少部分地覆蓋該犧牲材料。該方法進一步包含移除該犧牲材料之至少一部分以形成由該界面層至少部分覆蓋之一空腔。
在某些實施例中，該方法進一步包含將一處置晶圓施加至該界面層之一頂面以為該RF裝置提供機械穩定性。該FET可形成於在一半導體基板上形成之氧化物層上方。在某些實施例中，該方法進一步包含至少部分地移除該半導體基板，藉此曝露該氧化物層之一背面之至少一部分。該方法可進一步包含在該氧化物層之該背面上安置一電接觸結構以經由氧化物貫穿導通孔提供至該一或多個電連接之電接觸。在某些實施例中，移除該犧牲材料之該至少一部分涉及蒸發該犧牲材 料之該至少一部分。
根據許多實施，本發明係關於一種用於製造一射頻(RF)裝置之方法。該方法包含：提供一場效電晶體(FET)；形成至該FET之一或多個電連接；在該等電連接之至少一部分上方形成一或多個介電層；及至少部分地在該一或多個介電層之上安置一電氣元件，該電氣元件經由該一或多個電連接與該FET電氣通信。該方法進一步包含：在該一或多個介電層之至少一部分上方施加一界面材料；移除該界面材料之至少一部分以在該電氣元件之至少一部分之上形成一溝槽；及用一基板層覆蓋該界面材料之至少一部分及該溝槽以形成一空腔，該電氣元件至少部分地安置於該空腔內。
該電氣元件可為一表面聲波(SAW)裝置、一主體聲波(BAW)裝置或另一類型之電氣裝置，諸如被動裝置。在某些實施例中，該電氣元件為一電感器。該FET可形成於一半導體基板及形成於該半導體基板上之氧化物層上方。該方法可進一步包含至少部分地移除該半導體基板，藉此曝露該氧化物層之一背面之至少一部分。該方法可進一步包含在該氧化物層之該背面上安置一電接觸結構以經由氧化物貫穿導通孔提供至該一或多個電連接之電接觸。
根據許多實施，本發明係關於一種射頻(RF)裝置，其包含：實施於氧化物層上方之一場效電晶體(FET)；至該FET之一或多個電連接；形成於該等電連接之至少一部分上方的一或多個介電層；及安置於該一或多個介電層上方的一電氣元件，該電氣元件經由該一或多個電連接與該FET電氣通信。該RF裝置進一步包含：一界面層，其覆蓋該一或多個介電層之至少一部分，該界面層於其中具有在該電氣元件之至少一部分之上的一溝槽；及一基板層，其覆蓋該界面層之至少一部分及該溝槽以形成一空腔，該電氣元件至少部分地安置於該空腔內。
該電氣元件可為一表面聲波(SAW)裝置、一主體聲波(BAW)裝置或另一類型之電氣裝置，諸如被動裝置。在某些實施例中，該FET係形成於氧化物層上方。
根據許多實施，本發明係關於一種無線裝置，其包含：一收發器，其經組態以處理射頻(RF)信號；及與該收發器通信之一RF模組，該RF模組包括具有實施於氧化物層上方之一場效電晶體(FET)之一開關裝置，該開關裝置進一步包括：至該FET之一或多個電連接；形成於該等電連接之至少一部分上方的一或多個介電層；安置於該一或多個介電層上方之一電氣元件，該電氣元件經由該一或多個電連接電耦接至該FET；一界面層，其覆蓋該一或多個介電層之至少一部分且於該界面層中具有在該電氣元件之該至少一部分之上的一溝槽；及一基板層，其覆蓋該界面層之至少一部分及該溝槽以形成一空腔，該電氣元件至少部分地安置於該空腔內。該無線裝置進一步包含與該RF模組通信之一天線，該天線經組態以促進該等RF信號之傳輸及/或接收。
根據許多實施，本發明係關於一種用於製造一射頻(RF)裝置之方法。該方法包含：提供一場效電晶體(FET)；形成至該FET之一或多個電連接；在該等電連接之至少一部分上方形成一或多個介電層；在該一或多個介電層之至少一部分上方施加一界面材料；移除該界面材料之至少一部分以形成至少部分地在該FET之上的一溝槽；及用一基板層覆蓋該界面材料之至少一部分及該溝槽以形成至少部分在該FET之上的一空腔。
該FET可形成於一半導體基板及形成於該半導體基板上之氧化物層上方。在某些實施例中，該方法進一步包含至少部分地移除該半導體基板，藉此曝露該氧化物層之一背面之至少一部分。在某些實施例中，該方法包含在該氧化物層之該背面上安置一電接觸結構以經由氧 化物貫穿導通孔提供至該一或多個電連接之電接觸。
根據許多實施，本發明係關於一種用於製造一射頻(RF)裝置之方法。該方法包含：提供一場效電晶體(FET)，該FET形成於在一半導體基板上形成之氧化物層上方；移除該半導體基板之至少部分以曝露該氧化物層之一背面之至少一部分；將一界面材料施加至該氧化物層之該背面的至少一部分；移除該界面材料之至少一部分以形成一溝槽；及用一基板層覆蓋該界面材料之至少一部分及該溝槽以形成一空腔。
在某些實施例中，該方法進一步包含將一基板接觸層施加至該氧化物層之該背面之至少一部分，該基板接觸層在該覆蓋該界面材料之該至少一部分及該溝槽之後至少部分地曝露於該空腔中。該基板接觸層可經由氧化物貫穿導通孔電耦接至該FET。
在某些實施例中，該方法包含自安置於該FET之上之一鈍化層之一頂側移除一處置晶圓。舉例而言，該鈍化層可為形成於至該FET之電連接上方的一或多個介電層中之一者。在某些實施例中，該溝槽至少部分地在該FET之下。該溝槽可至少部分地在一電氣裝置之下，該電氣裝置經由形成於在該FET上方形成之一或多個介電層中的一或多個電連接而耦接至該FET。在某些實施例中，移除該界面材料之該至少一部分包含蝕刻除去該界面材料之該至少一部分。
根據許多實施，本發明係關於一種射頻(RF)裝置，其包含：實施於氧化物層上方之一場效電晶體(FET)；施加至該氧化物層之一背面之至少一部分的一界面層，該界面層於其中形成有一溝槽；及一基板層，其覆蓋該界面層之至少一部分及該溝槽以形成一空腔。
在某些實施例中，該RF裝置包含施加至該氧化物層之該背面之至少一部分的一基板接觸層，該基板接觸層至少部分地曝露於該空腔中。該基板接觸層可經由氧化物貫穿導通孔電耦接至該FET。該RF裝 置可包含形成於至該FET之電連接上方之一或多個介電層。在某些實施例中，該溝槽至少部分地在該FET之下。該溝槽可至少部分地在一電氣裝置之下，該電氣裝置經由形成於在該FET上方形成之一或多個介電層中的一或多個電連接而耦接至該FET。
根據許多實施，本發明係關於一種無線裝置，其包含：一收發器，其經組態以處理射頻(RF)信號；及與該收發器通信之一RF模組，該RF模組包括一開關裝置，該開關裝置具有：實施於氧化物層上方之一場效電晶體(FET)；施加至該氧化物層之一背面之至少一部分的一界面層，該界面層於其中形成有一溝槽；及一基板層，其覆蓋該界面層之至少一部分及該溝槽以形成一空腔。該無線裝置進一步包含與該RF模組通信之一天線，該天線經組態以促進該等RF信號之傳輸及/或接收。
該RF模組可包括施加至該氧化物層之該背面之至少一部分的一基板接觸層，該基板接觸層至少部分地曝露於該空腔中。該基板接觸層可經由氧化物貫穿導通孔電耦接至該FET。
在某些實施例中，該開關裝置包括形成於至該FET之電連接上方之一或多個介電層。在某些實施例中，該溝槽至少部分地在該FET之下。該溝槽可至少部分地在一電氣裝置之下，該電氣裝置經由形成於在該FET上方形成之一或多個介電層中的一或多個電連接而耦接至該FET。
10‧‧‧SOI基板
12‧‧‧主動Si層
14‧‧‧多陷阱層/界面層
100‧‧‧FET裝置/SOI裝置
100a‧‧‧電晶體/SPST開關
100b‧‧‧電晶體/SPST開關
100c‧‧‧電晶體
100d‧‧‧電晶體
100e‧‧‧SPST開關
100f‧‧‧SPST開關
100g‧‧‧SPST開關
100h‧‧‧SPST開關
100i‧‧‧SPST開關
101‧‧‧主動FET
102‧‧‧主動矽裝置/FET
103‧‧‧基板
104‧‧‧內埋氧化物(BOX)層/界面層
106‧‧‧矽(Si)基板處置晶圓
105‧‧‧區域
107‧‧‧上層
108‧‧‧導電特徵/導通孔
109‧‧‧區域
110‧‧‧金屬堆疊
112‧‧‧端子
113‧‧‧單獨端子
114‧‧‧鈍化層/介電層
115‧‧‧島狀物
117‧‧‧摻雜區域
130‧‧‧處理程序
132‧‧‧區塊
134‧‧‧區塊
136‧‧‧區塊
138‧‧‧區塊
140‧‧‧狀態
142‧‧‧狀態
144‧‧‧狀態
146‧‧‧狀態/組態
150‧‧‧FET
150‧‧‧偏壓組態
152‧‧‧基板偏壓網路
152a‧‧‧第一基板偏壓網路
152b‧‧‧第二基板偏壓網路
154‧‧‧閘極偏壓
156‧‧‧主體偏壓
160‧‧‧RF切換組態
162‧‧‧RF核心
164‧‧‧能量管理(EM)核心
170‧‧‧接觸層圖案
170a‧‧‧圖案
170b‧‧‧圖案
170c‧‧‧圖案
170d‧‧‧圖案
172‧‧‧接觸層圖案
190‧‧‧耦接
192‧‧‧相移電路
200‧‧‧晶圓/處理程序
202‧‧‧晶圓/區塊
204‧‧‧晶圓組合件/區塊
206‧‧‧區塊
208‧‧‧區塊
210‧‧‧區塊
212‧‧‧區塊
214‧‧‧區塊
250‧‧‧狀態/開關
252‧‧‧載體層
254‧‧‧狀態
255‧‧‧開關組合件/開關
256‧‧‧表面
258‧‧‧狀態
260‧‧‧接觸層
261‧‧‧圖案
262‧‧‧狀態
264‧‧‧界面層
265‧‧‧天線開關組態/天線開關
266‧‧‧狀態
268‧‧‧替換基板層
270‧‧‧狀態
271a‧‧‧狀態
271b‧‧‧狀態
271c‧‧‧狀態
271d‧‧‧狀態
271e‧‧‧狀態
273‧‧‧開關之組合件
275a‧‧‧TRx1至Ant1連接/路徑
275b‧‧‧TRx2至Ant1連接/路徑
275c‧‧‧TRx1至Ant1連接/路徑
277a‧‧‧TRx2至Ant2連接/路徑
277b‧‧‧TRx1至Ant2連接/路徑
277d‧‧‧TRx1至Ant2連接/路徑
280‧‧‧尺寸
282‧‧‧所要距離
290‧‧‧延伸區域
300‧‧‧電路元件
800‧‧‧晶粒
800a‧‧‧第一晶粒
800b‧‧‧第二晶粒
810‧‧‧模組
812‧‧‧封裝基板
814‧‧‧接觸墊
816‧‧‧連接線接合
818‧‧‧接觸墊
820‧‧‧開關電路
822‧‧‧表面黏著裝置(SMD)
830‧‧‧包覆成型結構
832‧‧‧連接路徑
834‧‧‧外部連接接觸墊
836‧‧‧接地連接接觸墊
850‧‧‧偏壓/耦合電路
900‧‧‧無線裝置
902‧‧‧使用者介面
904‧‧‧記憶體
906‧‧‧功率管理組件
910‧‧‧基頻子系統
914‧‧‧收發器
916‧‧‧功率放大器(PA)模組
918‧‧‧雙工器
924‧‧‧共用天線
3700A‧‧‧處理程序
3700B‧‧‧處理程序
3702‧‧‧區塊
3704‧‧‧區塊
3706‧‧‧區塊
3708‧‧‧區塊
3710‧‧‧區塊
3802‧‧‧階段/實例結構
3803‧‧‧結構
3804‧‧‧內埋氧化物(BOX)層
3805‧‧‧薄化晶圓
3806‧‧‧大塊基板
3807‧‧‧替換基板
3808‧‧‧貫穿BOX之導通孔
3810‧‧‧電連接
3811‧‧‧結構
3812‧‧‧被動式或主動式電元件
3814‧‧‧鈍化層
3816‧‧‧處置晶圓
3850‧‧‧主動式半導體裝置
3860‧‧‧界面層
3870‧‧‧犧牲材料
3875‧‧‧空腔
3900‧‧‧晶粒
3912‧‧‧觸點
3970‧‧‧材料
3975‧‧‧空腔
4000A‧‧‧處理程序
4000B‧‧‧處理程序
4002‧‧‧區塊
4004‧‧‧區塊
4006‧‧‧區塊
4008‧‧‧區塊
4010‧‧‧區塊
4012‧‧‧區塊
4102‧‧‧結構
4103‧‧‧晶圓結構
4104‧‧‧氧化物層
4106‧‧‧晶圓結構
4110‧‧‧連接
4111‧‧‧程序步驟
4112‧‧‧電氣元件/程序步驟
4113‧‧‧電觸點
4114‧‧‧鈍化層
4116‧‧‧處置晶圓
4150‧‧‧FET
4160‧‧‧界面層
4170‧‧‧犧牲材料
4175‧‧‧空腔
4200‧‧‧晶粒
4212‧‧‧觸點
4270‧‧‧圖案化/犧牲材料
4275‧‧‧空腔
4300‧‧‧處理程序
4302‧‧‧區塊
4304‧‧‧區塊
4306‧‧‧區塊
4308‧‧‧區塊
4310‧‧‧區塊
4401‧‧‧晶圓結構
4403‧‧‧晶圓
4404‧‧‧氧化物層
4406‧‧‧背面基板
4408‧‧‧貫穿氧化物之導通孔
4412‧‧‧電氣元件
4413‧‧‧電觸點
4414‧‧‧鈍化層
4416‧‧‧處置晶圓
4450‧‧‧主動FET裝置
4460‧‧‧界面層
4474‧‧‧開口或溝槽/窗口部分
4475‧‧‧空腔
4500‧‧‧處理程序
4502‧‧‧區塊
4504‧‧‧區塊
4506‧‧‧區塊
4508‧‧‧區塊
4604‧‧‧氧化物層
4605‧‧‧背面基板
4607‧‧‧晶圓結構
4660‧‧‧界面層
4675‧‧‧空腔
4700‧‧‧處理程序
4702‧‧‧區塊
4704‧‧‧區塊
4706‧‧‧區塊
4708‧‧‧區塊
4804‧‧‧氧化物層
4806‧‧‧背面基板
4807‧‧‧處置或替換晶圓結構
4815‧‧‧基板接觸層
4860‧‧‧界面層/界面材料
4874‧‧‧窗口
4875‧‧‧空腔
4900A‧‧‧晶粒結構
4900B‧‧‧晶粒結構
4900C‧‧‧晶粒結構
4975A‧‧‧矩形形狀之空腔
4975B‧‧‧矩形形狀之空腔
4975C‧‧‧矩形形狀之空腔
4977‧‧‧簇
5000A‧‧‧晶粒結構
5000B‧‧‧晶粒結構
5000C‧‧‧晶粒結構
5075A‧‧‧六邊形形狀之空腔
5075B‧‧‧六邊形形狀之空腔
5075C‧‧‧六邊形形狀之空腔
5077‧‧‧簇
Ant‧‧‧天線節點
Ant1‧‧‧節點
Ant2‧‧‧節點
Ant3‧‧‧節點
C‧‧‧電容
D‧‧‧二極體
P‧‧‧極點
P1‧‧‧第一極點
P2‧‧‧第二極點
P3‧‧‧第三極點
Port2‧‧‧第二埠
Port1‧‧‧第一埠
R‧‧‧電阻
T1‧‧‧投點
T2‧‧‧投點
T3‧‧‧投點
TRx1‧‧‧節點
TRx2‧‧‧節點
TRx3‧‧‧節點
V‧‧‧與基板節點相關聯之電壓
V_control‧‧‧DC控制電壓
Vc(s)‧‧‧控制信號
VDD‧‧‧供應電壓
圖1展示場效電晶體(FET)裝置之一實例，其具有實施於基板上之主動FET，及在主動FET之下的區域，該區域經組態以包括一或多個特徵以提供主動FET之一或多個所需操作功能性。
圖2展示FET裝置之一實例，其具有實施於基板上之主動FET，及在主動FET之上的區域，該區域經組態以包括一或多個特徵以提供主 動FET之一或多個所需操作功能性。
圖3展示，在一些實施例中，FET裝置可包括圖1及圖2的關於主動FET之區域兩者。
圖4展示實施為個別絕緣體上之矽(SOI)單元之實例FET裝置。
圖5展示，在一些實施例中，類似於圖4之實例SOI裝置的複數個個別SOI裝置可實施於晶圓上。
圖6A展示具有第一晶圓及定位於第一晶圓上方之第二晶圓的實例晶圓組合件。
圖6B展示圖6A之實例之第一晶圓及第二晶圓的未組裝視圖。
圖7展示具有與閘極、源極、汲極、主體及基板相關聯之節點的SOI FET之端子表示。
圖8A及圖8B分別展示具有用於基板之節點之實例SOI FET裝置的截面側視圖及平面圖。
圖9展示可用於形成具有用於基板層之電連接之SOI FET裝置的SOI基板的截面側視圖。
圖10展示具有用於基板層之電連接之SOI FET裝置的截面側視圖。
圖11展示類似於圖10之實例的實例SOI FET裝置，但其中多陷阱層基本上不存在。
圖12展示，在一些實施例中，至基板之電連接可實施，但不耦接至主動FET之其他部分。
圖13展示，在一些實施例中，處置晶圓可包括複數個摻雜區域，該複數個摻雜區域經實施以提供類似於圖10之實例中之多陷阱界面層的一或多個功能性。
圖14A及圖14B展示具有實施在絕緣層(諸如內埋氧化物(buried oxide，BOX)層)下的接觸層之實例SOI FET的截面側視圖及平面圖。
圖15展示類似於圖11之實例的實例SOI FET裝置，但其具有實施在BOX層下之接觸層。
圖16展示類似於圖12之實例的實例SOI FET裝置，但其具有實施在BOX層下之接觸層。
圖17展示類似於圖10之實例的實例SOI FET裝置，但其具有實施在BOX層下之接觸層。
圖18展示類似於圖13之實例的實例SOI FET裝置，但其具有實施在BOX層下之接觸層。
圖19展示類似於圖13之實例的另一實例SOI FET裝置，但其具有實施在BOX層下之穿孔接觸層。
圖20展示一處理程序，其可經實施以促進具有如本文中所描述之一或多個特徵之SOI FET裝置之製造。
圖21展示圖20之製造程序之各種階段的實例。
圖22A及圖22B展示一處理程序，其可經實施以製造具有如本文中所描述之一或多個特徵之SOI FET裝置。
圖23A及圖23B展示圖22A及圖22B之製造程序之各種階段的實例。
圖24展示，在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層可實施為具有(例如)所要尺寸及/或與主動FET分離以提供一或多個功能性。
圖25A及圖25B展示具有如本文中所描述之一或多個特徵之接觸層可如何設定尺寸以提供一或多個所需功能性的實例。
圖26A至圖26F展示接觸層可如何相對於電路元件實施的非限制性實例。
圖27展示可實施於圖19之實例SOI FET裝置中之接觸層的實例。
圖28展示，在一些實施例中，SOI FET裝置可使其具有如本文中 所描述之一或多個特徵之接觸層藉由(例如)基板偏壓網路偏壓。
圖29展示具有射頻(RF)核心及能量管理(energy management，EM)核心之RF切換組態的實例。
圖30展示圖29之RF核心之實例，其中開關臂中之每一者包括FET裝置之堆疊。
圖31展示圖28之偏壓組態之實例，其實施於如參看圖30所描述的具有FET之堆疊之開關臂中。
圖32展示，一或多個傳導層之圖案可經實施以電連接至諸如基板偏壓電路之偏壓電路。
圖33展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞具有RF核心及能量管理核心(「EM核心」)之整個晶粒的環形周邊。
圖34展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞切換晶粒之RF核心及EM核心中之每一者實施的環形分佈。
圖35展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞串聯臂及分路臂之組合件實施的環形分佈。
圖36展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞串聯臂及分路臂中之每一者實施的環形分佈。
圖37展示一實例組態，其中一或多個傳導層之圖案可大體上形成基本上圍繞給定臂中之每一FET實施的環形分佈。
圖38A至圖38E展示可圍繞電路元件實施的一或多個傳導層之圖案的非限制性實例。
圖39A及圖39B展示，在一些實施例中，可存在關於電路元件實施的一或多個傳導層之一個以上圖案。
圖40展示SOI FET裝置之傳導層可電連接至基板偏壓網路的實 例。
圖41展示SOI FET裝置之傳導層可電連接至基板偏壓網路的另一實例。
圖42展示SOI FET裝置之傳導層可電連接至SOI FET裝置之閘極節點的實例。
圖43展示SOI FET裝置之傳導層可經由相移電路電連接至SOI FET裝置之閘極節點的實例。
圖44展示SOI FET裝置之傳導層可經由相移電路電連接至SOI FET裝置之閘極節點的實例(類似於圖43之實例)，且其中基板偏壓網路可經組態以允許DC控制電壓施加至傳導層。
圖45A展示類似於圖42之實例的實例，但其具有與電阻R串聯之二極體D。
圖45B展示，在一些實施例中，二極體D之極性可自圖45A之實例反轉。
圖46展示類似於圖43之實例的實例，但其具有與相移電路並聯之二極體D。
圖47展示類似於圖42之實例的實例，但其具有與電阻R串聯之二極體D。
圖48展示類似於圖46之實例的實例，但其具有偏壓。
圖49展示具有如本文中所描述之傳導層之SOI FET裝置。
圖50A至圖50D展示SOI FET裝置之傳導層可如何耦接至SOI FET裝置之其他節點的實例。
圖51A至圖51D展示SOI FET裝置之傳導層可如何經由相移電路耦接至SOI FET裝置之其他節點的實例。
圖52A至圖52D展示類似於圖50A至圖50D之實例的實例，且其中偏壓信號可施加至傳導層。
圖53A至圖53D展示類似於圖51A至圖51D之實例的實例，且其中偏壓信號可施加至傳導層。
圖54A至圖54D展示SOI FET裝置之傳導層可如何經由二極體D耦接至SOI FET裝置之其他節點的實例。
圖55A至圖55D展示SOI FET裝置之傳導層可如何經由二極體D及相移電路耦接至SOI FET裝置之其他節點的實例。
圖56A至圖56D展示類似於圖54A至圖54D之實例的實例，且其中偏壓信號可施加至傳導層。
圖57A至圖57D展示類似於圖55A至圖55D之實例的實例，且其中偏壓信號可施加至傳導層。
圖58展示以利用SOI FET裝置之單極單投(single-pole-single-throw，SPST)組態實施的開關組合件。
圖59展示，在一些實施例中，圖58之SOI FET裝置可包括如本文中所描述之傳導層特徵。
圖60展示具有如本文中所描述之一或多個特徵的兩個SPST開關可如何用以形成具有單極雙投(single-pole-double-throw，SPDT)組態之開關組合件的實例。
圖61展示圖60之開關組合件可用於天線開關組態中。
圖62展示具有如本文中所描述之一或多個特徵的三個SPST開關可如何用以形成具有單極三投(single-pole-triple-throw，SP3T)組態之開關組合件的實例。
圖63展示圖62之開關組合件可用於天線開關組態中。
圖64展示具有如本文中所描述之一或多個特徵的四個SPST開關可如何用以形成具有雙極雙投(double-pole-double-throw，DPDT)組態之開關組合件的實例。
圖65展示圖64之開關組合件可用於天線開關組態中。
圖66展示具有如本文中所描述之一或多個特徵的九個SPST開關可如何用以形成具有3極3投(3-pole-3-throw，3P3T)組態之開關組合件的實例。
圖67展示圖66之開關組合件可用於天線開關組態中。
圖68A至圖68E展示DPDT切換組態(諸如圖64及圖65之實例)可如何操作以提供不同信號投送功能性的實例。
圖69A及圖69B展示根據本文中所揭示之一或多個實施例的可實施以形成空腔之處理程序。
圖70A及圖70B展示根據本文中所揭示之一或多個實施例的空腔形成處理程序之各種階段的實例。
圖71A及圖71B展示與根據一或多個實施例的空腔形成處理程序相關聯之晶粒平面圖。
圖72A及圖72B展示根據本文中所揭示之一或多個實施例的用於形成空腔之處理程序。
圖73A-1及圖73B-1展示與根據本文中所揭示之一或多個實施例的空腔形成處理程序相關聯之各種結構的實例。
圖73A-2及圖73B-2展示與根據本文中所揭示之一或多個實施例的空腔形成處理程序相關聯之各種結構的實例。
圖74A及圖74B展示與根據本文中所揭示之一或多個實施例的空腔形成處理程序相關聯之晶粒平面圖。
圖75展示根據本文中所揭示之一或多個實施例的空腔形成處理程序。
圖76A及圖76B展示與根據本文中所揭示之一或多個實施例的空腔形成處理程序相關聯之各種結構的實例。
圖77展示根據本文中所揭示之一或多個實施例的用於形成空腔之處理程序。
圖78展示與根據本文中所揭示之一或多個實施例的空腔形成處理程序相關聯之各種結構的實例。
圖79展示根據本文中所揭示之一或多個實施例的用於形成空腔之處理程序。
圖80展示與根據本文中所揭示之一或多個實施例的空腔形成處理程序相關聯之各種結構的實例。
圖81A至圖81C展示根據一或多個實施例之晶粒結構的實施例。
圖82A至圖82C展示根據一或多個實施例之晶粒結構的實施例。
圖83A至圖83D描繪如本文中所描述可實施於一或多個半導體晶粒上之開關電路及偏壓/耦合電路的非限制性實例。
圖84A及圖84B分別展示具有如本文中所描述之一或多個特徵之封裝模組的平面圖及側視圖。
圖85展示可實施於圖70A及圖70B之模組中之實例切換組態的示意圖。
圖86描繪具有本文中所描述之一或多個有利特徵的實例無線裝置。
本文所提供之標題(若存在)僅為方便起見，且未必影響所主張發明之範疇或含義。
引言
本文中揭示具有關於主動FET部分的經組態以提供主動FET之所要操作條件之一或多個區域的場效電晶體(FET)裝置之各種實例。在此等各種實例中，諸如FET裝置、主動FET部分及FET之術語有時可彼此或與其某一組合互換地使用。相應地，術語之此可互換使用應在適當上下文中加以理解。
圖1展示具有實施於基板103上之主動FET 101之FET裝置100的 實例。如本文中所描述，此基板可包括一或多個層，該一或多個層經組態以有助於(例如)主動FET之操作功能性、用於製造及支援主動FET之處理功能性等。舉例而言，若FET裝置100實施為絕緣體上之矽(SOI)裝置，則基板103可包括一絕緣層(諸如內埋氧化物(BOX)層)、一界面層及一處置晶圓層。
圖1另外展示，在一些實施例中，在主動FET 101之下的區域105可經組態以包括一或多個特徵以提供主動FET 101之一或多個所需操作功能性。出於描述之目的，將理解，在……之上及在……之下的相對位置在主動FET 101之實例上下文中如所示地定向在基板103之上。相應地，區域105之一些或全部可實施於基板103內。此外，將理解，當自上向下觀察時(例如，在平面圖中)，區域105可以或可不與主動FET 101重疊。
圖2展示具有實施於基板103上之主動FET 101之FET裝置100的實例。如本文中所描述，此基板可包括一或多個層，該一或多個層經組態以有助於(例如)主動FET 100之操作功能性、用於製造及支援主動FET 100之處理功能性等。舉例而言，若FET裝置100實施為絕緣體上之矽(SOI)裝置，則基板103可包括一絕緣層(諸如內埋氧化物(BOX)層)、一界面層及一處置晶圓層。
在圖2之實例中，FET裝置100展示為進一步包括實施於基板103上方的上層107。在一些實施例中，此上層可包括(例如)複數個層的金屬佈線特徵及介電層以促進(例如)主動FET 100之連接性功能性。
圖2另外展示，在一些實施例中，在主動FET 101之上的區域109可經組態以包括一或多個特徵以提供主動FET 101之一或多個所需操作功能性。相應地，區域109之一些或全部可實施於上層107內。此外，將理解，當自上向下觀察時(例如，在平面圖中)，區域109可以或可不與主動FET 101重疊。
圖3展示具有實施於基板103上之主動FET 101且亦具有上層107之FET裝置100的實例。在一些實施例中，基板103可包括類似於圖1之實例的區域105，且上層107可包括類似於圖2之實例的區域109。
在本文中更詳細地描述關於圖1至圖3之組態中之一些或全部的實例。
在圖1至圖3之實例中，FET裝置100經描繪為個別單元(例如，半導體晶粒)。圖4至圖6展示，在一些實施例中，具有如本文中所描述之一或多個特徵之複數個FET裝置可以晶圓格式部分地或完全製造，且接著經單粒化以提供此等個別單元。
舉例而言，圖4展示實施為個別SOI單元之實例FET裝置100。此個別SOI裝置可包括實施於絕緣體(諸如BOX層104)上方之一或多個主動FET 101，該絕緣體本身實施於處置層(諸如矽(Si)基板處置晶圓106)上方。在圖4之實例中，BOX層104及Si基板處置晶圓106可共同形成圖1至圖3之實例之基板103，具有或不具有對應區域105。
在圖4之實例中，個別SOI裝置100經展示進一步包括上層107。在一些實施例中，此上層可為圖2及圖3之上層103，具有或不具有對應區域109。
圖5展示，在一些實施例中，類似於圖4之實例SOI裝置100的複數個個別SOI裝置可實施於晶圓200上。如所示，此晶圓可包括晶圓基板103，其包括BOX層104及Si處置晶圓層106，如參看圖4所描述。如本文中所描述，一或多個主動FET可實施於此晶圓基板上方。
在圖5之實例中，SOI裝置100經展示不具有上層(圖4中之107)。將理解，此層可形成於晶圓基板103上方，作為第二晶圓之部分或其任何組合。
圖6A展示具有第一晶圓200及定位於第一晶圓200上方之第二晶圓202的實例晶圓組合件204。圖6B展示圖6A之實例之第一晶圓200及 第二晶圓202的未組裝視圖。
在一些實施例中，第一晶圓200可類似於圖5之晶圓200。相應地，第一晶圓200可包括複數個SOI裝置100，諸如圖4之實例。在一些實施例中，第二晶圓202可以經組態以在每一SOI裝置100之FET上方提供(例如)區域(例如，圖2及圖3中之109)，及/或針對涉及第一晶圓200之程序步驟提供臨時或永久性處置晶圓功能性。
FET裝置之SOI實施之實例
絕緣體上之矽(SOI)處理程序技術用於許多射頻(RF)電路(包括涉及高效能、低損耗、高線性開關之電路)中。在此等RF開關電路中，效能優點通常由在矽中構建電晶體而產生，電晶體位於絕緣體(諸如絕緣之內埋氧化物(BOX))上。BOX通常位於處置晶圓上，處置晶圓通常為矽，但可為玻璃、硼矽玻璃(borosilicon glass)、熔融石英、藍寶石、碳化矽或任何其他電絕緣材料。
通常，SOI電晶體經視為具有閘極端子、汲極端子、源極端子及主體端子的4端子場效電晶體(FET)裝置。然而，SOI FET可表示為5端子裝置，添加一基板節點。此基板節點可偏壓及/或耦合電晶體之一或多個其他節點以(例如)改良電晶體之線性及損耗效能兩者。在本文中更詳細地描述關於此基板節點及基板節點之偏壓/耦合之各種實例。
在一些實施例中，此基板節點可用接觸層來實施，該接觸層具有如本文中所描述之一或多個特徵以允許該接觸層提供SOI FET之所需功能性。儘管各種實例係在RF開關之情況下描述，但將理解，本發明之一或多個特徵亦可實施於涉及FET之其他應用中。
圖7展示具有與閘極、源極、汲極、主體及基板相關聯之節點的SOI FET 100之端子表示。將理解，在一些實施例中，源極與汲極可反轉。
圖8A及圖8B展示具有用於基板之節點之實例SOI FET裝置100的側視截面圖及平面圖。此基板可為(例如)與如本文中所描述之處置晶圓106相關聯之矽基板。儘管在此處置晶圓之情況下描述，但將理解，基板未必需要具有與處置晶圓相關聯之功能性。
絕緣體層(諸如BOX層104)經展示形成於處置晶圓106上方，且FET結構經展示基於在BOX層104上方之主動矽裝置102而形成。在本文中所描述之各種實例中，且如圖8A及圖8B中所示，FET結構可組態為NPN或PNP裝置。
在圖8A及圖8B之實例中，閘極、源極、汲極及主體之端子經展示為經組態且經設置以便允許FET之操作。基板端子經展示為經由延伸穿過BOX層104之導電特徵108電連接至基板(例如，處置晶圓)106。此導電特徵可包括(例如)一或多個傳導導通孔、一或多個傳導溝槽或其任何組合。在本文中更詳細地描述可如何實施此導電特徵之各種實例。
在一些實施例中，基板連接可連接至接地以(例如)避免與基板相關聯之電浮動狀況。用於接地之此基板連接通常包括實施在給定晶粒之最外部周邊處的密封環。
在一些實施例中，基板連接(諸如圖8A及圖8B之實例)可用以使基板106偏壓，以耦合基板與對應FET之一或多個節點(例如，以提供RF回饋)或其任何組合。基板連接之此使用可以經組態以(例如)藉由消除或減少昂貴的處置晶圓處理程序及層來改良RF效能及/或降低成本。此等效能改良可包括(例如)線性、損耗及/或電容效能之改良。
在一些實施例中，基板節點的前述偏壓可(例如)僅在需要或期望時選擇性地施加以達成所要RF效應。舉例而言，基板節點之偏壓點可連接至功率放大器(power amplifier，PA)之包絡追蹤(envelope-tracking，ET)偏壓以達成失真消除效應。
在一些實施例中，用於提供前述實例功能性之基板連接可實施為類似於接地組態之密封環組態，或其他連接組態。在本文中更詳細地描述此等基板連接之實例。
圖9展示SOI基板10之側視截面圖，該SOI基板可用以形成具有用於基板層106(例如，Si處置層)之電連接的圖10之SOI FET裝置100。在圖9中，絕緣體層(諸如BOX層104)經展示形成於Si處置層106上方。主動Si層12經展示形成於BOX層104上方。將理解，在一些實施例中，圖9的前述SOI基板10可以晶圓格式實施，且具有如本文中所描述之一或多個特徵的SOI FET裝置可基於此晶圓而形成。
在圖10中，主動Si裝置102經展示由圖9之主動Si層12形成。一或多個導電特徵108(諸如導通孔)經展示相對於主動Si裝置102穿過BOX層104實施。在一些實施例中，此等傳導特徵(108)可允許Si處置層106耦接至主動Si裝置(例如，FET)、偏壓或其任何組合。此耦合及/或偏壓可藉由(例如)金屬堆疊110促進。在一些實施例中，此金屬堆疊可允許傳導特徵108電連接至端子112。在圖10之實例中，一或多個鈍化層、一或多個介電層或其某一組合(共同地指示為114)可形成以覆蓋此金屬堆疊之一些或全部。
在一些實施例中，多陷阱層14可實施在BOX層104與Si處置層106之間。然而，且如本文中所描述，經由傳導特徵108至Si處置層106之電連接可消除或減小對此多陷阱層之需要，此需要通常存在以控制BOX層104與Si處置層106之間的界面處之電荷，且可涉及高成本之程序步驟。
除消除或減少對多陷阱層之需要的前述實例以外，至Si處置層106之電連接可提供許多有利特徵。舉例而言，傳導特徵108可允許強迫BOX/Si處置界面處之多餘電荷以藉此減小非所需諧波。在另一實例中，多餘電荷可經由傳導特徵108移除以藉此減小SOI FET之斷開 電容(off-capacitance，Coff)。在另一實例中，傳導特徵108之存在可降低SOI FET之臨限值以藉此減小SOI FET之接通電阻(on-resistance，Ron)。
圖11展示類似於圖10之實例的實例FET裝置100，但其中多陷阱層(圖10中之14)基本上不存在。相應地，在一些實施例中，BOX層104及Si處置層106可彼此基本上直接嚙合。
在圖11之實例中，傳導特徵(例如，導通孔)108經描繪為延伸穿過BOX層104且接觸Si處置層106，大體上在BOX/Si處置界面處。將理解，在一些實施例中，此等傳導特徵可更深地延伸至Si處置層106中。
在圖10及圖11之實例中，傳導特徵108經描繪為耦接至與主動Si裝置102相關聯之其他電連接。圖12展示，在一些實施例中，至基板(例如，Si處置層106)之電連接可實施，但不耦接至與主動Si裝置102相關聯之此等其他電連接。舉例而言，傳導特徵108(諸如導通孔)經展示延伸穿過BOX層104，以便形成與Si處置層106之接觸。貫穿BOX之傳導特徵108之上部部分經展示電連接至與端子112分離之端子113。
在一些實施例中，單獨端子113與Si處置層106之間的電連接(經由傳導特徵108)可經組態以允許(例如)基板(例如，Si處置層106)中之區域之單獨偏壓，以達成主動Si裝置102之所要操作功能性。單獨端子113與Si處置層106之間的此電連接係利用一或多個貫穿BOX之傳導特徵108之非接地組態的實例。
在圖10至圖12之實例中，貫穿BOX之傳導特徵(108)經描繪為耦接至與主動Si裝置102相關聯之電連接，或與此等電連接分離。將理解，亦可實施其他組態。舉例而言，一或多個貫穿BOX之傳導特徵(108)可耦接至主動Si裝置102之一個節點(例如，源極、汲極或閘 極)，但不耦接至其他節點。在本文中更詳細地揭示基板節點與主動Si裝置之其他節點之間的此耦接(或非耦接)之電路表示的非限制性實例。
在圖10之實例中，多陷阱層14可實施為BOX層104與Si處置層106之間的界面層，以提供如本文中所描述之一或多個功能性。在圖11及圖12之實例中，可省略此多陷阱界面層14，如本文中所描述。
圖13展示，在一些實施例中，處置晶圓106(例如，Si處置層)可包括複數個摻雜區域117，該複數個摻雜區域經實施以提供類似於多陷阱界面層(例如，圖10中之14)之一或多個功能性。此等摻雜區域可為(例如)大體上非晶的且在與處置晶圓106之其他部分相比時具有相對較高電阻率。在一些實施例中，此等摻雜區域可包括晶體結構、非晶結構或其任何組合。
在圖13之實例中，兩個FET 102及兩個島狀物115經展示由實施於BOX層104上方之主動Si層12形成。BOX層經展示實施於具有摻雜區域117之處置晶圓106上方。在一些實施例中，此等摻雜區域(117)可實施為大體上橫向定位在該等FET 102及/或該等島狀物115之間的間隙下。
圖13另外展示，在一些實施例中，具有摻雜區域(諸如前述摻雜區域117)之處置晶圓106可如本文中所描述地經由一或多個傳導特徵108(諸如導通孔)偏壓。如本文中所描述，此等傳導特徵108可耦接至FET之其他部分、單獨端子或其任何組合，以便提供偏壓至處置晶圓基板106，以達成FET之一或多個所要操作功能性。
在圖13之實例中，給定傳導特徵108可經由處置晶圓106與FET 102相互作用。舉例而言，BOX層插入於FET 102與處置晶圓106之間可在其間產生電容C。此外，電阻R可存在於傳導特徵108之末端與BOX/處置晶圓界面之間。相應地，串聯RC耦接可設置在傳導特徵 108與FET 102之底側之間。因此，經由傳導特徵108將偏壓信號提供至處置晶圓106可提供FET 102之所需操作環境。
在圖13之實例中，給定傳導特徵108經描繪為與最靠近的FET 102橫向分離，以便在處置晶圓106中包括至少一個摻雜區域117。相應地，所得電阻性路徑(具有電阻R)可相對較長。因此，電阻R可為高電阻。
參考圖10至圖13之實例，應注意，在一些實施例中，給定傳導特徵108可實施，以便與最靠近的FET 102橫向分離一間隔距離。此間隔距離可為(例如)至少1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm或10μm。在一些實施例中，該間隔距離可在5μm至10μm之範圍中。出於描述目的，將理解，此間隔距離可為(例如)傳導特徵108之最接近部分於主動Si層(12)中之對應FET 102之間的距離。
本文中尤其描述關於具有接觸層之SOI FET裝置之實例。圖14A及圖14B展示圖8A及圖8B之實例SOI FET 100之情況下的具有此接觸層(260)之實例SOI FET 100的側視截面圖及平面圖。在本文中更詳細地描述此接觸層可如何形成以及此接觸層可如何以不同方式組態的實例。
在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層可實施於BOX層的與形成有FET之側對置的側上。在FET形成於此BOX層之正面或上部側上的情況下，接觸層可實施於BOX之背面或下部側上。相應地，涉及接觸層之位置的關係術語「後方」、「背面」、「下部」、「下部側」等應在前述上下文中理解。
亦將理解，具有如本文中所描述之一或多個特徵之接觸層亦可被稱作傳導接觸層、基板接觸層、傳導層或其某一組合。在一些實施例中，此接觸層可實施為在BOX層與基板接觸層之間。在一些實施例 中，此接觸層可實施於BOX層之背面上，不具有基板層。相應地，將理解，接觸層(包括基板接觸層)之可互換術語的前述實例可參考具有或不具有基板層之實施。
在圖14之實例中，接觸層260經描繪為與傳導特徵108電接觸。此傳導特徵(108)可允許接觸層260與(例如)基板節點電接觸。如本文中所描述，此基板節點可電連接至偏壓電路及/或耦接至FET之一或多個部分。儘管各種實例在本文在接觸層260經由一或多個貫穿BOX之傳導特徵(諸如圖14之傳導特徵108)電連接的情況下描述，但將理解，接觸層(諸如圖14之接觸層260)可以其他組態電連接，以便提供至偏壓電路及/或對應FET之一或多個部分之電連接。
圖15展示，在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層260可實施於FET裝置100中，該FET裝置類似於圖11之實例(例如，其中多陷阱層(圖10中之14)基本上不存在)。相應地，在一些實施例中，接觸層260可在一側上基本上與BOX層104直接接觸，且在另一側上基本上與Si處置層106直接接觸。
在圖15之實例中，傳導特徵(例如，導通孔)108經描繪為延伸穿過BOX層104且接觸接觸層260。如本文中所描述，此等傳導特徵可耦接至與主動Si裝置102相關聯之其他電連接。
圖16展示，在一些實施例中，至接觸層260之電連接可實施，但不耦接至與主動Si裝置102相關聯之此等其他電連接。舉例而言，傳導特徵108(諸如導通孔)經展示延伸穿過BOX層104，以便形成與接觸層260之接觸。貫穿BOX之傳導特徵108之上部部分經展示電連接至與端子112分離之端子113。
在一些實施例中，單獨端子113與接觸層260之間的電連接(經由傳導特徵108)可經組態以允許(例如)主動Si裝置102下方之區域的單獨偏壓或控制，以達成主動Si裝置102之所要操作功能性。在本文中更 詳細地描述關於此操作功能性之實例。
在圖15及圖16之實例中，貫穿BOX之傳導特徵(108)經描繪為耦接至與主動Si裝置102相關聯之電連接，或與此等電連接分離。將理解，亦可實施其他組態。舉例而言，一或多個貫穿BOX之傳導特徵(108)可耦接至主動Si裝置102之一個節點(例如，源極、汲極或閘極)，但不耦接至其他節點。在本文中更詳細地揭示與接觸層260相關聯之節點與主動Si裝置之其他節點之間的此耦接(或非耦接)之電路表示的非限制性實例。
圖17展示，在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層260可實施於FET裝置100中，該FET裝置類似於圖10之實例(例如，其中多陷阱層14存在)。在圖17之實例中，接觸層260可實施為在多陷阱層14與BOX層104之間。
在圖17之實例中，接觸層260經展示為耦接至主動Si裝置102之一或多個部分(例如，經由一或多個貫穿BOX之傳導特徵108)。將理解，在一些實施例中，圖17之接觸層可耦接至單獨端子，諸如圖16之單獨端子113。
圖18及圖19展示，在一些實施例中，具有如本文中所描述之一或多個特徵之接觸層260可實施於FET裝置100中，該FET裝置類似於圖13之實例(例如，其中複數個摻雜區域117存在)。在圖18之實例中，接觸層260可實施為基本上在複數個摻雜區域117與BOX層104之間。在圖19之實例中，接觸層260可經組態以允許複數個摻雜區域117基本上與BOX層104接觸。在一些實施例中，此組態可藉由(例如)接觸層260具有複數個開口以允許對應摻雜區域117與BOX層104接觸來達成。在本文中更詳細地描述接觸層260之此穿孔組態之實例。
在圖18及圖19之實例中，接觸層260可耦接至主動裝置102之一或多個部分、耦接至單獨端子或以其某一組合來組態，類似於圖15及 圖16之實例。
關於SOI FET裝置之製造之實例
圖20及圖22展示可實施以製造具有如本文中所描述之一或多個特徵之SOI裝置的處理程序130及200。圖21及圖23展示圖20及圖22之製造程序之各種階段的實例。在一些實施例中，各種程序步驟中之一些或全部可利用晶圓處理技術來實施。
在一些實施例中，製造具有如本文中所描述之一或多個特徵之SOI裝置可包括製造具有形成於接觸層與端子之間的電連接之晶圓。可用以達成接觸層與端子之間的此連接的晶圓之實例在圖21中展示為146，且圖20中之程序步驟之實例可實施以達成此晶圓組態。
在圖20之區塊132中，可形成或提供SOI基板。在圖21之狀態140中，此SOI基板可包括Si基板106(諸如Si處置晶圓)、在Si基板106上方之氧化物層104及在氧化物層104上方之主動Si層12。此SOI基板可具有或可不具有在氧化物層104與Si基板106之間的多陷阱層(例如，圖9及圖10)中之14)。類似地，此SOI基板可具有或可不具有在Si基板106中之摻雜區域(例如，圖13中之117)。
在圖20之區塊134中，可用主動Si層形成一或多個FET。在圖21之狀態142中，此FET經描繪為150。
在圖20之區塊136中，可穿過氧化物層至Si基板且相對於FET形成一或多個傳導特徵(諸如導通孔)。在圖21之狀態144中，此傳導導通孔經描繪為108。如本文中所描述，貫穿氧化物層104至Si基板106之此電連接亦可利用其他傳導特徵(諸如一或多個傳導溝槽)來實施。
在圖20及圖21之實例中，將理解，區塊134及136可以或可不以所示之實例序列來執行。在一些實施例中，可形成諸如深溝槽之傳導特徵且在形成FET之前用聚合物(poly)填充傳導特徵。在一些實施例中，可在形成FET之後形成此(此等)傳導特徵(例如，進行切割且用諸 如鎢(W)之金屬進行填充)。將理解，亦可實施與圖20及圖21之實例相關聯之序列的其他變化。
在圖20之區塊138中，可針對傳導導通孔及FET形成電連接。在圖21之狀態146中，此等電連接經描繪為共同指示為110之金屬化堆疊。此金屬堆疊可將FET 150及傳導導通孔108電連接至一或多個端子112。在圖21之實例狀態146中，鈍化層114經展示經形成以覆蓋金屬化堆疊110之一些或全部。
參看圖22及圖23，處理程序200可為與圖20及圖21相關聯之處理程序130之延續(兩個處理程序在一個製造設施處實施)、利用由處理程序130產生之晶圓(例如，圖21中之組態146)作為輸入的單獨處理程序(例如，兩個處理程序在不同製造設施處實施)或其任何組合。相應地，在圖22A之處理程序200之區塊202中，可形成或提供具有基板層之電連接之SOI晶圓。在圖23A中，狀態146可類似於圖21之狀態146。
在圖22A之區塊204中，可在SOI晶圓之正面上形成或附接載體層。出於描述目的，SOI晶圓之正面可包括與基板層對置之側。在圖23A之狀態250中，此載體層經描繪為252。如本文中所描述，SOI晶圓之正面上之此載體層可允許製造步驟在背面上執行，以促進形成接觸層。
在一些實施例中，載體層可為暫時附接之層或永久附接之層。在一些實施例中，載體層可為適合於(暫時或永久)附接至晶圓之一側以便允許一或多個程序步驟在晶圓之另一側上執行的任何材料。此載體層可包括(例如)另一晶圓、矽、玻璃、石英、碳化矽、藍寶石等。此載體層可利用(例如)旋塗黏著劑而附接至SOI晶圓之正面。
在圖22A之區塊206中，可自SOI晶圓之背面移除基板層之一些或全部。在圖23A中，此基板層在狀態250中經描繪為106。在狀態254 中，此基板層經展示為經移除，以便曝露表面256。
在一些實施例中，可充分移除基板層以曝露諸如傳導導通孔之傳導特徵108。在一些實施例中，基板層之此移除可以或可不曝露氧化物層104。基板層之此移除可藉由(例如)研磨、化學機械拋光(chemical mechanical polishing，CMP)、使用適當化學物質之選擇性蝕刻或其某一組合來達成。
在圖22A之區塊208中，可在由基板層之移除產生之表面上形成接觸層。在圖23A之狀態258中，此接觸層經描繪為260，形成於曝露表面256上。
如本文中所描述，可形成此接觸層以便與傳導特徵108電接觸。在一些實施例中，接觸層260可包括一或多個層，該一或多個層可藉由對氧化物層104之曝露表面256之表面處理來(例如)圖案化、沈積、植入及/或形成。氧化物層104上之此接觸層可具有(例如)傳導、電阻性、介電、感應性、整流、半絕緣、半導電、陷阱及/或孔類型的性質。
在圖22B之區塊210中，可在接觸層上方形成界面層。在圖23B之狀態262中，此界面層經描繪為264，其形成以便基本上覆蓋接觸層260及表面256。在一些實施例中，此界面層(264)可經組態以促進替換基板層之附接。
在圖22B之區塊212中，可在界面層上形成替換基板層或可將替換基板層附接至界面層。在圖23B之狀態266中，此替換基板層經描繪為268。
在一些實施例中，基板層268可為晶圓，且此晶圓可晶圓接合至SOI晶圓之氧化物層104，具有或不具有界面層104。此晶圓接合可藉由一或多個晶圓接合技術來達成。在一些實施例中，替換基板晶圓可包括(例如)矽、玻璃、石英、藍寶石、碳化矽及/或砷化鎵。其他材料 亦可用於替換基板晶圓。
在圖22B之區塊214中，可自SOI晶圓之正面移除載體層。在圖23B之狀態270中，SOI晶圓之正面經展示為已將載體層移除以便基本上曝露端子112。載體層自SOI晶圓之正面的此移除可藉由現尤其提供處置層功能性之替換基板層268促進。
在圖23B之實例狀態270中，假定端子112附近之載體層係臨時層。此臨時層可基本上完全自SOI晶圓之正面移除。在一些實施例中，載體層之至少一些可保留在SOI晶圓之正面上。在一些實施例中，SOI晶圓之正面可經進一步處理。
在參看圖22及圖23所描述之製造實例中，利用層轉印(layer transfer)技術。然而，將理解，其他處理程序技術之使用可用以在SOI裝置之氧化物層之背面表面上或在其附近形成接觸層。
在一些實施例中，如本文中所描述之接觸層可用以(例如)提供用於SOI裝置之基板之偏壓。在一些實施例中，如本文中所描述之接觸層亦可用於其他應用。舉例而言，圖24展示接觸層260可經組態以用作至電晶體之背閘極(back-gate)。此背閘極可提供一或多個功能性，諸如幫助耗乏或逐漸SOI FET 100之作用中通道中之電荷。在一些實施例中，接觸層260可適當地設定尺寸(例如，描繪為尺寸280)，以提供此背閘極功能性。在一些實施例中，接觸層260可與SOI FET 100之作用中通道間隔一所要距離282，以提供諸如背閘極功能性之所要功能性。在一些實施例中，此間隔距離(282)可藉由(例如)BOX層104之選定厚度來達成。在一些實施例中，可適當地選擇尺寸280及間隔距離282兩者，以達成FET之一或多個功能性。
圖25A及圖25B展示具有如本文中所描述之一或多個特徵之接觸層260可如何設定尺寸以提供一或多個所需功能性的額外實例。在圖25A之實例中，接觸層260經描繪為具有矩形佔據面積形狀，其經設 定尺寸以與傳導特徵108電接觸，且提供與相關聯於FET 102之閘極區域的至少某一重疊。
圖25B展示，在一些實施例中，可選擇接觸層之佔據面積形狀以有利於一或多個功能性。舉例而言，假設在基板接觸層與FET 102之閘極區域之間需要額外重疊(例如，與圖25A之實例相比)。為達成此增加之重疊，接觸層260可包括延伸區域290(例如，經描繪在接觸層260之原始矩形形狀之上及之下的額外領域)以容納此額外重疊。
在一些實施例中，與接觸層相關聯之其他設計參數可實施以達成一或多個所要功能性。舉例而言，設計參數(諸如，接觸層材料、氧化物層之厚度及/或偏壓網路)可針對諸如MOSFET裝置之裝置適當地組態，以降低電阻、改良線性效能、降低臨限電壓、增加崩潰電壓及/或改良電晶體之隔離效能。
在參看圖14、圖24及圖25所描述之各種實例中，接觸層260經描繪為大體上位於諸如FET之電路元件下。然而，將理解，具有如本文中所描述之一或多個特徵之接觸層亦可以其他組態來實施。舉例而言，可針對基板實施不同圖案之電連接。在一些實施例中，接觸層可經組態以促進用於基板的此等圖案之電連接；且此等圖案可以或可不在電路元件下。
圖26A至圖26F展示具有如本文中所描述之一或多個特徵之接觸層可如何相對於電路元件實施的非限制性實例。在該等實例中之每一者中，接觸層260經展示為經由一或多個傳導導通孔108電連接；然而，將理解，此等電連接亦可藉由諸如溝槽之其他傳導特徵來實施。
圖26A展示接觸層260可大體上位於電路元件300之下的實例。此組態可表示(例如)本文中參看圖14、圖24及圖25所描述之實例。
圖26B展示接觸層260可為形成圍繞電路元件300之周邊之條帶的實例。在一些實施例中，此組態可用(例如)大體上包圍電路元件300 之傳導導通孔之實例圖案來實施。
圖26C及圖26D展示接觸層260可為形成其各別電路元件300之部分周邊之條帶的實例。舉例而言，圖26C展示U形組態，且圖26D展示L形組態。在一些實施例中，此等組態可用(例如)部分地包圍電路元件300之傳導導通孔之實例圖案來實施。
圖26E展示接觸層260可為形成電路元件300之側處或附近之區段之條帶的實例。在一些實施例中，此組態可用(例如)形成電路元件300之側處或附近之區段之傳導導通孔之實例圖案來實施。
圖26F展示接觸層260可具有相對較小墊形狀(其未必為條帶)的實例。此組態可用於期望相對離散接觸層之應用中。在一些實施例中，此組態可用(例如)以離散方式分組之一或多個傳導導通孔之實例圖案來實施。
將理解，具有如本文中所描述之一或多個特徵之接觸層亦可以其他方法組態。舉例而言，可存在用於給定電路元件之一個以上接觸層。
圖27展示，在一些實施例中，接觸層260可包括一或多個開口。此組態可(例如)容納形成於處置晶圓層(例如，Si處置晶圓)上之特徵或區域。舉例而言，且在圖19之實例組態(其中複數個摻雜區域117提供於處置晶圓106上的情況下，圖19之接觸層260可包括如圖27中所示之複數個開口以容納此等摻雜區域。
在圖27之實例中，接觸層260中之此等開口經展示基本上曝露對應摻雜區域。在一些實施例中，此等開口亦可經設定尺寸以部分地曝露對應摻雜區域。
在圖27之實例中，接觸層260可經由(例如)一或多個傳導導通孔108而電連接至FET之一或多個部分及/或端子。將理解，可實施其他數目及/或其他配置之傳導導通孔。
關於SOI FET裝置之偏壓及/或耦合之實例
圖28展示，在一些實施例中，具有如本文中所描述之一或多個特徵的SOI FET裝置100可藉由(例如)基板偏壓網路152而使其接觸層偏壓。在本文中更詳細地描述關於此基板偏壓網路之各種實例。
在圖28之實例中，其他節點(諸如SOI FET裝置100之閘極及主體)亦可藉由其各自網路偏壓。其中，關於此等閘極偏壓網路及主體偏壓網路之實例可在題為「關於基於絕緣體上之矽之射頻開關的電路、裝置、方法及組合(CIRCUITS,DEVICES,METHODS AND COMBINATIONS RELATED TO SILICON-ON-INSULATOR BASED RADIO-FREQUENCY SWITCHES)」之PCT公開案第WO 2014/011510號中發現，該公開案之揭示內容在此明確地以全文引用之方式併入本文中。
圖29至圖31展示，在一些實施例中，具有如本文中所描述之一或多個特徵之SOI FET可實施於RF切換應用中。
圖29展示具有射頻核心162及能量管理(EM)核心164之RF切換組態160的實例。關於此等RF核心及EM核心之額外細節可在上文提及之PCT公開案第WO 2014/011510號中發現。圖29之實例RF核心162經展示為單極雙投(SPDT)組態，其中電晶體100a、100b之串聯臂分別配置在極點與第一及第二投點之間。與第一及第二投點相關聯之節點經展示經由電晶體100c、100d之各別分路臂耦接至接地。
在圖29之實例中，電晶體100a至100d中之一些或全部可包括如本文中所描述之接觸層。此等接觸層可用以提供對應電晶體之所需功能性。
圖30展示圖29之RF核心162之實例，其中開關臂100a至100d中之每一者包括FET裝置之堆疊。出於描述目的，此堆疊中之每一FET可稱作FET，堆疊本身可共同稱作FET，或其某一組合亦可稱作FET。 在圖30之實例中，對應堆疊中之每一FET如本文中所描述之一或多個接觸層。將理解，RF核心162中之FET裝置中之一些或全部可包括此等接觸層。
圖31展示圖28之偏壓組態150之實例，其實施於如參看圖30所描述的具有FET 100之堆疊之開關臂中。在圖31之實例中，堆疊中之每一FET可用單獨基板偏壓網路152偏壓，堆疊中之該等FET可用複數個基板偏壓網路152偏壓，堆疊中之所有FET可用共同基板偏壓網路偏壓，或其任何組合。此等可能變化亦可適用於閘極偏壓(156)及主體偏壓(154)。
圖32展示可實施以如本文中所描述地電連接之一或多個接觸層260之圖案261。在一些實施例中，接觸層之此圖案亦可電連接(描繪為172)至(例如)基板偏壓網路152。在一些實施例中，且如本文中所描述，接觸層之此圖案可電連接至SOI FET裝置之另一節點，利用或不利用基板偏壓網路152。在一些實施例中，接觸層的前述電連接中之一些或全部可藉由經組態以提供基板偏壓功能性的傳導特徵之對應圖案促進。
圖33至圖38展示圖32的一或多個接觸層之圖案261之非限制性實例。在圖33至圖37之實例中，此(此等)接觸層之圖案(指示為170)經描繪為大體上包圍對應電路元件。然而，且如圖38A至圖38E中所示，接觸層之此圖案(指示為261)可以或可不包圍對應電路元件。
在圖33至圖38之實例中，將理解，對於此等實例中之一些或全部，接觸層之圖案可電連接至SOI FET裝置之另一節點，利用或不利用基板偏壓網路152。
圖33展示實例組態160，其中如本文中所描述的接觸層之圖案170可大體上形成基本上圍繞具有RF核心162及EM核心164之整個晶粒的環形周邊。相應地，RF核心162及EM核心164共同可為與接觸層 之圖案170相關聯之電路元件。
圖34展示實例組態160，其中如本文中所描述的接觸層之圖案可大體上形成基本上圍繞切換晶粒之RF核心162(圖案170a)及EM核心164(圖案170b)中之每一者實施的環形分佈。相應地，RF核心162可為與接觸層之圖案170a相關聯之電路元件，且EM核心164可為與接觸層之圖案170b相關聯之電路元件。儘管RF核心及EM核心均描繪為具有接觸層之各別圖案，但將理解，一個圖案可具有此等接觸層，而另一圖案不具有此等圖案。舉例而言，RF核心可具有接觸層之此圖案，而EM核心不具有此圖案。
圖35至圖37展示可針對RF核心162實施的如本文中所描述的接觸層之一或多個圖案之實例。圖35展示一實例組態，其中如本文中所描述的接觸層之圖案170可大體上形成基本上圍繞串聯臂100a、100b及分路臂100c、100d之組合件實施之環形分佈。相應地，RF核心162可為與接觸層之圖案170相關聯之電路元件。
圖36展示一實例組態，其中如本文中所描述的接觸層之圖案可大體上形成基本上圍繞串聯臂100a(圖案170a)、100b(圖案170b)及分路臂100c(圖案170c)、100d(圖案170d)中之每一者實施之環形分佈。相應地，每一臂(100a、100b、100c或100d)可為與接觸層之對應圖案(170a、170b、170c或170d)相關聯之電路元件。
圖37展示一實例組態，其中如本文中所描述的接觸層之圖案170可大體上形成基本上圍繞給定臂中之每一FET實施之環形分佈。相應地，每一FET可為與接觸層之對應圖案相關聯之電路元件。
在圖35至圖37之實例中，RF核心之不同層級處之每一組件經展示具備接觸層之圖案。舉例而言，圖36中之每一臂經展示包括接觸層之圖案，且圖37中之每一FET經展示包括接觸層之圖案。將理解，並非此等組件中之每一者必然需要具有接觸層之此圖案。此外，將理 解，可組合與RF核心之不同層級相關聯的接觸層之圖案之各種組合。舉例而言，RF核心可包括圍繞RF核心本身的接觸層之圖案，且接觸層之一或多個額外圖案亦可針對選定臂及/或FET而實施。
如本文中所描述，接觸層之圖案可圍繞電路元件實施、圍繞電路元件部分地實施、實施為單一特徵或其任何組合。
圖38A至圖38E展示此等圖案之非限制性實例。在此等實例中，該等圖案經描繪為電連接至其各別基板偏壓網路。然而，且如本文中所描述，此等圖案可電連接至(例如)對應FET之其他部分，利用或不利用此等基板偏壓網路。
圖38A展示如本文中所描述的一或多個接觸層之圖案261可圍繞電路元件實施之實例，類似於圖33至圖37之實例。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
圖38B展示如本文中所描述的接觸層之圖案261可部分地圍繞電路元件實施之實例。在圖38B之特定實例中，此部分包圍圖案可為U形圖案，其中一或多個接觸層實施於三個側上，而不實施於關於電路元件之第四側上。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
圖38C展示如本文中所描述的接觸層之圖案261可部分地圍繞電路元件實施之另一實例。在圖38C之特定實例中，此部分包圍圖案可為L形圖案，其中一或多個接觸層實施於兩個鄰近側上，而不實施於關於電路元件之另外兩側上。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。在一些實施例中，具有接觸層之圖案的兩側可為對置側。
圖38D展示如本文中所描述的接觸層之圖案261可部分地圍繞電路元件實施之又一實例。在圖38D之特定實例中，此部分包圍圖案可為一圖案，其中一或多個接觸層實施於一側上，而不實施於關於電路 元件之剩餘三個側上。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
圖38E展示如本文中所描述的接觸層之圖案261可實施為一或多個離散接觸區之實例。在圖38E之特定實例中，此圖案可為單一接觸層係相對於電路元件實施之圖案。此圖案可電連接至基板偏壓網路及/或電路元件之另一部分。
在圖38A至圖38E之實例中，給定圖案261可包括一或多個離散及/或相連接觸層。出於描述目的，將理解，相連圖案(例如，圖38C之實例中的兩個結合片段)可包括電連接至共同基板偏壓網路及/或電路元件之另一共同部分的接觸層。
圖39A及圖39B展示，在一些實施例中，可存在關於電路元件實施的接觸層之一個以上圖案。接觸層之此等圖案可電連接至單獨基板偏壓網路及/或電路元件之部分、電連接至共同基板偏壓網路及/或電路元件之另一共同部分或其任何組合。
舉例而言，圖39A展示關於電路元件之兩個對置側具備接觸層之第一圖案及第二圖案261之組態。第一圖案可電連接至第一基板偏壓網路152a及/或電路元件之第一部分，且第二圖案可電連接至第二基板偏壓網路152b及/或電路元件之第二部分。
在另一實例中，39B展示關於電路元件之兩個對置側具備接觸層之第一圖案及第二圖案261之組態，類似於圖39A之實例。第一圖案及第二圖案261均可電連接至共同基板偏壓網路152及/或電路元件之共同部分。
圖40至圖57展示SOI FET裝置100的可與SOI FET裝置100之接觸層耦接之基板偏壓網路及/或其他部分的非限制性實例。與接觸層之此耦接可藉由如本文中所描述的傳導特徵之一或多個圖案來促進。在一些實施例中，此等接觸層可提供SOI FET裝置100之一或多個功能 性，包括(例如)基板偏壓功能性、背閘極功能性或其某一組合。
圖40展示SOI FET裝置100之接觸層可電連接至基板偏壓網路152之實例。此基板偏壓網路可經組態以允許DC控制電壓(V_control)施加至接觸層。
圖41展示SOI FET裝置100之接觸層可電連接至基板偏壓網路152之實例。此基板偏壓網路可經組態以允許DC控制電壓(V_control)經由電阻R(例如，電阻器)施加至觸點。
圖42展示SOI FET裝置100之接觸層可電連接至SOI FET裝置100之閘極節點(例如，閘極之背面)之實例。在一些實施例中，此耦接可以或可不包括電阻R(例如，電阻器)。在一些實施例中，此耦接可為或可不為基板偏壓網路152(若存在)之部分。
圖43展示SOI FET裝置100之接觸層可經由相移電路電連接至SOI FET裝置100之閘極節點之實例。在所示之實例中，相移電路包括電容(例如，電容器)；然而，將理解，相移電路可以其他方式組態。在一些實施例中，此耦接可以或可不包括電阻R(例如，電阻器)。在一些實施例中，此耦接可為或可不為基板偏壓網路152(若存在)之部分。
圖44展示SOI FET裝置100之接觸層可經由相移電路電連接至SOI FET裝置100之閘極節點之實例，類似於圖43之實例。在圖44之實例中，此基板偏壓網路152可經組態以允許DC控制電壓(V_control)施加至接觸層。此V_control可直接地或經由電阻R1(例如，電阻器)施加至接觸層。
圖45至圖48展示SOI FET裝置之接觸層與SOI FET裝置之另一節點之間的各種耦接可包括二極體之非限制性實例。此二極體可經實施以(例如)提供電壓相依耦接。
圖45A展示類似於圖42之實例的實例，但其具有與電阻R串聯之 二極體D。在一些實施例中，接觸層閘極節點之間的此耦接可實施具有或不具有電阻R。
圖45B展示，在一些實施例中，二極體D之極性可自圖45A之實例反轉。將理解，二極體之此極性反轉亦可實施於圖46至圖48之實例中。
圖46展示類似於圖43之實例的實例，但其具有與相移電路(例如，電容C)並聯之二極體D。在一些實施例中，接觸層與閘極節點之間的此耦接可實施具有或不具有電阻R。
圖47展示類似於圖42之實例的實例，但其具有與電阻R串聯之二極體D。在一些實施例中，DC控制電壓(V_control)可直接地或經由電阻(例如，電阻器)施加至接觸層。
圖48展示類似於圖46之實例的實例，但其具有偏壓。此偏壓可經組態以允許DC控制電壓(V_control)直接地或經由電阻R(例如，電阻器)施加至接觸層。
在一些實施例中，具有如本文中所描述的一或多個特徵之接觸層連接可用以感測基板之電壓狀況。此感測電壓可用以(例如)補償電壓狀況。舉例而言，電荷可視需要或期望經由接觸層驅趕至基板中或驅趕出基板。
圖49展示具有如本文中所描述之接觸層之SOI FET裝置100。此接觸層可用以感測與基板節點相關聯之電壓V。圖50至圖57展示此感測電壓可如何用於各種回饋及/或偏壓組態中之非限制性實例。儘管各種實例係在電壓V之情況下描述，但將理解，本發明之一或多個特徵亦可利用(例如)與基板相關聯之感測電流來實施。
圖50A至圖50D展示SOI FET裝置100之接觸層可如何耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此等耦接可用以促進基於圖49之感測基板電壓的前述補償。圖50A展示耦接190可實 施於接觸層與閘極節點之間。圖50B展示耦接190可實施於接觸層與主體節點之間。圖50C展示耦接190可實施於接觸層與源極節點之間。圖50D展示耦接190可實施於接觸層與汲極節點之間。在一些實施例中，接觸層可耦接至前述節點中之一個以上節點。
圖51A至圖51D展示SOI FET裝置100之接觸層可如何經由相移電路(例如，電容)192耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此等耦接可用以促進基於圖49之感測基板電壓的前述補償。圖51A展示具有相移電路192之耦接190可實施於接觸層與閘極節點之間。圖51B展示具有相移電路192之耦接190可實施於接觸層與主體節點之間。圖51C展示具有相移電路192之耦接190可實施於接觸層與源極節點之間。圖51D展示具有相移電路192之耦接190可實施於接觸層與汲極節點之間。在一些實施例中，接觸層可耦接至前述節點中之一個以上節點。
圖52A至圖52D展示類似於圖50A至圖50D之實例的實例。然而，在圖52A至圖52D之實例中之每一者中，諸如DC控制電壓(V_control)之偏壓信號可施加至接觸層。此V_control可直接地或經由電阻施加至接觸層。
圖53A至圖53D展示類似於圖51A至圖51D之實例的實例。然而，在圖53A至圖53D之實例中之每一者中，諸如DC控制電壓(V_control)之偏壓信號可施加至接觸層。此V_control可直接地或經由電阻施加至接觸層。
圖54A至圖54D展示SOI FET裝置100之接觸層可如何經由二極體D耦接至SOI FET裝置100之另一節點之實例。在一些實施例中，此等耦接可用以促進基於圖49之感測基板電壓的前述補償。在一些實施例中，給定二極體可視需要或期望自所示之組態反轉。
圖54A展示具有二極體D之耦接190可實施於接觸層與閘極節點之 間。圖54B展示具有二極體D之耦接190可實施於接觸層與主體節點之間。圖54C展示具有二極體D之耦接190可實施於接觸層與源極節點之間。圖54D展示具有二極體D之耦接190可實施於接觸層與汲極節點之間。在一些實施例中，接觸層可耦接至前述節點中之一個以上節點。
圖55A至圖55D展示SOI FET裝置100之接觸層可如何經由二極體D及相移電路192耦接至SOI FET裝置100之另一節點的實例。在一些實施例中，此二極體D與相移電路192可以並聯組態配置。在一些實施例中，此等耦接可用以促進基於圖49之感測基板電壓的前述補償。在一些實施例中，給定二極體可視需要或期望自所示之組態反轉。
圖55A展示具有二極體D及相移電路190之耦接190可實施於接觸層與閘極節點之間。圖55B展示具有二極體D及相移電路190之耦接190可實施於接觸層與主體節點之間。圖55C展示具有二極體D及相移電路190之耦接190可實施於接觸層與源極節點之間。圖55D展示具有二極體D及相移電路190之耦接190可實施於接觸層與汲極節點之間。在一些實施例中，接觸層可耦接至前述節點中之一個以上節點。
圖56A至圖56D展示類似於圖54A至圖54D之實例的實例。然而，在圖56A至圖56D之實例中之每一者中，諸如DC控制電壓(V_control)之偏壓信號可施加至接觸層。此V_control可直接地或經由電阻施加至接觸層。
圖57A至圖57D展示類似於圖55A至圖55D之實例的實例。然而，在圖57A至圖57D之實例中之每一者中，諸如DC控制電壓(V_control)之偏壓信號可施加至接觸層。此V_control可直接地或經由電阻施加至接觸層。
關於開關組態之實例
如本文中參看圖29、圖30及圖33至圖37之實例所描述，具有本發明之一或多個特徵之FET裝置可用以實施SPDT開關組態。將理 解，具有本發明之一或多個特徵之FET裝置亦可以其他開關組態來實施。
圖58至圖68展示關於可利用FET裝置(諸如具有如本文中所描述之一或多個特徵之SOI FET裝置)來實施的各種開關組態之實例。舉例而言，圖58展示以單極單投(SPST)組態實施之開關組合件255。此開關可包括實施於第一埠(Port1)與第二埠(Port2)之間的SOI FET裝置100。
圖59展示，在一些實施例中，圖58之SOI FET裝置100可包括如本文中所描述之接觸層特徵。SOI FET裝置100之源極節點可連接至第一埠(Port1)，且SOI FET裝置100之汲極節點可連接至第二埠(Port2)。如本文中所描述，SOI FET裝置100可接通以使兩個埠之間的開關255(圖58)閉合，且斷開以使兩個埠之間的開關250打開。
將理解，圖58及圖59之SOI FET裝置100可包括單一FET，或配置成堆疊之複數個FET。亦將理解，圖60至圖68之各種SOI FET裝置100中之每一者可包括單一FET，或配置成堆疊之複數個FET。
圖60展示具有如本文中所描述之一或多個特徵之兩個SPST開關(例如，類似於圖58、圖59之實例)可如何用以形成具有單極雙投(SPDT)組態之開關組合件255之實例。圖61以SPDT表示展示圖60之開關組合件255可用於天線開關組態265中。將理解，本發明之一或多個特徵亦可用於除天線切換應用以外的切換應用中。
應注意，在圖58至圖68之各種切換組態實例中，為簡化切換組態之視圖，未展示可切換分路路徑。相應地，將理解，此等切換組態中之可切換路徑中之一些或全部可以或可不與其可切換分路路徑相關聯(例如，類似於圖29、圖30及圖33至圖37之實例)。
參考圖60及圖61之實例，應注意，此等實例類似於本文中參看圖29、圖30及圖33至圖37所描述之實例。在一些實施例中，圖60之開 關組合件250之單極(P)可用作天線開關265之天線節點(Ant)，且圖60之開關組合件255之第一及第二投點(T1、T2)可分別用作天線開關265之TRx1及TRx2節點。儘管TRx1及TRx2節點中之每一者經指示為提供傳輸(Tx)及接收(Rx)功能性，但將理解，此等節點中之每一者可經組態以提供此等Tx及Rx功能性中之任一者或兩者。
在圖60及圖61之實例中，SPDT功能性經展示藉由兩個SPST開關100a、100b提供，其中第一SPST開關100a提供極點P(圖61中之Ant)與第一投點T1(圖61中之TRx1)之間的第一可切換路徑，且第二SPST開關100b提供極點P(圖61中之Ant)與第二投點T2(圖61中之TRx2)之間的第二可切換路徑。相應地，極點(Ant)與第一投點T1(TRx1)及第二投點T2(TRx2)中之任一者的選擇性耦接可藉由第一SPST開關及第二SPST開關之選擇性切換操作來達成。舉例而言，若期望連接在極點(Ant)與第一投點T1(TRx1)之間，則第一SPST開關100a可閉合，且第二SPST開關100b可打開。類似地，且如圖60及圖61中之實例狀態中所描繪，若期望連接在極點(Ant)與第二投點T2(TRx2)之間，則第一SPST開關100a可打開，且第二SPST開關100b可閉合。
在圖60及圖61的前述切換實例中，單一TRx路徑以給定開關組態連接至天線(Ant)節點。將理解，在一些應用(例如，載子聚集應用)中，一個以上TRx路徑可連接至同一個天線節點。因此，在前述切換組態涉及複數個SPST開關之情況下，此等SPST開關中之一個以上開關可閉合，以藉此將該等開關之各別投點(TRx節點)連接至同一個極點(Ant)。
圖62展示具有如本文中所描述之一或多個特徵之三個SPST開關(例如，類似於圖58、圖59之實例)可如何用以形成具有單極三投(SP3T)組態之開關組合件255之實例。圖63以SP3T表示展示圖62之開關組合件255可用於天線開關組態265中。將理解，本發明之一或多個 特徵亦可用於除天線切換應用以外的切換應用中。
參考圖62及圖63之實例，應注意，SP3T組態可為圖60及圖61之SPDT組態之擴展。舉例而言，圖62之開關組合件255之單極(P)可用作天線開關265之天線節點(Ant)，且圖62之開關組合件255之第一、第二及第三投點(T1、T2、T3)可分別用作天線開關265之TRx1、TRx2及TRx3節點。儘管TRx1、TRx2及TRx3節點中之每一者經指示為提供傳輸(Tx)及接收(Rx)功能性，但將理解，此等節點中之每一者可經組態以提供此等Tx及Rx功能性中之任一者或兩者。
在圖62及圖63之實例中，SP3T功能性經展示藉由三個SPST開關100a、100b、100c提供，其中第一SPST開關100a提供極點P(圖63中之Ant)與第一投點T1(圖63中之TRx1)之間的第一可切換路徑，第二SPST開關100b提供極點P(圖63中之Ant)與第二投點T2(圖63中之TRx2)之間的第二可切換路徑，且第三SPST開關100c提供極點P(圖63中之Ant)與第三投點T3(圖63中之TRx3)之間的第三可切換路徑。相應地，極點(Ant)與第一投點T1(TRx1)、第二投點T2(TRx2)及第三投點T3(TRx3)中之一者的選擇性耦接可藉由第一SPST開關、第二SPST開關及第三SPST開關之選擇性切換操作來達成。舉例而言，若期望連接在極點(Ant)與第一投點T1(TRx1)之間，則第一SPST開關100a可閉合，且第二SPST開關100b及第三SPST開關100c中之每一者可打開。若期望連接在極點(Ant)與第二投點T2(TRx2)之間，則第二SPST開關100b可閉合，且第一SPST開關100a及第三SPST開關100c中之每一者可打開。類似地，且如圖62及圖63中之實例狀態中所描繪，若期望連接在極點(Ant)與第三投點T3(TRx3)之間，則第一SPST開關100a及第二SPST開關100b中之每一者可打開，且第三SPST開關100c可閉合。
在圖62及圖63的前述切換實例中，單一TRx路徑以給定開關組態 連接至天線(Ant)節點。將理解，在一些應用(例如，載子聚集應用)中，一個以上TRx路徑可連接至同一個天線節點。因此，在前述切換組態涉及複數個SPST開關之情況下，此等SPST開關中之一個以上開關可閉合，以藉此將該等開關之各別投點(TRx節點)連接至同一個極點(Ant)。
基於圖58至圖63之SPST組態、SPDT組態及SP3T組態的前述實例，吾人可瞭解，涉及單極(SP)之其他切換組態可利用具有如本文中所描述之一或多個特徵之SOI FET裝置來實施。因此，將理解，具有SPNT之開關可利用如本文中所描述之一或多個SOI FET裝置來實施，其中數量N為正整數。
圖60至圖63之切換組態為單極(SP)可連接至複數個投點中之一或多者以提供前述SPNT功能性之實例。圖64至圖67展示一個以上極點可設置於切換組態中之實例。圖64及圖65展示關於雙極雙投(DPDT)切換組態之實例，DPDT切換組態可利用具有如本文中所描述之一或多個特徵的複數個SOI FET裝置。類似地，圖66及圖67展示關於三極三投(3P3T)切換組態之實例，3P3T切換組態可利用具有如本文中所描述之一或多個特徵的複數個SOI FET裝置。
將理解，利用具有如本文中所描述之一或多個特徵之複數個SOI FET裝置的切換組態可包括多於三個極點。此外，應注意，在圖64至圖67之實例中，為方便起見，投點之數目(例如，圖64及圖65中為2，且圖66及圖67中為3)經描繪為與極點之對應數目相同。然而，將理解，投點之數目可不同於極點之數目。
圖64展示具有如本文中所描述之一或多個特徵的四個SPST開關(例如，類似於圖58、圖59之實例)可如何用以形成具有DPDT組態之開關組合件255的實例。圖65以DPDT表示展示圖64之開關組合件255可用於天線開關組態265中。將理解，本發明之一或多個特徵亦可用 於除天線切換應用以外的切換應用中。
在圖64及圖65之實例中，DPDT功能性經展示藉由四個SPST開關100a、100b、100c、100d提供。第一SPST開關100a經展示提供第一極點P1(圖65中之Ant1)與第一投點T1(圖65中之TRx1)之間的可切換路徑，第二SPST開關100b經展示提供第二極點P2(圖65中之Ant2)與第一投點T1(圖65中之TRx1)之間的可切換路徑，第三SPST開關100c經展示提供第一極點P1(圖65中之Ant1)與第二投點T2(圖65中之TRx2)之間的可切換路徑，且第四SPST開關100d經展示提供第二極點P2(圖65中之Ant2)與第二投點T2(圖65中之TRx2)之間的可切換路徑。相應地，極點(天線節點)中之一或多者與投點(TRx節點)中之一或多者之間的選擇性耦接可藉由四個SPST開關100a、100b、100c、100d之選擇性切換操作來達成。在本文中更詳細地描述此等切換操作之實例。
圖66展示具有如本文中所描述之一或多個特徵的九個SPST開關(例如，類似於圖58、圖59之實例)可如何用以形成具有3P3T組態之開關組合件255的實例。圖67以3P3T表示展示圖66之開關組合件255可用於天線開關組態265中。將理解，本發明之一或多個特徵亦可用於除天線切換應用以外的切換應用中。
參考圖66及圖67之實例，應注意，3P3T組態可為圖64及圖65之DPDT組態之擴展。舉例而言，第三極點(P3)可用作第三天線節點(Ant3)，且第三投點(T3)可用作第三TRx節點(TRx3)。與此第三極點及第三投點相關聯之連接性可類似於圖64及圖65之實例而實施。
在圖66及圖67之實例中，3P3T功能性經展示藉由九個SPST開關100a至100i提供。此等九個SPST開關可提供如表1中所列出之可切換路徑。
基於圖66及圖67之實例以及表1，吾人可瞭解，極點(天線節點)中之一或多者與投點(TRx節點)中之一或多者之間的選擇性耦接可藉由九個SPST開關100a至100i之選擇性切換操作來達成。
在許多應用中，具有複數個極點及複數個投點之切換組態可提供當RF信號可如何經由複數個極點及複數個投點投送時的增加之靈活性。圖68A至圖68E展示DPDT切換組態(諸如圖64及圖65之實例)可如何操作以提供不同信號投送功能性的實例。將理解，類似控制方案亦可經實施用於其他切換組態，諸如圖66及圖67之3P3T實例。
在一些無線前端架構中，可提供兩個天線，且此等天線可與兩個通道操作，其中每一通道經組態用於Tx及Rx操作中之任一者或兩者。出於描述目的，將假定每一通道經組態用於Tx及Rx操作(TRx)兩者。然而，將理解，每一通道未必需要具有此TRx功能性。舉例而言，一個通道可經組態用於TRx操作，而另一通道可經組態用於Rx操作。其他組態亦係可能的。
在前述前端架構中，可存在相對簡單之切換狀態，包括第一狀態及第二狀態。在第一狀態中，第一TRx通道(與節點TRx1相關聯)可與第一天線(與節點Ant1相關聯)操作，且第二TRx通道(與節點TRx2相關聯)可與第二天線(與節點Ant2相關聯)操作。在第二狀態中，天線節點與TRx節點之間的連接可自第一狀態調換。相應地，第一TRx通道(與節點TRx1相關聯)可與第二天線(與節點Ant2相關聯)操作，且第二TRx通道(與節點TRx2相關聯)可與第一天線(與節點Ant1相關聯)操 作。
在一些實施例中，DPDT切換組態之此等兩個狀態可藉由一位元邏輯方案來控制，如表2中之實例邏輯狀態所示。
表2之實例之第一狀態(狀態1)在圖68A中描繪為271a，其中TRx1至Ant1連接經指示為路徑275a，且TRx2至Ant2連接經指示為路徑277a。提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)的控制信號(表示表2之控制邏輯)共同地指示為Vc(s)。類似地，表2之實例之第二狀態(狀態2)在圖68B中描繪為271b，其中TRx1至Ant2連接經指示為路徑277b，且TRx2至Ant1連接經指示為路徑275b。
在具有DPDT切換組態之一些前端架構中，可能需要具有額外切換狀態。舉例而言，可能需要使得僅一個路徑在兩個TRx通道與兩個天線之間在作用中。在另一實例中，可能需要停用經由DPDT開關之所有信號路徑。可用以達成此等實例切換狀態之3位元控制邏輯之實例係列出於表3中。
表3之實例之第一狀態(狀態1)在圖68E中描繪為271e，其中所有TRx至Ant路徑斷開。在圖68E中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(272)以 實現此切換狀態。
表3之實例之第二狀態(狀態2)在圖68A中描繪為271a，其中TRx1至Ant1連接經指示為路徑275a，且TRx2至Ant2連接經指示為路徑277a。在圖68A中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)以實現此切換狀態。
表3之實例之第三狀態(狀態3)在圖68C中描繪為271c，其中TRx1至Ant1連接經指示為路徑275c，且所有其他路徑斷開。在圖68C中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)以實現此切換狀態。
表3之實例之第四狀態(狀態4)在圖68B中描繪為271b，其中TRx1至Ant2連接經指示為路徑277b，且TRx2至Ant1連接經指示為路徑275b。在圖68B中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)以實現此切換狀態。
表3之實例之第五狀態(狀態5)在圖68D中描繪為270d，其中TRx1至Ant2連接經指示為路徑277d，且所有其他路徑斷開。在圖68D中指示為Vc(s)且在表3中列出之控制信號可提供至四個SPST開關(100a、100b、100c、100d)之組合件(273)以實現此切換狀態。
如吾人可見，其他切換組態亦可用圖68A至圖68E之DPDT開關來實施。亦將理解，諸如圖66及圖67之3P3T的其他開關可由控制邏輯以類似方式控制。
空腔形成
電子電路或裝置之裝置/組件之間的電氣干擾可引起能夠不利地影響效能之非線性。舉例而言，SOI或其他類型之半導體結構的特定組件可能容易具有與橫向地及/或垂直地穿過半導體基板或其他層/組 件之相鄰電氣組件的串擾。在某些實施例中，SOI及/或其他類型之半導體裝置可包括用於電連接至被動元件(諸如電感器、電容器或類似者)之觸點，其通常可具有效能因數或Q值、提供對效率之量測之特性。最大化Q值可經由將被動裝置(例如，電感器)之電阻以及至基板中之能量損失兩者減至最小及在供能時包圍介電材料來達成。
低介電常數(亦即，低k)材料在平坦電感器線圈之建構中的使用可用以至少部分地減小至周圍材料中之射頻(RF)能量損失，因此改良電感器Q值，尤其在相對較高頻率下。在某些實施例中，相對高度工程化之基板，而非層轉印程序中之傳統大塊基板，可實施以至少部分地減小寄生本體電容及/或改良主動裝置線性。
半導體裝置結構中之空腔的形成亦可用於半導體處理中以橫向地及/或垂直地用空氣或真空(其可基本上展現低k值特性(例如，1))替換包圍電感器之材料的至少一些，藉此潛在地減少當此等空腔戰略上圍繞或靠近特定電路元件置放時的RF損失；空腔可改良被動及主動裝置效能兩者。術語「空腔」根據其廣泛及普通含義而用於本文中且可指含有含於一或多個實體障礙內之空氣或真空的任何空間(例如，三維空間)或區域；一般而言，至少在特性化為空腔之區域中，空腔可不具有安置於其中之半導體基板或介電質。
在某些實施例中，空腔係使用特定處理技術在晶圓級或在晶圓級包裝期間形成。另外或替代地，空腔可在層轉印處理期間使用各種方法生成於界面層中。舉例而言，本文中揭示與靠近關鍵被動元件生成空腔相關聯之裝置及方法，空腔生成藉由至少部分地在晶粒層(例如，在晶圓單粒化之後)在此等元件之上及/或下面生成空腔。此空腔形成可在於背面薄化(同時仍安裝至臨時載體晶圓)後開始之雙層轉印程序中達成。舉例而言，圖69A及圖69B展示處理程序3700A、3700B，該等處理程序可經實施以在具有如本文中所描述之一或多個 特徵之SOI裝置或結構中形成一或多個空腔。圖69A及圖69B中所示之實施例可提供使用雙層轉印在SOI裝置結構之一或多個被動(或主動)元件下的晶粒級空腔生成。圖70A及圖70B分別展示圖69A及圖69B之製造程序之各種階段的實例。
在區塊3702，處理程序3700A涉及提供具有一或多個裝置及/或連接之SOI晶圓或其部分，如階段3802處所示。相關聯實例結構3802可對應於上文所揭示之特定SOI處理程序。具體來說，結構3802可包括以下各者中之一或多者：大塊基板3806、內埋氧化物(BOX)層3804、主動半導體裝置3850、貫穿BOX之導通孔3808、電連接(例如，金屬堆疊)3810、鈍化層3814、被動或主動電氣元件(例如，電感器、端子等)3812及/或處置晶圓3816。處置晶圓3816可添加以產生機械穩定性用於處理程序中之一或多個步驟。在某些實施例中，處置晶圓3816可期望作為供一或多個處理步驟使用之臨時結構特徵。處置晶圓3816可膠合在鈍化層3814上。利用處置晶圓2816及基板3806，裝置3802可至少臨時具有雙晶圓結構，其中處理程序3700A至3700B包含轉印至處置晶圓3816且稍後轉印至替換基板3807之雙層轉印程序。鈍化層/區域3814可包含一或多個介電層。在某些情況下，組成鈍化層/區域3814之一或多個介電層的最上層或部分可被稱作鈍化層。
基板層3806可另外提供穩定性至結構3802，藉此允許確定可能不會不與機械穩定之基板/晶圓相關聯而形成之剩餘層。舉例而言，在某些實施例中，鈍化層/區域3814可為大約10μm厚或較薄(例如，2μm至10μm厚)，其中基板層3806實質上較厚(例如，大約600μm厚)以提供機械穩定性至鈍化層3814及相關聯組件。
在某些實施例中，其中複數個元件經印刷在單一晶粒/晶片上，可能需要至少部分地阻止或減小此等元件之間的串擾。舉例而言，單獨元件可經由基板層3806串擾，載運RF信號之一或多個組件可電容 耦合至基板3806，以使得基板3806可橫向地載運此等信號且耦接至相鄰元件，從而可能引起效能降級。
在區塊3704，處理程序3700A涉及至少部分地移除背面基板層3806。舉例而言，如結構3803中所示，背面基板3806可實質上完全變薄以曝露BOX層3804之背面。在區塊3706，處理程序3700A涉及施加犧牲材料3870至BOX層3804之背面。犧牲材料3870可經圖案化以形成對應於所要未來空腔之形狀/形式。在某些實施例中，犧牲材料3870可期望作為結合後續處理步驟昇華除去之臨時結構填充劑。
如本文中所描述，犧牲材料可包含氧化物、氮化物或氧化物與氮化物之組合。根據本文中所揭示之實施例的犧牲材料可為可與乾式及/或濕式蝕刻化學物質(諸如具有對特定周圍材料之相對較高選擇性)反應的任何材料。舉例而言，可使用低密度氧化物及/或氮化物。在某些實施例中，犧牲材料可包含一或多種反應性金屬(例如，Cu、Al)。犧牲材料包含在真空及/或熱條件下自固體昇華成氣體之材料可為有利的。
由於犧牲材料3870提供稍後將由空腔特徵佔據之形式，因此犧牲材料3870之定位可實施以在半導體晶粒中達成所要RF隔離。舉例而言，視電路之隔離需要而定，犧牲材料/空腔可至少部分地安置在被動裝置或元件及/或主動元件下。因此，圖案化材料/空腔3870可安置於期望經改良之線性效能的區域中。
變薄晶圓3805可經受光影像處理以在犧牲材料3870中界定需要空腔之所需圖案，包括自形式/空腔延伸至晶粒之邊緣的一或多個通道，全部通道可稍後在處理程序中移除。
儘管經說明在氧化物層下之特定位置中，但圖案化形式之犧牲材料3870可安置在任何所需位置處或成任何所需形狀或形式。舉例而言，形式3870可有利地至少部分地在主動裝置3850下。
圖71A展示晶粒3900之平面圖，其展示犧牲材料(諸如結構3805中所示之犧牲材料)之佈局之一實施例。晶粒3900可包含複數個電晶體裝置、電容器、電感器及/或其他裝置，該等裝置可經由一或多個觸點3912電可達。晶粒3900之各種裝置可對應於可能需要至少部分地彼此隔離之特定相異電路區塊。晶粒3900可表示晶粒單粒化之前的晶圓結構之數千個相異經分割元件中之一者，其中個別晶粒係自較大晶圓結構實體地切割/分離。
圖71A展示圖案化/犧牲材料3970，其可對應於圖70A中所示之材料3870。材料3970可包括一或多個通道部分3971，該等通道部分可提供用於在後續處理步驟移除/漏出材料3970以藉此形成一或多個RF隔離空腔的路徑，如本文中所描述。所說明通道未必按比例繪製，且應理解，如本文中所描述，犧牲材料可根據任何所需或實際形狀或設計來施加/圖案化。通道3971可經設計以延伸至鄰近晶粒之間的定位於晶圓上之通道中。通道3971可允許材料3970氣化而離開晶粒/晶圓之邊緣，此可在晶粒單粒化之後發生。
處理程序3700B可涉及在區塊3780，至少部分地在犧牲材料3870上方施加界面層3860。界面層可為(例如)黏著劑、硼矽玻璃、矽或其他類型之材料。在某些實施例中，界面層3860可用作用於附著替換基板(參見結構3811)及/或用以為待形成之空腔提供結構保護之附著媒體。界面層3860可為平坦化界面層，且至少在鄰近於圖案化材料3870之區域中可比犧牲層3870厚。界面層3860可在犧牲材料3870上施加至晶圓背面，其中晶圓可隨後接合(例如，永久地)至新的替換基板3807，如處理程序3700B之結構3811及步驟3710中所示。
如結合本文中所揭示之各種實施例所描述，替換基板可包含任何合適或所需材料。舉例而言，替換基板可包含矽、玻璃或其他材料或材料之組合。
與圖70A及圖70B中所說明之結構相關聯的晶粒之單粒化可在移除臨時載體基板3806之後執行。當單粒化個別晶粒時，犧牲層3870之部分可在沿著晶粒之邊緣之一或多個位置中至少部分地曝露在垂直面中，其中犧牲材料3870可自晶粒移除。在本發明之範疇內可實施移除犧牲材料之各種方法。舉例而言，可使用選擇性濕式及/或乾式蝕刻或昇華，從而經由通向材料/空腔之接近路線移除在製造於晶圓上之所要電路元件下的材料3870之至少部分。一旦犧牲材料3870已移除，犧牲材料先前已佔據之位置中的包含空氣之空腔3875可保留。
替換基板3807可包含為結構3811提供實質上足夠穩定性之任何材料。舉例而言，基板材料之選擇可取決於一或多個因素，諸如界面層之厚度。替換基板3807之特性可一定程度上影響效能線性；基板3807具有相對較高電阻特性可為有利的，且因此，在某些實施例中可採用矽或玻璃。在圖69A至圖69B及圖70A至圖70B之實例中，將理解，各種區塊或階段可以或可不以所說明之實例順序來執行。此外，各種所說明/所描述之步驟在某些實施例中可省略，或可實施未經明確地描述而仍保持在本發明之範疇內的額外步驟。
圖71B展示所得空腔3975，其可對應於圖70B中所示之空腔3875，其中犧牲材料已自晶粒排空以形成空腔。
類似於上述之空腔形成處理程序，空腔可在單層轉印程序中生成，單層轉印程序可在正面處理已完成後即實施。圖72A及圖72B展示處理程序4000A、4000B，該等處理程序可經實施以在具有如本文中所描述之一或多個特徵之SOI裝置或結構中形成一或多個空腔。圖73A-1及圖73B-1分別展示圖72A及圖72B之製造程序之各種階段/結構的實例。可實施圖72A至圖72B及圖73A-1至圖73B-1中所揭示之實施例，以使用單層轉印在特定電氣元件(諸如，SOI裝置之被動元件)之上提供晶粒級空腔生成。在圖72A至圖72B及圖73A-1至圖73B-1之實 例中，將理解，各種區塊或階段可以或可不以所說明之實例順序來執行。此外，各種所說明/所描述之步驟在某些實施例中可省略，或可實施未經明確地描述而仍保持在本發明之範疇內的額外步驟。
儘管上文描述用於轉印至晶圓之背面之圖案化的處理程序及實施例，但下文關於圖72A至圖72B及圖73A-1至73B-1之描述可描述用於轉印至晶圓之正面的圖案化。在區塊4002，處理程序4000A涉及提供具有形成或以其他方式相關聯之一或多個裝置及/或連接的SOI晶圓或晶粒之至少一部分，如上文之各種實施例中所描述。圖73A-1及圖73B-1中所說明之特徵之某些特徵在某些態樣上可類似於上述圖式中所說明之特定特徵，且因此，為簡單起見，此處可不提供此等特徵之詳細描述。
結構4102可包括可與裝置之FET 4150及一或多個其他組件電接觸之電氣元件4112。舉例而言，電氣元件4112可為被動裝置，諸如電感器、電容器或類似者。電氣元件4112可表示經設計以處於晶圓結構4102之頂面上之金屬結構或裝置。處理程序4000A及4000B可另外涉及逐漸地將元件4112至少部分地埋入空腔內部以提供RF隔離，如本文中所描述。
電氣元件4112可為(例如)被動裝置，諸如電感器或電容器，或替代地開關裝置、表面聲波(SAW)裝置或主體聲波(BAW)裝置或薄膜主體共鳴器(film bulk acoustic resonator，FBAR)裝置。
在區塊4004，犧牲材料4170可經圖案化且施加至在晶圓之正面上的鈍化層4114。晶圓結構4103可經受光影像處理以在犧牲材料4170中界定圖案，其中希望形成空腔。此外，亦可形成自空腔延伸至晶粒之邊緣的一或多條線或通道，其中犧牲材料4170意欲稍後在處理程序中至少部分地移除。
在區塊4006，可在晶圓之正面上之犧牲材料4170上方施加界面 層4160，且另外，可將處置晶圓結構4116接合至界面層4160之至少一部分。界面層4160可為至少在特定部分中比犧牲層厚的平坦化界面層。可將處置晶圓4116施加至在犧牲材料4170上的晶圓結構4106之晶圓正面。在某些實施例中，晶圓永久地接合至新載體。
圖74A展示晶粒4200之平面圖，其展示犧牲材料(諸如結構4106中所示之犧牲材料)之佈局之一實施例。晶粒4200可包含複數個電晶體裝置、電容器、電感器及/或其他裝置，該等裝置可經由一或多個觸點4212電可達。晶粒4200之各種裝置可對應於可能需要至少部分地彼此隔離之特定相異電路區塊。圖74A展示圖案化/犧牲材料4270，其可對應於圖72A中所示之材料4170。材料4270可包括一或多個通道部分4271，該等通道部分可提供用於在後續處理步驟移除/漏出材料4270以藉此形成一或多個RF隔離空腔的路徑，如本文中所描述。所說明通道未必按比例繪製，且應理解，如本文中所描述，犧牲材料可根據任何所需或實際形狀或設計來施加/圖案化。通道4271可經設計以延伸至鄰近晶粒之間的定位於晶圓上之通道中。通道4271可允許材料4270氣化而離開晶粒/晶圓之邊緣，此可在晶粒單粒化之後發生。
在區塊4008，處理程序4000B涉及移除背面基板4106之一些或全部，該移除可曝露晶圓之背面上的氧化物層4104之至少一部分。基板移除可經由背面研磨薄化程序來達成，其可曝露貫穿BOX之金屬導通孔4108，導通孔可隨後使用任何合適方法接觸以在原始半導體晶圓之背面上產生電路觸點。具體來說，處理程序4000B之區塊4010涉及在晶圓之背面上產生至貫穿氧化物之導通孔4108之電觸點4113。電觸點4113可為在處置晶圓4116存在時提供電觸點至主動裝置4150所需的，阻止自頂面接近連接4110。
在某些實施例中，晶粒單粒化可在程序步驟4111與4112之間發生，或在犧牲材料4170經移除以形成空腔4175之前發生。一旦晶粒已 切割/鋸割，犧牲材料之通道即可曝露，其中處理程序4000B可涉及加熱材料以使材料氣化且空出空腔，從而在其位置留下空氣填充之空腔。在區塊4012展示材料移除步驟，該步驟描述至少部分地移除犧牲材料4170以產生空腔4175，其佔據藉由移除材料4170而留下之空隙。可實施移除犧牲材料之各種方法，諸如選擇性濕式或乾式蝕刻或昇華。經由通向空腔之多條接近路線來移除在製造於晶圓正面上之所要電路元件周圍的犧牲材料4170，從而在犧牲材料先前所佔據之位置中留下隔離空間。
圖74B展示所得空腔4275，該空腔可對應於圖73B-1(或圖73B-2，在下文描述)中所示之空腔4175，其中犧牲材料4170已自晶粒排空以形成空腔4175(圖74B中之4275)。
圖73A-2及圖73B-2分別展示圖72A及圖72B之製造程序之各種階段/結構之實例，其中空腔形成可實施，以使得空腔4175未必具有曝露於其中及/或鄰近其定位之電氣元件。在某些實施例中，犧牲材料4170及/或空腔4175之形式可至少部分地定位於主動FET裝置4150之上或上方。
本文中所揭示之某些實施例提供藉由圖案化界面層本身而在界面層中產生空腔。舉例而言，在將原始晶圓接合至其最終基板之前，可使用各種現有光微影技術進行圖案化。圖75展示處理程序4300，其可經實施以在具有如本文中所描述之一或多個特徵之SOI裝置或結構中形成一或多個空腔。圖76A及圖76B展示圖75之製造程序之各種階段之實例。在圖75及圖76A及圖76B之實例中，將理解，各種區塊或階段可以或可不以所說明之實例順序來執行。此外，各種所說明/所描述之步驟在某些實施例中可省略，或可實施未經明確地描述而仍保持在本發明之範疇內的額外步驟。圖76A及圖76B中所說明之特徵之某些特徵在某些態樣上可類似於上述圖式中所說明之特定特徵，且因 此，為簡單起見，此處可不提供此等特徵之詳細描述。
在區塊4302，處理程序4300涉及提供具有形成或以其他方式相關聯之一或多個裝置及/或連接的SOI晶圓之至少一部分，如上文之各種實施例中所描述。處理程序4300可提供使用單層轉印(例如)在SOI裝置之被動元件之上產生晶圓級空腔。電氣元件4412(諸如被動裝置(例如，電感器、電容器等))可安置於晶圓結構4401之正面上。在區塊4304，可在晶圓4403之正面上的鈍化層4414上方施加界面層4460。可遮蔽界面層4460以形成曝露元件4412之至少一部分的窗口。界面層4460可包含可用光阻圖案化之黏膠或黏著性材料。在某些實施例中，界面層4460包含聚醯亞胺或其他高溫黏著性或至少部分非晶的聚合物，該等材料可使用(例如)旋塗式塗覆法來施加。開口或溝槽4474可諸如在界面材料固化之前蝕刻或顯影除去。界面層可用以將處置晶圓4416永久地接合至裝置。
電氣元件4412可為(例如)被動裝置，諸如電感器或電容器，或替代地開關裝置、表面聲波(SAW)裝置或主體聲波(BAW)裝置或薄膜主體共鳴器(FBAR)裝置。
在某些實施例中，窗口部分4474在至少一或多個部分中延伸穿過界面層4460之整個厚度。儘管結構4403中未說明，但在某些實施例中，具有並不始終延伸穿過界面層4460之厚度的視窗或空腔可藉由以下操作可達成：首先遮蔽第一層界面材料，及將額外界面材料(未圖示)施加至處置晶圓結構(例如，處置晶圓4416)且在窗口上方接合組合之界面層/處置晶圓。界面層4460可光成像或可施加且蝕刻除去以形成窗口區域4474。
在區塊4306，處理程序4300涉及將處置晶圓結構4416接合至界面層4460之至少一部分，藉此在元件4412之至少一部分上方形成空腔4475。在區塊4308，處理程序4300B涉及移除背面基板4406之一些或 全部，該移除可曝露晶圓之背面上的氧化物層4404之至少一部分。
在區塊4310，處理程序4300可涉及在晶圓之背面上產生至貫穿氧化物之導通孔4408的電觸點4413。觸點4413可提供至電路之電觸點，且可包含金屬或其他導電材料。在某些實施例中，晶粒單粒化可在區塊4310之後發生。
圖76B展示圖75之製造程序之各種階段/結構的實例，其中可實施溝槽及/或空腔形成，以使得溝槽4474及/或空腔4475未必具有曝露於其中及/或鄰近其定位之電氣元件。在某些實施例中，溝槽4474及/或空腔4475可至少部分地定位於主動FET裝置4450之上或上方。
圖77展示處理程序4500，其可經實施以在具有如本文中所描述之一或多個特徵之SOI裝置或結構中形成一或多個空腔。處理程序4500可使用雙層轉印提供(例如)在SOI裝置之被動元件下產生晶圓級空腔。圖78展示圖77之製造程序之各種階段的實例。在圖77及圖78之實例中，將理解，各種區塊或階段可以或可不以所說明之實例順序來執行。此外，各種所說明/所描述之步驟在某些實施例中可省略，或可實施未經明確地描述而仍保持在本發明之範疇內的額外步驟。圖78中所說明之特徵之某些特徵在某些態樣上可類似於上述圖式中所說明之特定特徵，且因此，為簡單起見，此處可不提供此等特徵之詳細描述。
雖然圖75之處理程序4300可對應於單層轉印程序期間之空腔形成，但處理程序4500可對應於雙層轉印程序期間之空腔形成。
在區塊4502，處理程序4500涉及提供具有形成或以其他方式相關聯之一或多個裝置及/或連接的SOI晶圓之至少一部分，如上文之各種實施例中所描述。在區塊4504，處理程序4500B涉及移除背面基板4605之一些或全部，該移除可曝露晶圓之背面上的氧化物層4604之至少一部分。
在區塊4506，處理程序4500涉及在晶圓之背面上施加界面層4460，諸如與氧化物層4604接觸且遮蔽以移除不需要界面層以形成曝露氧化物層4604之至少一部分之窗口的區域中之界面層。在區塊4508，處理程序4500可涉及將處置或替換晶圓結構4607接合至界面層4660之至少一部分，藉此在氧化物層4604之至少一部分之下形成空腔4675。
本文中所揭示之某些實施例利用組合基板接觸層來提供(例如)在SOI裝置之一或多個被動元件下產生晶圓級空腔。此等程序可涉及使用雙層轉印。
圖79展示處理程序4700，其可經實施以在具有如本文中所描述之一或多個特徵之SOI裝置或結構中形成一或多個空腔。圖79及圖80係關於結合基板接觸層之雙層轉印程序中的空腔生成。圖80展示圖79之製造程序之各種階段的實例。在圖79及圖80之實例中，將理解，各種區塊或階段可以或可不以所說明之實例順序來執行。此外，各種所說明/所描述之步驟在某些實施例中可省略，或可實施未經明確地描述而仍保持在本發明之範疇內的額外步驟。圖80中所說明之特徵之某些特徵在某些態樣上可類似於上述圖式中所說明之特定特徵，且因此，為簡單起見，此處可不提供此等特徵之詳細描述。
在區塊4702，處理程序4700涉及提供具有形成或以其他方式相關聯之一或多個裝置及/或連接的SOI晶圓之至少一部分，如上文之各種實施例中所描述。在區塊4704，處理程序4700涉及移除背面基板4806之一些或全部，該移除可曝露晶圓之背面上的氧化物層4804之至少一部分，及另外施加基板接觸層4815。基板接觸層4815可為傳導覆蓋層或圖案化層或板。
在區塊4706，處理程序4700涉及在晶圓之背面上施加界面層4860，諸如與氧化物層4804接觸。處理程序進一步涉及遮蔽界面層 4860以形成曝露氧化物層4804之至少一部分之窗口4874。在某些實施例中，基板接觸層4815至少部分地在界面層4860之窗口4874內曝露。亦即，本文中所揭示之某些實施例可利用曝露於氧化物層來圖案接觸材料以提供背面連接性。在一些實施例中，氣密密封可有利地存在於基板接觸層4815與界面材料/層4860之間以允許空腔4875成為真空空腔。
在區塊4708，處理程序4700可涉及將處置或替換晶圓結構4807接合至界面層4860之至少一部分，藉此在氧化物層4804之至少一部分之下形成空腔4875。在某些實施例中，基板接觸層4815之至少一部分在空腔4875內曝露。
儘管在圖70A及圖70B中未說明或在上文結合或關於圖69A及圖69B所描述，但類似於圖80中所示之基板接觸層的基板接觸層可結合此等實施例或在本文中所揭示之其他實施例中使用。舉例而言，基板接觸層可至少部分地接觸圖70A中所示之氧化物層3804而安置，其中基板接觸層之至少一部分在圖70B中所示之空腔3875內曝露。
上文所揭示之實施例中的某些實施例適合於層轉印程序，其中界面層用以將一個晶圓接合至另一晶圓。相反地，某些其他實施例可依賴於經特定工程化以降低寄生電容及改良線性的相對昂貴之基板。如本文中所描述，在層轉印程序之界面層內生成空腔可提供某些益處。
圖81A至圖81C展示包括大體上矩形形狀之空腔4975A、4975B、4975C之晶粒結構4900A、4900B、4900C的實施例。圖81A展示包括複數個空腔4975A之晶粒結構4900A之一實施例，該複數個空腔實質上幾何對準地形成於晶粒4900A之RF核心及能量管理(EM)核心區域之至少部分上方。
圖81B展示晶粒之一實施例，其中空腔4975經配置以覆蓋晶粒之 RF核心區域之至少一部分，而晶粒之EM核心部分在其至少特定區域中實質上不含空腔。在圖81C之實施例中，空腔4975C可以簇(例如，簇4977)配置，簇可定位於希望一定程度上隔離之特定裝置周圍或至少部分地與該等特定裝置重疊。
儘管在圖81A至圖81C中說明了大體上矩形形狀空腔，但應理解，在本發明之範疇內可實施任何形狀或組態之空腔。圖82A至圖82C展示大體上六邊形形狀空腔5075A、5075B、5075C之晶粒結構5000A、5000B、5000C的實施例。圖82A展示包括複數個空腔5075A之晶粒結構5000A的實施例，該複數個空腔實質上幾何對準地形成於晶粒5000A之RF核心及能量管理(EM)核心區域之至少部分上方。
圖82B展示晶粒之一實施例，其中空腔5075經配置以覆蓋晶粒之RF核心區域之至少一部分，而晶粒之EM核心部分在其至少特定區域中實質上不含空腔。在圖82C之實施例中，空腔5075C可以簇(例如，簇5077)配置，簇可定位於希望一定程度上隔離之特定裝置周圍或至少部分地與該等特定裝置重疊。
產品中之實施的實例
可以數個不同方式並以不同產品層次實施本文中所描述之基於FET之電路及偏壓/耦合組態的各種實例。以舉例方式描述此等產品實施中之一些。
半導體晶粒實施
圖83A至圖83D示意性地展示一或多個半導體晶粒上之此等實施的非限制性實例。圖83A展示，在一些實施例中，具有如本文中所描述之一或多個特徵的開關電路820及偏壓/耦合電路850可實施於晶粒800上。開關及/或偏壓/耦合電路系統之某些可經設計以便藉由根據本文中所揭示之一或多個實施例形成之一或多個空腔隔離。圖83B展示，在一些實施例中，偏壓/耦合電路850中之至少一些可實施於圖 83A之晶粒800外。
圖83C展示，在一些實施例中，具有如本文中所描述之一或多個特徵的開關電路820可實施於第一晶粒800a上，且具有如本文中所描述之一或多個特徵的偏壓/耦合電路850可實施於第二晶粒800b上。圖83D展示，在一些實施例中，偏壓/耦合電路850中之至少一些可實施於圖83C之第一晶粒800a外。
封裝模組實施
在一些實施例中，具有本文中所描述之一或多個空腔特徵的一或多個晶粒可實施於封裝模組中。此模組之實例展示於圖84A(平面圖)及圖84B(側視圖)中。儘管在開關電路及偏壓/耦合電路均在同一晶粒上(例如，圖84A之實例組態)之情況下描述，但將理解，封裝模組可基於其他組態。
模組810展示為包括封裝基板812。此封裝基板可經組態以收納複數個組件，且可包括(例如)層壓物基板。安裝於封裝基板812上之組件可包括一或多個晶粒。在所展示之實例中，具有開關電路820及偏壓/耦合電路850之晶粒800展示為安裝於封裝基板812上。晶粒800可經由諸如連接線接合816之連接而電連接至模組之其他部分(且在利用一個以上晶粒之情況下彼此連接)。此等連接線接合可形成於在晶粒800上形成之接觸墊818與在封裝基板812上形成之接觸墊814之間。在一些實施例中，一或多個表面黏著裝置(SMD)822可安裝於封裝基板812上，以促進模組810之各種功能性。
在一些實施例中，封裝基板812可包括用於將各種組件彼此互連，及/或與用於外部連接之接觸墊互連之電連接路徑。舉例而言，連接路徑832經描繪為將實例SMD 822與晶粒800互連。在另一實例中，連接路徑832經描繪為將SMD 822與外部連接接觸墊834互連。在又一實例中，連接路徑832經描繪為將晶粒800與接地連接接觸墊836 互連。
在一些實施例中，封裝基板812及安裝於其上之各種組件上的空間可填充有包覆成型結構830。此包覆成型結構可提供數個合乎需要之功能性，包括保護組件及焊線免於外部元件，及較容易地處置經封裝模組810。
圖85展示可實施於參看圖84A及圖84B所描述之模組810中的實例切換組態之示意圖。在該實例中，開關電路820經描繪為SP9T開關，其中極點可連接至天線且投點可連接至各種Rx及Tx路徑。此組態可促進(例如)無線裝置中之多模式多頻帶操作。
模組810可進一步包括一介面，其用於接收功率信號(例如，供應電壓VDD及控制信號以促進開關電路820及/或偏壓/耦合電路150之操作。在一些實施中，可經由偏壓/耦合電路850將供應電壓及控制信號施加至開關電路120。
無線裝置實施
在一些實施中，具有本文中所描述之一或多個特徵之裝置及/或電路可包括於諸如無線裝置之RF裝置中。可在無線裝置中、以如本文中所描述之模組形式或在其某一組合中直接實施此裝置及/或電路。在一些實施例中，此無線裝置可包括(例如)蜂巢式電話、智慧型電話、具有或不具有電話功能性之手持型無線裝置、無線平板電腦等。
圖86示意性地描繪具有本文中所描述之一或多個有利特徵的實例無線裝置900。在如本文中所描述之各種開關及各種偏壓/耦合組態之情況下，開關120及偏壓/耦合電路150可為模組810之部分。在一些實施例中，此開關模組可促進(例如)無線裝置900之多頻帶多模式操作。
在實例無線裝置900中，具有複數個PA之功率放大器(PA)模組 916可(經由雙工器920)將經放大RF信號提供至開關120，且開關120可將經放大RF信號投送至天線。PA模組916可自可以已知方式組態及操作之收發器914接收未放大RF信號。該收發器亦可經組態以處理所接收信號。收發器914展示為與基頻子系統910相互作用，該基頻子系統經組態以提供適於使用者之資料及/或語音信號與適於收發器914之RF信號之間的轉換。收發器914亦展示為連接至經組態以管理用於無線裝置900之操作的功率的功率管理組件906。此功率管理組件亦可控制基頻子系統910及模組810之操作。
基頻子系統910展示為連接至使用者介面902，以促進將語音及/或資料之各種輸入及輸出提供至使用者及自使用者接收該等輸入及輸出。基頻子系統910亦可連接至經組態以儲存資料及/或指令之記憶體904，以促進無線裝置之操作，及/或提供對用於使用者之資訊的儲存。
在一些實施例中，雙工器920可允許使用共用天線(例如，924)同時執行傳輸及接收操作。在圖86，所接收信號展示為經投送至可包括(例如)低雜訊放大器(LNA)之「Rx」路徑(未圖示)。
多個其他無線裝置組態可利用本文中所描述之一或多個特徵。舉例而言，無線裝置無需為多頻帶裝置。在另一實例中，無線裝置可包括諸如分集天線之額外天線，及諸如Wi-Fi、藍芽及GPS之額外連接性特徵。
一般評述
除非上下文另外明確要求，否則貫穿說明書及申請專利範圍，詞語「包含」及類似者應以包括性意義解釋，而非排他性或窮盡性意義解釋；換言之，以「包括(但不限於)」之意義來解釋。如本文中一般所使用，詞語「耦接」指可直接連接或藉助於一或多個中間元件連接之兩個或兩個以上元件。另外，當用於本申請案中時，詞語「本文 中」、「上文」、「下文」及類似意義之詞語應指本申請案整體而非本申請案之任何特定部分。在上下文准許之情況下，使用單數或複數數目進行之上述【實施方式】中之詞亦可分別包括複數或單數數目。設涉及兩個或兩個以上項目列表之詞「或」，該詞涵蓋所有以下該詞之解釋：列表中之項目中之任一者、列表中之所有項目及列表中之項目之任何組合。
本發明之實施例之上述實施方式並不意欲為窮盡的或將本發明限制於上文所揭示之確切形式。相關技術之熟習者將認識到，雖然上文出於說明之目的描述本發明之特定實施例及實例，但在本發明之範疇內各種等效修改係有可能的。舉例而言，儘管以給定順序呈現製程或區塊，但替代實施例可以不同順序進行具有步驟之常式，或採用具有區塊之系統，且可刪除、移動、添加、次分、組合及/或修改一些製程或區塊。可以多種不同方式實施此等處理程序或區塊中之每一者。此外，雖然有時處理程序或區塊經顯示為連續執行，但此等處理程序或區塊可替代地並行執行，或可在不同時間執行。
本文所提供之本發明之教示可應用於其他系統，不必為上文所描述之系統。可組合上文所描述之各種實施例之元件及作用以提供其他實施例。
儘管已描述本發明之一些實施例，但此等實施例僅藉助於實例呈現，且並不意欲限制本發明之範疇。實際上，本文所描述之新穎方法及系統可以多種其他形式體現；此外，在不脫離本發明之精神之情況下，可對本文所描述之方法及系統的形式做出各種省略、取代及改變。隨附申請專利範圍及其等效物意欲涵蓋此類處於本發明之範疇及精神內之形式或修改。
3807‧‧‧替換基板
3811‧‧‧結構
3860‧‧‧界面層
3870‧‧‧犧牲材料
3875‧‧‧空腔

Claims (84)

  1. 一種用於製造一射頻(RF)裝置之方法，該方法包含：提供一場效電晶體(FET)，該FET形成於在一半導體基板上形成之氧化物層上方；移除該半導體基板之至少部分以曝露該氧化物層之一背面之至少一部分；將一犧牲材料施加至該氧化物層之該背面；將一界面材料施加至該氧化物層之該背面的至少一部分，該界面材料至少部分地覆蓋該犧牲材料；及移除該犧牲材料之至少一部分以形成由該界面層至少部分覆蓋之一空腔。
  2. 如請求項1之方法，其進一步包含將一基板接觸層施加至該氧化物層之該背面，該基板接觸層在該移除該犧牲材料之該至少一部分之後至少部分地曝露於該空腔中。
  3. 如請求項1之方法，其進一步包含將一替換基板層施加至該界面層以為該RF裝置提供機械穩定性。
  4. 如請求項1之方法，其中該施加該犧牲材料涉及形成該犧牲材料之一通道，該通道通向與該RF裝置相關聯之一晶粒邊界。
  5. 如請求項4之方法，其中該移除該犧牲材料之該至少一部分係至少部分地經由該通道執行。
  6. 如請求項1之方法，其中該移除該犧牲材料之該至少一部分涉及蒸發該犧牲材料之該至少一部分。
  7. 如請求項1之方法，其進一步包含自安置於該FET上方之一鈍化層之一正面移除一處置晶圓。
  8. 如請求項1之方法，其中該犧牲材料包含氮化物。
  9. 一種射頻(RF)裝置，其包含：實施於氧化物層上方之一場效電晶體(FET)；一圖案化形式之犧牲材料，其安置於該氧化物層之一背面上；及一界面層，其覆蓋該氧化物層之該背面之至少一部分及該犧牲材料。
  10. 如請求項9之RF裝置，其中該形式之犧牲材料包括通向與該RF裝置相關聯之一晶粒之一邊緣的一通道。
  11. 如請求項10之RF裝置，其中該形式之犧牲材料經圖案化以允許經由藉由施加熱至該通道進行蒸發來移除該犧牲材料。
  12. 如請求項9之RF裝置，其進一步包含安置於該氧化物層之該背面上的與該形式之犧牲材料實體接觸之一基板接觸層。
  13. 如請求項9之RF裝置，其進一步包含施加至該界面層之一替換基板層，該替換物為該RF裝置提供機械穩定性。
  14. 如請求項9之RF裝置，其中該圖案化形式之犧牲材料包括通向與該RF裝置相關聯之一晶粒邊界之一通道。
  15. 如請求項9之RF裝置，其中該FET為一開關裝置之部分。
  16. 如請求項9之RF裝置，其中該犧牲材料包含低密度氧化物。
  17. 一種無線裝置，其包含：一收發器，其經組態以處理射頻(RF)信號；與該收發器通信之一RF模組，該RF模組包括具有實施於氧化物層上方之一場效電晶體(FET)之一開關裝置，該開關裝置進一步包括安置於該氧化物層之一背面上的一圖案化形式之犧牲材料，該開關裝置進一步包括覆蓋該氧化物層之該背面之至少一部分及該犧牲材料的一界面層；及與該RF模組通信之一天線，該天線經組態以促進該等RF信號 之傳輸及/或接收。
  18. 如請求項17之無線裝置，其中該RF模組進一步包括施加至該界面層之一替換基板層。
  19. 如請求項17之無線裝置，其中該圖案化形式之犧牲材料包括通向與該RF模組相關聯之一晶粒邊界之一通道。
  20. 如請求項19之無線裝置，其中該通道經尺寸設定以允許經由通過該通道之蒸發而移除該犧牲材料之至少一部分。
  21. 一種射頻(RF)模組，其包含：一封裝基板，其經組態以收納複數個裝置；及安裝於該封裝基板上之一開關裝置，該開關裝置包括實施於氧化物層上方之一場效電晶體(FET)，該開關裝置進一步包括安置於該氧化物層之一背面上的一圖案化形式之犧牲材料，該開關裝置進一步包括覆蓋該氧化物層之該背面之至少一部分及該犧牲材料的一界面層。
  22. 一種用於製造一射頻(RF)裝置之方法，該方法包含：提供一場效電晶體(FET)；形成至該FET之一或多個電連接；在該等電連接之至少一部分上方形成一或多個介電層；在該一或多個介電層上方安置一電氣元件，該電氣元件經由該一或多個電連接與該FET電氣通信；用一犧牲材料覆蓋該電氣元件之至少一部分；在該一或多個介電層上方施加一界面材料，該界面材料至少部分地覆蓋該犧牲材料；及移除該犧牲材料之至少一部分以形成由該界面層至少部分覆蓋之一空腔。
  23. 如請求項22之方法，其中該電氣元件為一表面聲波(SAW)裝置。
  24. 如請求項22之方法，其中該電氣元件為一主體聲波(BAW)裝置。
  25. 如請求項22之方法，其進一步包含將一處置晶圓施加至該界面層之一頂面以為該RF裝置提供機械穩定性。
  26. 如請求項22之方法，其中該FET係形成於在一半導體基板上形成的氧化物層上方。
  27. 如請求項26之方法，其進一步包含至少部分地移除該半導體基板，藉此曝露該氧化物層之一背面之至少一部分。
  28. 如請求項27之方法，其進一步包含在該氧化物層之該背面上安置一電接觸結構以經由氧化物貫穿導通孔提供至該一或多個電連接之電接觸。
  29. 如請求項22之方法，其中該用該犧牲材料覆蓋該電氣元件之該至少一部分涉及形成該犧牲材料之一通道，該通道通向與該RF裝置相關聯之一晶粒邊界。
  30. 如請求項29之方法，其中該移除該犧牲材料之該至少一部分係至少部分地經由該通道執行。
  31. 如請求項22之方法，其中該移除該犧牲材料之該至少一部分涉及蒸發該犧牲材料之該至少一部分。
  32. 一種射頻(RF)裝置，其包含：實施於氧化物層上方之一場效電晶體(FET)；至該FET之一或多個電連接；形成於該等電連接之至少一部分上方的一或多個介電層；安置於該一或多個介電層上方的一電氣元件，該電氣元件經由該一或多個電連接與該FET電氣通信；一圖案化形式之犧牲材料，其覆蓋該電氣元件之至少一部分；及一界面層，其覆蓋該一或多個介電層之至少一部分及該犧牲 材料。
  33. 如請求項32之RF裝置，其中該電氣元件為一表面聲波(SAW)裝置。
  34. 如請求項32之RF裝置，其中該電氣元件為一主體聲波(BAW)裝置。
  35. 如請求項32之RF裝置，其進一步包含施加至該界面層之一頂面之一處置晶圓，該處置晶圓為該RF裝置提供機械穩定性。
  36. 如請求項32之RF裝置，其中該FET係形成於氧化物層上方。
  37. 如請求項36之RF裝置，其進一步包含安置於該氧化物層之一背面上的一電接觸結構，該電接觸結構經由穿過該氧化物層之氧化物貫穿導通孔提供至該一或多個電連接之電接觸。
  38. 如請求項32之RF裝置，其中該圖案化形式之犧牲材料包括通向與該RF裝置相關聯之一晶粒邊界之一通道。
  39. 如請求項38之RF裝置，其中該通道經設計以使得該犧牲材料之該至少一部分可經由該通道至少部分地移除。
  40. 如請求項32之RF裝置，其中該犧牲材料經組態以經蒸發而形成一空腔。
  41. 一種無線裝置，其包含：一收發器，其經組態以處理射頻(RF)信號；與該收發器通信之一RF模組，該RF模組包括具有實施於氧化物層上方之一場效電晶體(FET)之一開關裝置，該開關裝置進一步包括：至該FET之一或多個電連接；形成於該等電連接之至少一部分上方的一或多個介電層；安置於該一或多個介電層上方之一電氣元件，該電氣元件經由該一或多個電連接電耦接至該FET；一圖案化形式之犧牲材料，其覆蓋該電氣元件之至少一部分；及一界面層，其覆蓋該一或多個介電層之至少一部分及該 犧牲材料；及與該RF模組通信之一天線，該天線經組態以促進該等RF信號之傳輸及/或接收。
  42. 一種用於製造一射頻(RF)裝置之方法，該方法包含：提供一場效電晶體(FET)；形成至該FET之一或多個電連接；在該等電連接之至少一部分上方形成一或多個介電層；在至少部分地處於該FET之上的該一或多個介電層之一部分上方施加一形式之犧牲材料；在該一或多個介電層上方施加一界面材料，該界面材料至少部分地覆蓋該犧牲材料；及移除該犧牲材料之至少一部分以形成由該界面層至少部分覆蓋之一空腔。
  43. 如請求項42之方法，其進一步包含將一處置晶圓施加至該界面層之一頂面以為該RF裝置提供機械穩定性。
  44. 如請求項42之方法，其中該FET係形成於在一半導體基板上形成的氧化物層上方。
  45. 如請求項44之方法，其進一步包含至少部分地移除該半導體基板，藉此曝露該氧化物層之一背面之至少一部分。
  46. 如請求項45之方法，其進一步包含在該氧化物層之該背面上安置一電接觸結構以經由氧化物貫穿導通孔提供至該一或多個電連接之電接觸。
  47. 如請求項42之方法，其中該移除該犧牲材料之該至少一部分涉及蒸發該犧牲材料之該至少一部分。
  48. 一種用於製造一射頻(RF)裝置之方法，該方法包含：提供一場效電晶體(FET)； 形成至該FET之一或多個電連接；在該等電連接之至少一部分上方形成一或多個介電層；至少部分地在該一或多個介電層之上安置一電氣元件，該電氣元件經由該一或多個電連接與該FET電氣通信；在該一或多個介電層之至少一部分上方施加一界面材料；移除該界面材料之至少一部分以在該電氣元件之至少一部分之上形成一溝槽；及用一基板層覆蓋該界面材料之至少一部分及該溝槽以形成一空腔，該電氣元件至少部分地安置於該空腔內。
  49. 如請求項48之方法，其中該電氣元件為一表面聲波(SAW)裝置。
  50. 如請求項48之方法，其中該電氣元件為一主體聲波(BAW)裝置。
  51. 如請求項48之方法，其中該電氣元件為一被動裝置。
  52. 如請求項51之方法，其中該電氣元件為一電感器。
  53. 如請求項48之方法，其中該FET係形成於一半導體基板及形成於該半導體基板上之氧化物層上方。
  54. 如請求項53之方法，其進一步包含至少部分地移除該半導體基板，藉此曝露該氧化物層之一背面之至少一部分。
  55. 如請求項54之方法，其進一步包含在該氧化物層之該背面上安置一電接觸結構以經由氧化物貫穿導通孔提供至該一或多個電連接之電接觸。
  56. 一種射頻(RF)裝置，其包含：實施於氧化物層上方之一場效電晶體(FET)；至該FET之一或多個電連接；形成於該等電連接之至少一部分上方的一或多個介電層；安置於該一或多個介電層上方的一電氣元件，該電氣元件經由該一或多個電連接與該FET電氣通信； 一界面層，其覆蓋該一或多個介電層之至少一部分，該界面層於其中具有在該電氣元件之至少一部分之上的一溝槽；及一基板層，其覆蓋該界面層之至少一部分及該溝槽以形成一空腔，該電氣元件至少部分地安置於該空腔內。
  57. 如請求項56之RF裝置，其中該電氣元件為一表面聲波(SAW)裝置。
  58. 如請求項56之RF裝置，其中該電氣元件為一主體聲波(BAW)裝置。
  59. 如請求項56之RF裝置，其中該電氣元件為一被動裝置。
  60. 如請求項56之RF裝置，其中該FET係形成於氧化物層上方。
  61. 一種無線裝置，其包含：一收發器，其經組態以處理射頻(RF)信號；與該收發器通信之一RF模組，該RF模組包括具有實施於氧化物層上方之一場效電晶體(FET)的一開關裝置，該開關裝置進一步包括：至該FET之一或多個電連接；形成於該等電連接之至少一部分上方的一或多個介電層；安置於該一或多個介電層上方之一電氣元件，該電氣元件經由該一或多個電連接電耦接至該FET；一界面層，其覆蓋該一或多個介電層之至少一部分且於該界面層中具有在該電氣元件之該至少一部分之上的一溝槽；及一基板層，其覆蓋該界面層之至少一部分及該溝槽以形成一空腔，該電氣元件至少部分地安置於該空腔內；及與該RF模組通信之一天線，該天線經組態以促進該等RF信號之傳輸及/或接收。
  62. 一種用於製造一射頻(RF)裝置之方法，該方法包含：提供一場效電晶體(FET)；形成至該FET之一或多個電連接； 在該等電連接之至少一部分上方形成一或多個介電層；在該一或多個介電層之至少一部分上方施加一界面材料；移除該界面材料之至少一部分以形成至少部分地在該FET之上的一溝槽；及用一基板層覆蓋該界面材料之至少一部分及該溝槽以形成至少部分在該FET之上的一空腔。
  63. 如請求項62之方法，其中該FET係形成於一半導體基板及形成於該半導體基板上之氧化物層上方。
  64. 如請求項63之方法，其進一步包含至少部分地移除該半導體基板，藉此曝露該氧化物層之一背面之至少一部分。
  65. 如請求項64之方法，其進一步包含在該氧化物層之該背面上安置一電接觸結構以經由氧化物貫穿導通孔提供至該一或多個電連接之電接觸。
  66. 一種用於製造一射頻(RF)裝置之方法，該方法包含：提供一場效電晶體(FET)，該FET形成於在一半導體基板上形成之氧化物層上方；移除該半導體基板之至少部分以曝露該氧化物層之一背面之至少一部分；將一界面材料施加至該氧化物層之該背面的至少一部分；移除該界面材料之至少一部分以形成一溝槽；及用一基板層覆蓋該界面材料之至少一部分及該溝槽以形成一空腔。
  67. 如請求項66之方法，其進一步包含將一基板接觸層施加至該氧化物層之該背面之至少一部分，該基板接觸層在該覆蓋該界面材料之該至少一部分及該溝槽之後至少部分地曝露於該空腔中。
  68. 如請求項67之方法，其中該基板接觸層係經由氧化物貫穿導通孔電耦接至該FET。
  69. 如請求項66之方法，其進一步包含自安置於該FET之上之一鈍化層之一頂側移除一處置晶圓。
  70. 如請求項69之方法，其中該鈍化層為形成於至該FET之電連接上方的一或多個介電層中之一者。
  71. 如請求項66之方法，其中該溝槽至少部分地在該FET之下。
  72. 如請求項66之方法，其中該溝槽至少部分地在一電氣裝置之下，該電氣裝置經由形成於在該FET上方形成之一或多個介電層中的一或多個電連接而耦接至該FET。
  73. 如請求項66之方法，其中該移除該界面材料之該至少一部分包含蝕刻除去該界面材料之該至少一部分。
  74. 一種射頻(RF)裝置，其包含：實施於氧化物層上方之一場效電晶體(FET)；施加至該氧化物層之一背面之至少一部分的一界面層，該界面層於其中形成有一溝槽；及一基板層，其覆蓋該界面層之至少一部分及該溝槽以形成一空腔。
  75. 如請求項74之RF裝置，其進一步包含施加至該氧化物層之該背面之至少一部分的一基板接觸層，該基板接觸層至少部分地曝露於該空腔中。
  76. 如請求項75之RF裝置，其中該基板接觸層係經由氧化物貫穿導通孔電耦接至該FET。
  77. 如請求項74之RF裝置，其進一步包含形成於至該FET之電連接上方之一或多個介電層。
  78. 如請求項74之RF裝置，其中該溝槽至少部分地在該FET之下。
  79. 如請求項74之RF裝置，其中該溝槽至少部分地在一電氣裝置之下，該電氣裝置經由形成於在該FET上方形成之一或多個介電層中的一或多個電連接而耦接至該FET。
  80. 一種無線裝置，其包含：一收發器，其經組態以處理射頻(RF)信號；與該收發器通信之一RF模組，該RF模組包括一開關裝置，該開關裝置具有：實施於氧化物層上方之一場效電晶體(FET)；施加至該氧化物層之一背面之至少一部分的一界面層，該界面層於其中形成有一溝槽；及一基板層，其覆蓋該界面層之至少一部分及該溝槽以形成一空腔；及與該RF模組通信之一天線，該天線經組態以促進該等RF信號之傳輸及/或接收。
  81. 如請求項80之無線裝置，其中該RF模組包括施加至該氧化物層之該背面之至少一部分的一基板接觸層，該基板接觸層至少部分地曝露於該空腔中。
  82. 如請求項81之無線裝置，其中該基板接觸層係經由氧化物貫穿導通孔電耦接至該FET。
  83. 如請求項80之無線裝置，其中該開關裝置包括形成於至該FET之電連接上方之一或多個介電層。
  84. 如請求項80之無線裝置，其中該溝槽至少部分地在該FET之下。如請求項80之無線裝置，其中該溝槽至少部分地在一電氣裝置之下，該電氣裝置經由形成於在該FET上方形成之一或多個介電層中的一或多個電連接而耦接至該FET。
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