TW201642441A - 多電壓互補金氧半導體積體電路及相關方法 - Google Patents

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Abstract

一種多電壓互補金氧半導體（CMOS）積體電路，包含：多個第一CMOS單元，每一者包含用於接收本地供電電壓的供電端與用於接收全域供電電壓的N阱端；多個第二CMOS單元，每一者包含用於接收該全域供電電壓的供電端與用於接收該全域供電電壓的N阱端，該等第二CMOS單元包含多個始終上電單元；一個或多個N阱；以及一個或多個始終上電閥，其中該等第二CMOS單元中之至少一個之N阱端以及該等第一CMOS單元中之至少一個之N阱端包含該一個或多個N阱中之第一N阱，且其中該第一N阱用於透過設置於該第一N阱中之該一個或多個始終上電閥接收全域供電電壓。

Description

多電壓互補金氧半導體積體電路及相關方法
本發明關於一種互補金氧半導體（complementary metal oxide semiconductor，CMOS）積體電路（integrated circuits，IC），更具體地，關於一種使用始終上電N-阱架構之多電壓(multi-voltage, MV)CMOS IC。
對可擕式或移動電子系統來說能夠有較長的電池壽命是很重要的，兩次充電之間一般是幾個小時，但有時需要幾天或甚至到幾個星期。於是，當下的可擕式系統所採用的CMOS IC通常需要更先進的電能管理機制，其包含所謂的“部分斷電（partial power down，PPD）”的時段。在PPD時，系統未使用的部分（也就是，CMOS系統的一些區域），一般稱作“斷電（power down，PD）域”，會被斷電來減少待機的電能消耗。“CMOS IC” 與 “CMOS系統”在本文中可互換使用。
當CMOS IC的一個區域在PPD時被斷電，在該PD域的一些設備可能需要繼續運行，或保持“上電”，而其他CMOS設備則斷電。這些維持“上電”的設備被稱作“始終上電（always-on，AON）”單元。一般來說，AON單元由一個供電電壓供電，該供電電壓與其他在PPD時間斷電的CMOS單元供電的供電電壓不同。 第12圖是先前技術的PD域的部分1200的示意圖。具體地，PD域包含在PPD時被斷電的普通CMOS單元1210，還有在PPD時保持運行的AON單元1220。如第12圖所示，普通CMOS單元1210具有p-型金氧半導體(PMOS)源極端1211(圖中用S表示)，其連接到供電電壓“本地VDD”，該“本地VDD”在PPD時相對於PD域被禁用。另外，CMOS單元1220，具有PMOS源極端1221(圖中用S表示)連接到供電電壓“全域（global） VDD”，該“全域VDD”在PDD時保持上電並相對於PD域可用。傳統地，CMOS單元的PMOS設備以“本地結（local tie）”之配置方式來連接，也就是說，CMOS單元的PMOS設備之本體端（也就是，CMOS單元的N-阱端）與PMOS設備之源極端相連。因此，PD域的傳統實施具有如第12圖所示之AON單元，普通CMOS單元1210具有連接到本地VDD1260之NW端1212，其中AON單元1220具有連接到全域VDD1250之NW端1222。
本地VDD與全域VDD可具有不同的電壓水準。也就是說，CMOS單元1210之NW （N-well）端可偏置到跟CMOS單元1220的NW端不同的電壓水準。本領域內都瞭解當偏置在不同水準的兩個NW是在同個半導體基板上製造時，兩個NW不能並列排列且互相鄰接（abut）。相反，需要在兩個NW之間有一定的NW到NW間隔(NW-to-NW spacing)，以此來適合地製造兩個NW。
第13圖顯示第12圖的示意圖中的兩個CMOS單元之實體實現1300，其可以在半導體基板上實現。如第13圖所示，每一CMOS單元都具有各自的NW，一個偏置到本地VDD，另一個偏置到全域VDD。具體地，普通CMOS單元1310的NW端1351以及供電端1361連接到在PPD時要被禁用之本地供電，而AON CMOS單元1320之NW端1352與供電端1362連接到在PPD時仍然可用之全域供電。不管是一般操作時段還是PPD時段，AON單元的NW1342透過NW端1352偏置到全域VDD的電壓水準。另外，普通單元之NW1341透過NW端1351僅在一般操作時偏置到本地VDD之電壓水準。需要注意的是，兩個NW互不鄰接，因為全域VDD與本地VDD之電壓水準不同，兩個NW之間需要NW到NW間隔1380。
為了保證兩個分離NW之間有適當的NW到NW間隔，半導體製造者（工廠）普遍會採用一個NW到NW間隔設計規則。設計規則對於保證製造之半導體晶片之品質很有必要。工廠根據一個資料庫來製造半導體晶片，資料庫包含了要製造的半導體電路之實體描述。資料庫以二維佈局圖文件（layout design files）呈現，其描繪了半導體電路是要如何被實體地製造出來。佈局圖可包含構成電路之CMOS單元之尺寸與連接資訊。在工廠實際開始把半導體設計轉換為實體產品之前，工廠會採用一組所謂的“設計規則”來檢查設計之佈局資料庫（layout database），以根據該佈局資料庫確認實體設計能夠透過製造流程忠實且令人滿意地實現。設計規則中包含了對NW到NW間隔之檢查，且實體佈局需要透過檢查來確保要求的NW到NW間隔不會因偶然而忽略。
傳統地，在設計端，NW到NW間隔是被包含在AON單元佈局中來保證合乎NW間隔的設計規則檢查（design rule check，DRC）。第14圖顯示傳統AON單元的2D佈局1400之示意圖。如第14圖所示，NW間隔1420與NW間隔1430（也就是說，沒使用到的矽片區域不包含NW）同時包含在佈局的左側與右側。因此，當與PD域內其他CMOS單元放到一起時，NW到NW間隔自然在PD域的整體2D佈局中各自的NW1510(該NW為連續NW)，1520，1530，1540(該NW為連續NW)，1550 與1560(該NW為連續NW)中得到保證，就像第15圖中的MV CMOS IC的2D佈局1500。傳統的AON單元的2D佈局1400也包含至少一個始終上電閥(always-on tap，ATAP)1440，其設置在NW1410中，並用來連接到全域供電，以將NW1410偏置到全域VDD的電壓水準，NW1410下方為各種NMOS設備。另外，傳統之AON單元的2D佈局1400還包含本地VDD金屬條1450與地（VSS）金屬條1460，使得其與鄰近的CMOS單元鄰接，即使本地VDD金屬條1450不是傳統AON單元的電性的一部分。
因為CMOS製造技術之不斷進步，CMOS電晶體與單元之實體尺寸，或“閘”都大幅減小。這種技術之進步帶動了高集成度之CMOS　IC以及系統，其可以將幾百萬甚至幾千萬的閘集成在一個很小的半導體基板上。可是，需要之NW到NW間隔之縮小程度沒有如CMOS設備之縮小程度大。結果，寸土寸金之基板“土地”中被CMOS單元周圍需要之NW到NW間隔所佔據之比率越來越高。NW到NW間隔並沒有對CMOS系統之功能有所貢獻，而是作為系統之餘量。以第15圖之AON單元為例來說，AON單元佈局可以總寬為3.78 μm，其代表了28 nm工藝的暫存單元。第15圖中的左側與右側的單元的NW間隔可總共佔據單元寬度的45%，也就是45%的單元面積。當如第15圖那樣AON單元與普通單元放在一起時，AON單元周圍的NW間隔也佔據了很大的矽片面積。
有鑑於此，本發明提供一種新型多電壓互補金氧半導體積體電路及相關方法。
一種多電壓互補金氧半導體（CMOS）積體電路，包含：複數個第一CMOS單元，該等第一CMOS單元之每一包含用於接收一本地供電電壓之供電端與用於接收一全域供電電壓之N阱端，該全域供電電壓與該本地供電電壓不同；複數個第二CMOS單元，該等第二CMOS單元之每一包含用於接收該全域供電電壓之供電端與用於接收該全域供電電壓之N阱端，該等第二CMOS單元包含複數個始終上電單元；一個或複數個N阱；以及一個或複數個始終上電閥，其中該等第二CMOS單元中至少一個之N阱端以及該等第一CMOS單元中至少一個之N阱端包含該一個或複數個N阱中之一第一N阱，且其中該第一N阱用於透過設置於該第一N阱中之該一個或複數個始終上電閥接收該全域供電電壓。
一種設置複數個始終上電閥之方法，用於一多電壓互補金氧半導體（CMOS）積體電路內，該方法包含：決定一最大允許閥間隔值X，其由製造該多電壓CMOS積體電路之半導體技術所決定；根據該多電壓CMOS積體電路之實體設計，決定一全域電網之複數個金屬條之一金屬溝值Y；決定X是否不小於Y；以及回應於X不小於Y之確認，在該等金屬條的正下方設置該等始終上電閥，並且相鄰之該等始終上電閥之間隔不大於X。
本發明所提供之多電壓互補金氧半導體積體電路及相關方法能夠節省矽片面積。
本領域具有通常知識者在閱讀完後面以多幅附圖及圖式顯示之較佳實施例之詳細描述後，應能毫無疑義地瞭解本發明之上述及其他目的。
總覽
第1圖顯示本申請實施例之一般操作下MV CMOS IC 100所採用之電能管理機制的示意圖。MV CMOS IC 100包含域110，域120與域130，其中域110根據第一供電電壓操作，域120根據第二供電電壓來操作，域130根據第三供電電壓來操作。110，域120與域130中的一個或複數個可配置在PPD時斷電。為了舉例而用，而非本申請之限制，如第1圖所示，第一供電電壓是1.2V，第二供電電壓是1.0V，第三供電電壓是0.9V。根據本申請之不同實施例，第一，第二及第三供電電壓可根據具體實施具有不同數值。
當MV CMOS IC 100之一個區域在PPD時被斷電，該區域操作所依賴之供電電壓被禁用，不再提供電流給該區域。這可透過將供電電源拉到地電位來實施，或把供電電源接到“高阻抗”狀態，或其他本領域熟知之方式。可是，不是所有PD域內之CMOS設備都被斷電，並基本上不從電源電壓消耗電能。相反，PD域內之一些設備（即AON單元）會需要在PPD期間繼續運行，或保持“上電”。AON單元在PPD期間保持“上電”，是為了緩存穿過PD域的連通網（feed-through net），緩存高扇出網（high fan-out net），以及緩存由保留寄存器（retention registers）控制之網。
第2圖顯示MV CMOS IC 200中之兩個PD域之示意圖。舉例來說，PD域210包含AON緩存211。當PD域210的其他CMOS設備斷電，因此在PPD基本不消耗電流，AON緩存211還在正常工作中，來緩存從閘251到閘252之連通信號（feed-through signal），閘251及閘252每一都在PD域210之外。另外舉例來說，PD域220包含AON緩存221及222，以及保留寄存器（retention register，RR）223。當PD域220中其他CMOS設備斷電時，在PPD內基本不消耗電流。AON緩存221，222與RR223仍然在正常工作，以緩存並保留從閘253及254接收的控制信號，閘253與254是位於PD域220之外。
顯然，例如第2圖中的RR 223，AON 緩存211, 221及222 等的AON單元，在正常操作時，不能夠使用PD域內之其他設備正常操作所用之供電電源，因為如前所述，在PPD內PD域之正常可用之供電電源已經被禁用了。相反，AON單元需要在一個不同之供電電源下操作，一個在PPD也能繼續使用之供電電源。AON單元所依賴操作之不同供電電壓可具有與PPD時PD域內禁用之另一供電電源不同的電壓水準。一般地，始終上電之供電電壓之電壓水準比另一個供電電壓要高。
本申請目標在於在例如第1圖所示的MV CMOS IC 100那樣的MV CMOS IC中減少NW到NW間隔所佔據的面積，其透過使用同樣的電壓將每一CMOS單元之NW端偏置，包含AON單元以及普通單元。具體地，對於普通CMOS單元來講，這些CMOS單元在PPD會被斷電，本申請將傳統PMOS“本地結（local-tie）” 之設置用新的設置來代替，新設置中用普通CMOS單元之供電電壓將NW偏置解耦合（decouple）。
如第3圖所示，其顯示包含一個在PPD要被斷電之普通單元310以及一個在PPD仍然工作之AON單元320之MV CMOS IC 300。AON單元320具有供電端(圖中用S表示)321以及NW端322都用來接收全域供電電壓，全域VDD350,其在MV CMOS IC 300之整個操作期間都可用。普通單元310，其供電端(圖中用S表示)311連接到本地供電電壓，本地VDD360，其在PPD時不可用，其具有NW端312連接到全域VDD350。簡單來說，普通單元310之供電端311與NW端312不再“本地連接”在一起，而是每一都接收不同電壓。這個新的配置使得普通單元310之NW可以偏置到AON單元320同樣的電壓水準，兩者都偏置到全域VDD350之電壓水準。當普通單元310與AON單元320的NW都偏置到同樣電壓水準時，這兩個NW經過設計規則的允許來互相鄰接，或者，等同地，組成單個連續NW。這樣能得到有益的效果，傳統之“本地結”配置而需要之NW到NW間隔的要求被消除，因此節省了許多矽片面積。
第4圖顯示根據本申請第3圖之新設置的實體實現400。對應普通單元310之普通單元410以及對應AON單元320之AON單元420都在同一個半導體基板430(例如一P型半導體基板)上實現。相較於每一分離NW之間都具有NW到NW間隔，普通單元410與AON單元420佈置在單個連續NW（N-well）440中，其作為普通單元410與AON單元420的共同NW端。NW440透過ATAP451與452偏置到全域VDD。普通單元410之供電端461電性耦接到本地VDD，因此在正常操作中工作，而在PPD斷電。另外，AON單元420之供電端462電性耦接到全域VDD，因此無論正常操作還是PPD時段都在全域VDD下操作。在一些實施例中，全域VDD可以比本地VDD之電壓高，因此供電端461與NW440之間的p-n結即便在正常操作中也是反向偏置（reversely biased）的。
第5圖顯示本申請實施例之AON單元之2D佈局500。與第14圖中傳統之AON單元的2D佈局相比，第5圖之2D佈局500在面積上有顯著的節省，這是因為佈局中消除了橫向鄰接（lateral abutting）之NW到NW間隔。本申請使得AON單元之2D佈局500中之NW(N阱，N-well)510充分伸展到左側與右側，鄰接到2D佈局500的側邊520與530，而NW510下方是例如各種NMOS設備。當2D佈局500的一個或複數個互相鄰接或鄰接一個或複數個普通單元來形成如第6圖所示的MV CMOS IC的2D佈局600，這樣就不會因為NW到NW間隔而損失矽片面積。2D佈局600之每一CMOS單元，不管是AON單元還是普通單元，在各自的佈局上橫向地與其他CMOS單元鄰接，以此來形成單個連續NW610，且該NW區域610得到充分使用，而不在NW到NW間隔上浪費基板面積。與第14圖類似，ATAP540用來偏置NW510到全域VDD水準。本地VDD金屬條550與地電壓（VSS）金屬條560也包含於AON單元的2D佈局500中，以使得鄰接到附近的CMOS單元，即便本地VDD金屬條550沒有電性連接到AON單元 320與420。
而AON單元420之ATAP452可被包含於500，就如同ATAP540一樣，一個或複數個ATAP，例如普通單元410的ATAP451，可根據需要被加入，或插入到2D佈局600之不同區域來保證單個連續NW610的恰當偏置。 ATAP451可具有如第7圖所示之2D佈局700。ATAP之2D佈局700包含ATAP740，其位於NW710內，並用來將NW710偏置到全域供電電壓水準（全域VDD）。本地VDD金屬條750與地電壓（VSS）金屬條760也被包含於ATAP之2D佈局700，來使其鄰接到附近之CMOS單元，即便本地VDD金屬條750不是ATAP電性的一部分。不同之單元的鄰接一般由自動之佈局（place-and-route，PNR）流程來執行，以實現設計的MV CMOS IC各種設備間的電性連接。
ATAP之2D佈局700之每一部分之尺寸與鄰接該ATAP之附近CMOS單元之對應部分之尺寸大致相同。這是為了方便ATAP與附近CMOS單元相鄰接。舉例來說，第7圖之NW710在2D佈局700之橫向側邊720與730之尺寸與第5圖的NW510在2D佈局500之橫向側邊520與530之尺寸一樣。類似，每一本地VDD金屬條750與VSS金屬條760的橫向側邊720與730的尺寸與對應的本地VDD金屬條550與VSS金屬條560之橫向側邊520與530之尺寸一樣。而且，NW710與VSS金屬條760之間的距離與NW510與VSS金屬條560之間的距離一樣，在NMOS設備所在之位置。
第8圖顯示在MV CMOS IC之2D佈局中插入ATAP之示例方法800。複數個CMOS單元，例如普通以及AON單元，由PNR而鄰接在一起，來形成第8圖中一個或複數個連續NW。ATAP需要加入，或插入到2D佈局中。2D佈局包含電網（power grid），其包含承載始終上電之全域供電電壓（全域VDD）金屬條810。金屬條依靠金屬溝（metal pitch）850而彼此分離。金屬溝850的值，如第8圖中所標之“Y”，一般是由兩個相鄰金屬條810之中心到中心距離(center-to-center distance)來決定的。當兩個相鄰金屬條810具有同樣金屬寬度時，如第8圖中所示，Y的值也可由兩個相鄰金屬條810之邊到邊距離（edge-to-edge distance）來等同決定，如第8圖所示。ATAP820直接插入到全域電網的金屬條810之下。每一ATAP820都透過一個或複數個堆疊之電力通孔830電性耦接到全域電網，電力通孔830位於ATAP820與在ATAP820正上方的對應金屬條810之間。堆疊之電力通孔830用來達到更好的佈局效率及/或減少整個晶片尺寸（die size）。
對於大多數半導體處理技術，一般會有稱作“閂鎖規則（latch-up rule）”之設計規則，來控制任意兩個相鄰NW閥(tap)之間之最大允許距離(X)。也就是說，當兩個相鄰NW閥之間之距離比X大時，這些NW就會發生閂鎖（latch-up），導致不想要的電路行為。顯然，對於ATAP插入方法800為了通過閂鎖規則，需要金屬溝850（Y）不能大於X。
ATAP插入方法800是一個閥插入（tap insertion）之所謂的“線性方式” 之實施例，其意味著ATAP依照全域電網之金屬條810對齊，且每一金屬條810上之ATAP的數目是一樣的。另一個不破壞閂鎖規則之閥插入方法，稱作“交錯方式”，可用來減少需要之閥。第9圖顯示交錯方式之ATAP插入方法900。如ATAP插入方法800，ATAP插入方法900也具有下方的ATAP910，且對應組成全域電網之金屬條910。差別在於交錯方式之ATAP插入方法900相對線性方式ATAP插入方法800，只用了一半數量之ATAP，且在第9圖中之ATAP相對於全域電網是交錯而非線性對應。
理想情況下，ATAP應位於全域電網的金屬條之正下方，使得堆疊之通孔能被用來原地不動地（in-situ）連接ATAP與全域電網，如第8圖與9所示。可是，在一些情形下，ATAP可能沒有辦法處於全域電網的金屬條之正下方，這就需要金屬段（metal segment）來連接全域供電到ATAP。第10圖顯示ATAP插入方法1000之示意圖。對於如第10圖之MV CMOS IC佈局，金屬溝Y1050比相鄰NW 閥間最大允許距離(maximum allowable distance)X更大，這是由閂鎖設計規則決定的。因此，僅僅把ATAP1020插入到全域電網的金屬條1010之正下方是不夠的。需要插入更多ATAP，例如ATAP1025，以符合閂鎖規則。ATAP1025這樣就不對齊金屬條1010，而需要透過金屬段（metal segment）1040連接到至少一個金屬條1010。
第11圖顯示本申請之實施例之設置MV CMOS IC之ATAP之流程1100。流程1100可包含一個或複數個操作，動作或功能，由一個或複數個方塊1110，1120，1130，1140與1150來表示。雖然以分離之方塊來表示，但流程1100之各方塊可以被分割出額外之方塊，或合併為更少之方塊，或被刪除，這取決於需要實施之具體情況。流程1100可從方塊1110開始。
在方塊1110，流程1100可涉及決定最大允許閥間隔值（maximum allowable tap spacing value ，X），其由製造MV CMOS IC的半導體技術決定(例如包含閂鎖規則的多種規則)。流程1100可從方塊1110運行到方塊1120。
在方塊1120，流程1100可涉及根據MV CMOS IC之實體設計，決定全域電網的複數個金屬條之金屬溝值（metal pitch value，Y）。
在方塊1130，流程1100可涉及決定X是否不小於Y。流程1100可從方塊1130運行到1140，以回應於X不小於Y之確認。另外，流程1100可從方塊1130運行到1150，以回應於X小於Y之確認。
在方塊1140，流程1100可涉及設置ATAP於複數個金屬條之正下方，且在相鄰ATAP之間的間隔保持不大於X，且滿足其他半導體技術所要求之設計規則。
在方塊1150，流程1100可涉及將每一ATAP依照相距不大於X之距離設置，且符合其他半導體技術所要求的設計規則。
在一些實施例中，流程1100可涉及將ATAP按照線性方式對應全域電網設置。
在一些實施例中，流程1100可涉及將ATAP按照交錯方式對應全域電網設置。
在一些實施例中，流程1100可涉及基於一組閂鎖設計規則來決定最大允許閥間隔值(X)。
在一些實施例中，決定金屬溝值(Y) 之動作可包含決定全域電網的複數個金屬條中的兩個相鄰金屬條之間中心到中心距離（center-to-center distance）中的最大值。
本申請特點
綜上所述，本申請之部分特點如下：
一方面，MV CMOS IC可包含複數個第一CMOS單元，複數個第二CMOS單元，一個或複數個NW以及一個或複數個ATAP。每一第一CMOS單元可包含用來接收本地供電電壓之供電端。每一第一CMOS單元還包含用來接收全域供電電壓之NW端。全域供電電壓可以不同於本地供電電壓。第二CMOS單元可包含AON CMOS單元。每一第二CMOS單元可包含用來接收全域供電電壓的供電端。每一第二CMOS單元還包含用來接收全域供電電壓的NW端。至少一第二CMOS單元之NW端與至少一第一CMOS單元之NW端可在一個或複數個NW中的一個第一NW中形成。第一NW可透過在第一NW中的一個或複數個ATAP來接收全域供電電壓。
在一些實施例中，複數個第一CMOS單元與複數個第二CMOS單元用來透過操作之整個時段來接收全域供電電壓。另外，複數個第一CMOS單元可用來在操作之部分時間而非整個時段，來接收本地供電電壓。
在一些實施例中，複數個第二CMOS單元之每一NW端與複數個第一CMOS單元之每一NW端可設置在第一NW中。
在一些實施例中，一個或複數個NW可形成單個連續NW。
在一些實施例中，複數個第一CMOS單元之每一可在各供電端與各NW端之間包含一p-n結。另外，p-n結可以是反向偏置的。
在一些實施例中，複數個第二CMOS單元中至少一個可用來執行緩存，反向器，時鐘單元，隔離單元，連接單元（tie cell），電源切換頭（power switch header），或電壓轉換器的功能。
在一些實施例中，複數個CMOS單元中之每一可包含延伸到2D佈局之兩個橫向側邊之NW區域。另外，2D佈局之兩個橫向側邊之每一可用來鄰接複數個第二CMOS單元及複數個第一CMOS單元中之第二或第一CMOS單元，而在各自第二CMOS單元與相鄰之第二或第一CMOS單元之間沒有NW到NW間隔。
在一些實施例中，MV CMOS IC可更包含全域電網。全域電網可包含複數個金屬條，每一承載著全域供電電壓。另外，第二CMOS單元之每一的對應供電端可透過全域電網電性耦接到全域供電電壓。
在一些實施例中，MV CMOS IC可更包含半導體基板與一個或複數個堆疊電力通孔。複數個第一CMOS單元與複數個第二CMOS單元可形成於半導體基板上。另外，當從垂直於半導體基板之主表面之角度看時，一個或複數個ATAP可設置在全域電網之複數個金屬條之至少一個之正下方。而且，全域電網之複數個金屬條之至少一個可透過一個或複數個堆疊電力通孔耦接到一個或複數個ATAP。
在一些實施例中，一個或複數個ATAP依據全域電網以線性方式設置。
在一些實施例中，一個或複數個ATAP依據全域電網以交錯方式放置。
另一方面，MV CMOS IC之設置ATAP的方法可包含決定最大允許閥間隔值(X)，該值由製造MV CMOS IC之半導體技術所決定。該方法還包含根據MV CMOS IC之實體設計決定全域電網之複數個金屬條之金屬溝值。該方法還包含決定X不小於Y。當決定X不小於Y時，該方法可涉及將ATAP設置在複數個金屬條之正下方，複數個金屬條中相鄰的間隔不大於X，且符合其他半導體技術之設計規則。
在一些實施例中，當決定X小於Y時，該方法可涉及將每一ATAP彼此以不大於X之距離分開放置，且符合其他半導體技術之設計規則。
在一些實施例中，ATAP可依照全域電網以線性方式放置。
在一些實施例中，ATAP可依照全域電網以交錯方式放置
在一些實施例中，最大允許閥間隔值(X)可基於一組閂鎖設計規則決定。
在一些實施例中，決定金屬溝值(Y)可包含用全域電網的複數個金屬條中任意兩個相鄰金屬條之間的中心到中心距離的最大值來決定金屬溝值(Y)。
注意事項
本文描述的主題有時展示包含之不同元件，或連接到不同其他元件。需要瞭解，這樣的描繪之架構僅僅是為了舉例說明，實際上，可以採用許多其他之架構來實施並實現同樣功能。從概念上說，任何實現同樣功能之組件的安排都是有效“相關的”，只要期望之功能可以達到。而且，任何兩個組合來實現一特定功能之元件都可以被看作是彼此“相關”，只要期望之功能達到，無論架構或中間組件。 同樣，兩個如此相關之元件可被看作是“功能性連接”，或“功能上連接”到彼此，來達到期望之功能，任何兩個能夠如此相關之元件也可被看作“功能性連接”到彼此來達到期望之功能。功能性連接的具體實施例包含，但不限於實體上相連，以及/或實體上交互之元件，以及/或無線可交互的，以及/或無線交互之元件，以及/或邏輯交互，以及或邏輯可交互元件。
而且，應瞭解本領域技術人員，總體來說，本文所用的詞彙，特別是權利要求中所用的，例如後附的權利要求，總體上應被解讀為“開方式”詞彙，例如，詞彙“包含”應該被解讀為“包含但不限於”，而詞彙“具有”也應被解讀為“至少有”，詞彙“包括”應該被解讀為“包含但不限於”等等。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧MV CMOS IC；
110，120，130‧‧‧域；
210‧‧‧PD域；
211‧‧‧AON緩存；
251‧‧‧閘；
252‧‧‧閘；
220‧‧‧PD域；
221‧‧‧AON緩存；
222‧‧‧AON緩存；
223‧‧‧RR；
253‧‧‧閘；
254‧‧‧閘；
300‧‧‧MV CMOS IC；
320，420‧‧‧AON單元；
321‧‧‧供電端；
322‧‧‧NW端；
350‧‧‧全域VDD；
310，410‧‧‧普通單元；
311，461，462‧‧‧供電端；
312‧‧‧NW端；
430‧‧‧半導體基板；
440‧‧‧單個連續NW；
451，452，540，740，820，910，1025，1440‧‧‧ATAP；
510，710，1410，1510，1520，1530，1540，1550‧‧‧NW；
520，530，720，730‧‧‧側邊；
610‧‧‧單個連續NW；
550，740，810，1450‧‧‧VDD金屬條；
560，760，1460‧‧‧VSS金屬條；
830‧‧‧電力通孔；
850，1050‧‧‧金屬溝；
910，1010‧‧‧金屬條；
1040‧‧‧金屬段；
1210，1310‧‧‧普通CMOS單元；
1220‧‧‧AON單元；
1211，1221‧‧‧源極端；
1212，1222，1351，1352‧‧‧NW端；
1260‧‧‧本地VDD；
1250‧‧‧全域VDD；
1361，1362‧‧‧供電端；
1380‧‧‧NW到NW間隔；
1420，1430‧‧‧NW間隔。
第1圖顯示本申請實施例之一般操作下MV CMOS IC 100所採用之電能管理機制的示意圖。 第2圖顯示MV CMOS IC 200中之兩個PD域之示意圖。 第3圖顯示包含普通單元以及AON單元之MV CMOS IC 300。 第4圖顯示根據本申請第3圖之新設置的實體實現400。 第5圖顯示本申請實施例之AON單元之2D佈局500。 第6圖顯示MV CMOS IC的2D佈局600。 第7圖顯示ATAP 之2D佈局700。 第8圖顯示ATAP插入方法800之示意圖。 第9圖顯示ATAP插入方法900之示意圖。 第10圖顯示ATAP插入方法1000之示意圖。 第11圖顯示本申請之實施例之設置MV CMOS IC之ATAP之流程1100。 第12圖顯示先前技術的PD域的部分1200的示意圖。 第13圖顯示第12圖的示意圖中的兩個CMOS單元之實體實現1300。 第14圖顯示傳統AON單元的2D佈局1400之示意圖。 第15圖顯示MV CMOS IC的2D佈局1500之示意圖。
100‧‧‧MV CMOS IC
110‧‧‧域
120‧‧‧域
130‧‧‧域

Claims (17)

  1. 一種多電壓互補金氧半導體（CMOS）積體電路，包含：   複數個第一CMOS單元，該等第一CMOS單元之每一包含用於接收一本地供電電壓之供電端與用於接收一全域供電電壓之N阱端，該全域供電電壓與該本地供電電壓不同；   複數個第二CMOS單元，該等第二CMOS單元之每一包含用於接收該全域供電電壓之供電端與用於接收該全域供電電壓之N阱端，該等第二CMOS單元包含複數個始終上電單元； 一個或複數個N阱；以及 一個或複數個始終上電閥，   其中該等第二CMOS單元中至少一個之N阱端以及該等第一CMOS單元中至少一個之N阱端包含該一個或複數個N阱中之一第一N阱，且   其中該第一N阱用於透過設置於該第一N阱中之該一個或複數個始終上電閥接收該全域供電電壓。
  2. 如申請專利範圍第1項所述之多電壓CMOS積體電路，該等第一CMOS單元與該等第二CMOS單元用於在操作之整個時段內接收該全域供電電壓，其中該等第一CMOS單元也用於在操作之該整個時段內的部分接收該本地供電電壓。
  3. 如申請專利範圍第1項所述之多電壓CMOS積體電路，該等第二CMOS單元中的每一N阱端以及該等第一CMOS單元中的每一N阱端包含該第一N阱。
  4. 如申請專利範圍第3項所述之多電壓CMOS積體電路，該一個或複數個N阱包含一單個連續N阱。
  5. 如申請專利範圍第1項所述之多電壓CMOS積體電路，該等第一CMOS單元之每一在對應供電端與對應N阱端之間包含一p-n結，且該p-n結是反向偏置的。
  6. 如申請專利範圍第1項所述之多電壓CMOS積體電路，該等第二CMOS單元中至少一個用於執行一緩存，一反向器，一時鐘單元，一隔離單元，一結單元（tie cell），一電力切換器或一電壓轉換器其中之一的功能。
  7. 如申請專利範圍第1項所述之多電壓CMOS積體電路，該等第二CMOS單元之每一的二維佈局包含一N阱區域，其延伸到該二維佈局之兩個橫向側邊，其中該二維佈局之該兩個橫向側邊之每一用於鄰接該等第二CMOS單元中相鄰之第二CMOS單元或第一CMOS單元，而無需在該對應第二CMOS單元與該相鄰第二CMOS單元或第一CMOS單元之間具有N阱到N阱間隔。
  8. 如申請專利範圍第1項所述之多電壓CMOS積體電路，更包含： 全域電網，包含承載該全域供電電壓之複數個金屬條，其中該第二CMOS單元之每一之該對應供電端透過該全域電網電性耦接到該全域供電電壓。
  9. 如申請專利範圍第8項所述之多電壓CMOS積體電路，更包含： 一半導體基板，該等第一CMOS單元與該等第二CMOS單元形成於其上；以及 一個或複數個堆疊電力通孔， 其中當從垂直於該半導體基板之主表面之角度看時，該一個或複數個始終上電閥設置在該全域電網之該等金屬條之至少一個的正下方，以及 其中該全域電網之該等金屬條之該至少一個透過該一個或複數個堆疊之電力通孔耦接到該一個或複數個始終上電閥。
  10. 如申請專利範圍第8項所述之多電壓CMOS積體電路，該一個或複數個始終上電閥依照該全域電網以線性方式設置。
  11. 如申請專利範圍第8項所述之多電壓CMOS積體電路，該一個或複數個始終上電閥依照該全域電網以交錯方式設置。
  12. 一種設置複數個始終上電閥之方法，用於一多電壓互補金氧半導體（CMOS）積體電路內，該方法包含： 決定一最大允許閥間隔值X，其由製造該多電壓CMOS積體電路之半導體技術所決定； 根據該多電壓CMOS積體電路之實體設計，決定一全域電網之複數個金屬條之一金屬溝值Y； 決定X是否不小於Y；以及 回應於X不小於Y之確認，在該等金屬條的正下方設置該等始終上電閥，並且相鄰之該等始終上電閥之間隔不大於X。
  13. 如申請專利範圍第12項所述之設置複數個始終上電閥之方法，該方法更包含：回應於X小於Y之確認，以相隔不大於X的距離設置該等始終上電閥之每一。
  14. 如申請專利範圍第13項所述之設置複數個始終上電閥之方法，該等始終上電閥依照該全域電網以線性方式設置。
  15. 如申請專利範圍第13項所述之設置複數個始終上電閥之方法，該等始終上電閥依照該全域電網以交錯方式設置。
  16. 如申請專利範圍第13項所述之設置複數個始終上電閥之方法，該最大允許閥間隔值X基於一組閂鎖設計規則決定。
  17. 如申請專利範圍第13項所述之設置複數個始終上電閥之方法，該決定該金屬溝值Y之步驟包含透過該全域電網之該等金屬條中任意兩個相鄰金屬條之間中心到中心距離之最大值來決定該金屬溝值Y。
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