TW201641743A - 回蝕輪廓調整的方法 - Google Patents

回蝕輪廓調整的方法 Download PDF

Info

Publication number
TW201641743A
TW201641743A TW105111114A TW105111114A TW201641743A TW 201641743 A TW201641743 A TW 201641743A TW 105111114 A TW105111114 A TW 105111114A TW 105111114 A TW105111114 A TW 105111114A TW 201641743 A TW201641743 A TW 201641743A
Authority
TW
Taiwan
Prior art keywords
tungsten film
tungsten
processing chamber
etching
containing gas
Prior art date
Application number
TW105111114A
Other languages
English (en)
Other versions
TWI737601B (zh
Inventor
吳凱
班西亞維卡許
Original Assignee
應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 應用材料股份有限公司 filed Critical 應用材料股份有限公司
Publication of TW201641743A publication Critical patent/TW201641743A/zh
Application granted granted Critical
Publication of TWI737601B publication Critical patent/TWI737601B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

控制蝕刻輪廓的方法包括引入含鎢氣體至處理腔室內;在處理腔室中,使用含鎢氣體來沉積第一鎢膜,以替形成於基板的特徵結構側壁加襯;及在處理腔室中,使用含鎢氣體來處理第一鎢膜,並藉由反覆交替蝕刻第一鎢膜,計第一時距,及至少自處理腔室排淨含鎢氣體或關閉提供第一鎢膜蝕刻電力的電源而停止蝕刻第一鎢膜,計第二時距,直到獲得特定蝕刻輪廓。

Description

回蝕輪廓調整的方法
本發明的實施例大體係關於基板處理,更特別係關於控制形成於基板的特徵結構蝕刻輪廓的方法。
隨著用於積體電路的電路與裝置特徵結構尺寸微縮,對製造積體電路的製程要求也越多。例如,形成用於積體電路技術的多層內連線可包括精確處理高深寬比特徵結構,例如通孔和其他內連線。可靠地形成內連線可用於提高電路密度和個別基板品質。
金屬化形成於基板上的特徵結構包括沉積金屬,例如鎢。鎢可用於金屬填充源極觸點、汲極觸點、金屬閘極填充和閘極觸點,及用於其他應用。隨著技術節點縮小,鎢膜可用於獲得低電阻率和低裝置粗糙度,並與後續製程步驟整合。化學氣相沉積(CVD)可用於鎢金屬填充製程技術。可在底下層間介電質(ILD)材料中蝕刻圖案,接著沉積鎢來填充蝕刻材料。
然特徵結構尺寸減小往往會增加金屬填充製程難度。例如,當介電材料層形成於特徵結構的側壁和底表面時,沉積製程可在側壁較靠近特徵結構開口的部分沉積較厚的介電材料。接著隨後CVD形成鎢至側壁上可能在完全填充特徵結構下部前,即於特徵結構開口封 閉特徵結構,以致在特徵結構內形成空隙。存有空隙將改變內連線特徵結構的材料與操作特性,及最終造成不當操作和裝置過早故障。例如,為更有效率,導電元件或線路需承載幾乎實際可行的最大電流密度,以在未來裝置的更小特徵結構中達到相同電流密度或以上。
因此,本發明人提供控制高深寬比特徵結構側壁輪廓的製程,以達成後續用金屬無空隙(或實質無空隙)填充高深寬比。
茲提供控制蝕刻輪廓的方法。在一些實施例中,控制蝕刻輪廓的方法包括:引入含鎢氣體至處理腔室內;在處理腔室中,使用含鎢氣體來沉積第一鎢膜,以替形成於基板的特徵結構側壁加襯;及在處理腔室中,使用含鎢氣體來處理第一鎢膜,並藉由反覆交替蝕刻第一鎢膜,計第一時距,及至少自處理腔室排淨含鎢氣體或關閉提供第一鎢膜蝕刻電力的電源而停止蝕刻第一鎢膜,計第二時距,直到獲得特定蝕刻輪廓。
在一些實施例中,控制蝕刻輪廓的方法包括沿形成於基板的特徵結構側壁形成黏著層,其中特徵結構側壁在特徵結構的上部朝彼此傾斜;引入含鎢氣體至處理腔室內,處理腔室具有基板放置於內;在處理腔室中,在黏著層頂上形成第一鎢膜;在處理腔室中,使用含鎢氣體來處理第一鎢膜,並藉由反覆交替電漿蝕刻第一鎢膜,計約1秒至約5秒的第一時距,及至少自處理腔 室排淨含鎢氣體或關閉產生電漿的RF(射頻)功率而停止蝕刻第一鎢膜,計約1秒至約10秒的第二時距,直到獲得特定蝕刻輪廓;及在處理第一鎢膜後,在第一鎢膜頂上形成第二鎢膜。
在一些實施例中,非暫態電腦可讀取儲存媒體具有指令儲存於內,以於執行時,促使進行控制蝕刻輪廓的方法,方法包括:引入含鎢氣體至處理腔室內;在處理腔室中,使用含鎢氣體來沉積第一鎢膜,以替形成於基板的特徵結構側壁加襯;及在處理腔室中,使用含鎢氣體來處理第一鎢膜,並藉由反覆交替蝕刻第一鎢膜,計第一時距,及至少自處理腔室排淨含鎢氣體或關閉提供第一鎢膜蝕刻電力的電源而停止蝕刻第一鎢膜,計第二時距,直到獲得特定蝕刻輪廓。
本發明的其他和進一步實施例將描述於後。
100‧‧‧方法
102、104、106、108、110‧‧‧步驟
200、202‧‧‧基板
204‧‧‧上表面
208‧‧‧特徵結構
210‧‧‧介電層
220‧‧‧黏附層
222‧‧‧側壁
224‧‧‧底表面
230‧‧‧成核層
240‧‧‧鎢膜
242‧‧‧開口
243‧‧‧突出部
244‧‧‧側壁
260‧‧‧鎢塊層
264’‧‧‧箭頭
300‧‧‧處理腔室
303‧‧‧基板
306‧‧‧壁面
308‧‧‧底部
310‧‧‧蓋子
312‧‧‧處理容積
314‧‧‧泵送環
316‧‧‧排氣口
318‧‧‧噴淋頭
320‧‧‧內側
322‧‧‧空間
324‧‧‧流道
330‧‧‧電源
332‧‧‧加熱元件
336‧‧‧擋板
338‧‧‧基板支撐組件
340‧‧‧控制器
342‧‧‧杵桿
344‧‧‧升降系統
346‧‧‧波紋管
348‧‧‧遮蔽環
352‧‧‧記憶體
354‧‧‧CPU
356‧‧‧支援電路
360‧‧‧氣源
370‧‧‧RF源
380‧‧‧遠端電漿源
390‧‧‧匹配網路
為讓本發明的上述概要特徵更明顯易懂,可配合參考實施例說明,部分實施例乃圖示在附圖。然應注意所附圖式僅說明本發明典型實施例,故不宜視為限定本發明範圍,因為本發明可接納其他等效實施例。
第1圖係根據本發明一些實施例,控制蝕刻輪廓的方法實例示意圖。
第2A圖至第2F圖係根據本發明一些實施例,具有特徵結構形成於基板的基板截面圖,其中可進行控制蝕刻輪廓的方法。
第3圖圖示根據本發明一些實施例,適於進行控制蝕刻輪廓的方法的處理腔室實例。
為助於理解,盡可能以相同的元件符號代表各圖中共同的相似元件。為清楚呈現,圖式未按比例繪製並可簡化。某一實施例所述元件和特徵當可有益地併入其他實施例,在此不再贅述。
本發明實施例有利地提供反覆交替蝕刻第一鎢膜,計第一時距,及停止蝕刻第一鎢膜,計第二時距,直到獲得特定材料側壁蝕刻輪廓,以處理第一鎢膜。有利地,藉由反覆交替蝕刻第一鎢膜,計第一時距,及停止蝕刻第一鎢膜,計第二時距,可移除第一鎢膜的突出部。有利地,移除第一鎢膜的突出部及獲得第一鎢膜的預定側壁輪廓,可避免在特徵結構內形成空隙。有利地,沉積第二鎢膜可從特徵結構底表面開始填充特徵結構下部,直到完全填充特徵結構的開口。
第1圖圖示根據本發明一些實施例,控制基板上蝕刻輪廓的方法100的實例。在一些實施例中,對如第2A圖至第2F圖所示具特徵結構208形成於基板的基板200施行方法100,此將描述於後。在一些實施例中,利用第3圖處理腔室施行方法,此將描述於後。
對具特徵結構形成於基板的基板進行方法100,及在處理腔室中,以第一鎢膜替特徵結構側壁與底部加襯,例如利用第2A圖至第2D圖所示製程。
例如,第2A圖圖示基板200,基板200含有介電層210沉積於基板202和形成或內含於介電層210中的特徵結構208上。特徵結構208具有一或更多側壁222和底表面224。在一些實施例中,特徵結構例如為通孔、溝槽、線路、接觸孔或用於半導體、太陽能或其他電子裝置的其他特徵結構,例如高寬比接觸插塞。在一些實施例中,特徵結構為通孔,通孔具有如約20-50的高深寬比。在一些實施例中,基板202為矽基板或至少含有矽或矽基材料。在一些實施例中,基板200為半導體基板,並具有矽基板或晶圓做為基板202,且介電層210含有至少一介電材料,例如矽、單晶矽、微晶矽、多晶矽(聚矽)、無定形矽、氫化無定形矽、氧化矽材料、上述摻雜衍生物或上述組合物。
在一些實施例中,如第2B圖所示,黏附層形成在置於基板上的介電層上。黏附層220在介電層210的平面上表面204、特徵結構208的側壁222和特徵結構208的底表面224形成相當均勻的材料層。在一些實施例中,黏附層220含有金屬或金屬氮化物材料,例如鈦、氮化鈦、上述合金或上述組合物。在一些實施例中,黏附層220包括鉭(Ta)、氮化鎢(WN)、氮化鈦(TiN)、TiNxSiy、氮化鉭(TaNx)、氮化矽(SiN)、鎢(W)、CoWP、NiMoP、NiMoB、釕(Ru)、RuO2、鉬(Mo)、MoxNy(其中x和y係非零數值)和上述組合物。黏附層220的厚度可為約2埃(Å)至約100Å,較窄為約3Å 至約80Å,更窄為約2Å至約50Å,再窄為約5Å至約25Å,又更窄為約5Å至約20Å,又再窄為約5Å至約15Å,再更窄為約5Å至約10Å。黏附層220通常由化學氣相沉積(CVD)、原子層沉積(ALD)或物理氣相沉積(PVD)製程沉積。
在一些實施例中,如第2C圖所示,預定厚度的成核層230沉積在黏附層220上。成核層230可為薄鎢層,以做為後續長膜位置。在一些實施例中,成核層230由諸如原子層沉積(ALD)、習知化學氣相沉積(CVD)或脈衝式化學氣相沉積(CVD)等技術沉積。成核層沉積製程可在任何適合處理腔室中進行,以進行上述ALD或CVD製程。在一些實施例中,成核層在用於沉積黏附層的同一處理腔室中沉積。成核層230可包含鎢、鎢合金、含鎢材料(例如硼化鎢或矽化鎢)和上述組合物。成核層230的沉積厚度可為約10埃至約200埃或約50埃至約150埃。成核層可藉由使含鎢氣體流入具有基板放置在處理腔室內的處理腔室而沉積,例如鹵化鎢化合物(例如WF6)和含氫氣體(例如H2、B2H6或SiH4)。
在一些實施例中,如第2D圖所示,第一層沉積在成核層230上或上面,例如鎢塊層260的第一鎢膜240。第一鎢膜240通常由熱CVD、脈衝式CVD、電漿加強CVD(PE-CVD)或脈衝式PE-CVD形成。沉積製程可在任何適合處理腔室中進行,以進行上述CVD製 程。第一鎢膜240可含有金屬鎢、鎢合金、含鎢材料、硼化鎢、矽化鎢、磷化鎢或上述組合物。
在一些實施例中,第一鎢膜240沉積在基板200上的成核層230上或上面,且在CVD製程期間同時接觸含鎢氣體(例如六氟化鎢;WF6)和含氫氣體(例如氫氣;H2)。
在一些實施例中,使用和用於沉積成核層230一樣的處理氣體、含鎢氣體與含氫氣體來沉積第一鎢膜240。在一些實施例中,第一鎢膜240係在和成核層230一樣的處理腔室中形成。
在一些實施例中,在沉積成核層230及任何後續排淨或後浸泡處理後,把基板放到溫度約100℃至約600℃的基板支撐基座上,或在一些實施例中為約100℃至約230℃,或在一些實施例中為約200℃至約230℃。在一些實施例中,溫度為約200℃。可利用壓力約10托耳至約300托耳的處理腔室進行第一鎢膜240沉積,例如約30托耳至約100托耳。在一些實施例中,壓力為約90托耳。可以約0sccm(標準立方公分每分鐘)至約20000sccm的流率,偕同載氣(例如氬;Ar)引入還原氣體。在一些實施例中,以11000sccm的總流率引入氬。可以約0sccm至約2000sccm的流率使第二氬流流過淨化導口(第3圖未圖示),以防止沉積氣體接觸基板邊緣和背側。在一些實施例中,氬邊緣淨化流量為500sccm。同樣地,可以約0sccm至約6000 sccm的流率使第二氫氣(H2)流流過淨化導口(第3圖未圖示)。在一些實施例中,氫氣邊緣淨化流量為2500sccm。在一些實施例中,可引入附加載氣流做為底部淨化,例如氬,以防止沉積至腔室加熱元件背側。在一些實施例中,氬底部淨化流量為5000sccm。含鎢化合物可為六氟化鎢(WF6),且可以約50sccm至500sccm的連續流率引入,例如約300sccm至200sccm。
如第2D圖所示,沿特徵結構208的側壁222成長第一鎢膜240易形成第一鎢膜240的突出部243。存在突出部243將造成任何鎢材料進一步沉積,因而在特徵結構208的下部從特徵結構208的底表面224完全成長前即封閉特徵結構開口242,以致在特徵結構208內形成空隙。
有利地,本發明人確定藉由反覆交替蝕刻第一鎢膜240,計第一時距,及停止蝕刻第一鎢膜240,計第二時距,以處理第一鎢膜240,可移除第一鎢膜240的突出部243。有利地,本發明人亦確定藉由反覆交替蝕刻第一鎢膜240,計第一時距,及停止蝕刻第一鎢膜240,計第二時距,以處理第一鎢膜240,可使第一鎢膜240的側壁達成特別有利的蝕刻輪廓。有利地,移除第一鎢膜240的突出部243及獲得第一鎢膜的預定側壁輪廓,可避免在特徵結構208內形成空隙。有利地,進一步沉積鎢材料可從特徵結構208的底表面224開始填充特徵結構208的下部,直到完全填充開口242。
在步驟102中,蝕刻鎢塊層260的第一鎢膜240,計第一時距。在一些實施例中,第一時距為約1秒至約5秒。在一些實施例中,如第2D圖所示,箭頭264’代表蝕刻製程期間由蝕刻氣體形成的反應物方向,此將促使反應物碰撞第一鎢膜240的頂(平面)表面。
在一些實施例中,使用含鎢氣體來蝕刻鎢塊層260的第一鎢膜240,以移除第一鎢膜240的部分突出部243。亦稱作回蝕製程的蝕刻製程可沿特徵結構208的側壁222移除部分第一鎢膜240。蝕刻製程亦可在和鎢沉積製程一樣的處理腔室中進行。蝕刻製程通常為使用相同含鎢氣體進行,例如六氟化鎢(WF6)。
在一些實施例中,利用電漿蝕刻製程蝕刻第一鎢膜240。電漿可藉由耦合RF功率與處理氣體而形成,例如氦(He)、氬(Ar)、氧(O2)、氮(N2)或上述組合物。電漿可在處理腔室中或由遠端電漿源(RPS)形成並輸送到處理腔室。在一些實施例中,含鎢氣體與處理氣體為一起提供。在一些實施例中,含鎢氣體與處理氣體分別提供至處理腔室。
在蝕刻製程期間,基座(和基板)的溫度可為約100℃至約600℃,例如約300℃至230℃。在一些實施例中,溫度為約200℃。可利用腔室壓力約0.1托耳至約5托耳的處理腔室進行第一鎢膜240蝕刻,例如約0.5托耳至約2托耳。在一些實施例中,壓力為約1托耳。可以約100sccm至約3000sccm的流率引入處理氣 體,例如氬(Ar)。在一些實施例中,以2000sccm的總流率引入氬。可以約0sccm至約2000sccm的流率使第二氬流流過淨化導口(未圖示),以防止沉積氣體接觸基板邊緣和背側。在一些實施例中,氬邊緣淨化流量為500sccm。同樣地,可以約0sccm至約6000sccm的流率使第二氫氣(H2)流流過淨化導口(第3圖未圖示)。在一些實施例中,氫氣邊緣淨化流量為2500sccm。在一些實施例中,可引入附加處理氣流做為底部淨化,例如氬,以防止沉積至腔室加熱元件背側。在一些實施例中,氬底部淨化流量為5000sccm。含鎢氣體可為六氟化鎢(WF6),且可以約1sccm至150sccm的連續流率引入,例如約3sccm至100sccm。箭頭264’代表蝕刻製程期間的氟原子方向,此將促使氟原子碰撞第一鎢膜240的頂(平面)表面。
在一些實施例中,若電漿係藉由耦合RF功率與處理氣體而形成,則可採用約50瓦(W)至約100W的RF功率,例如約75W,及約10兆赫至約30兆赫的RF電力頻率,在一些實施例中為約13.56兆赫。
在一些實施例中,若電漿係在遠端電漿源(RPS)中形成,則功率施加可為約1000W至約6000W,在一些實施例中為約1000W至約2000W,處理氣體流率(例如氬)可為約500sccm至約6000sccm。
可以約0.1Å/秒至約10Å/秒的蝕刻速率移除部分第一鎢膜240。在一些實施例中,以約0.5Å/秒至約3Å/秒的蝕刻速率移除第一鎢膜240。
在步驟104中,停止蝕刻第一鎢膜240,計第二時距。在一些實施例中,第二時距為約1秒至約10秒。可自處理腔室排淨蝕刻氣體、關閉提供第一鎢膜240蝕刻電力的電源、或自處理腔室排淨蝕刻氣體及關閉電源,以停止蝕刻第一鎢膜240。在一些實施例中,在自處理腔室排淨蝕刻氣體前,引入鈍氣至處理腔室。鈍氣可為氦或氬的至少一者。在一些實施例中,以上述方式引入鈍氣。
在一些實施例中,蝕刻第一鎢膜240可為電漿製程,關閉提供第一鎢膜240蝕刻電力的電源可包括自產生電漿的電源移除RF功率。
在步驟106中,處理第一鎢膜,直到獲得特定蝕刻輪廓。在一些實施例中,反覆進行步驟102與104(例如反覆蝕刻及停止蝕刻製程)。在一些實施例中,如第2E圖所示,特定蝕刻輪廓係第一鎢膜240的傾斜側壁244。傾斜側壁244可向外傾斜,使側壁244在接近特徵結構底部處彼此靠較近,而在接近特徵結構開口處彼此離較遠。
接著,在步驟108中,如第2F圖所示,第二層(例如鎢塊層260的第二鎢膜)沉積在第一層上面,例如第一鎢膜240的其餘部分。鎢塊層260的第二鎢膜 可在和上述製程一樣的處理腔室中沉積。鎢塊層260的第二鎢膜可使用上述所用相同含鎢氣體來沉積。
鎢塊層260的第二鎢膜沉積可在溫度約100℃至約600℃的基座上進行,例如約300℃至約230℃。可利用壓力約10托耳至約300托耳的處理腔室進行鎢塊層260的第二鎢膜沉積,或在一些實施例中為約30托耳至約100托耳。在一些實施例中,壓力為約90托耳。可以約1000sccm至約8000sccm的連續流率(例如5000sccm)引入還原氣體,例如氫氣(H2)。可以約0sccm至約20000sccm的流率,偕同載氣(例如氬;Ar)引入還原氣體。在一些實施例中,以11000sccm的總流率引入氬。可以約0sccm至約2000sccm的流率使第二氬流流過淨化導口(第3圖未圖示),以防止沉積氣體接觸基板邊緣和背側。在一些實施例中,氬邊緣淨化流量為500sccm。同樣地,可以約0sccm至約6000sccm的流率使第二氫氣(H2)流流過淨化導口(第3圖未圖示)。在一些實施例中,氫氣邊緣淨化流量為2500sccm。在一些實施例中,可引入附加載氣流做為底部淨化,例如氬,以防止沉積至腔室加熱元件背側。在一些實施例中,氬底部淨化流量為5000sccm。含鎢化合物可為六氟化鎢(WF6),且可以約50sccm至500sccm的連續流率引入,例如約300sccm至200sccm。
若鎢塊層260達預定厚度,則結束方法100。若鎢塊層260尚未達到預定厚度,則再次進行上述任何沉積及蝕刻製程。在一些實施例中,利用習知製程測定鎢塊層厚度,例如光譜測量。
第3圖圖示此類處理腔室300的示意圖,用以實踐本發明所述實施例。圖式繪示處理腔室300的特殊構造且不限定本發明範圍。處理腔室300可單獨使用,或更常為整合半導體基板處理系統的處理模組或叢集工具,例如取自美國加州Santa Clara的應用材料公司(Applied Materials Inc.)的ENDURA®、CENTURA®或PRODUCER®整合半導體基板處理系統。在一些實施例中,處理腔室300為沉積腔室,例如適於沉積如鎢等材料至基板上的化學氣相沉積(CVD)腔室。適合的沉積處理腔室包括ENDURA®平台的某些單晶圓腔室和PRODUCER®平台的雙晶圓腔室,但不以此為限,此亦取自應用材料公司。根據本發明處理基板的方法亦可用於其他腔室和平台。
處理腔室300可為處理系統的一部分,處理系統包括多個處理腔室連接至中央移送室並由機械手服務操作(參見第5圖)。處理腔室300包括壁面306、底部308和蓋子310,以界定處理容積312。壁面306和底部308一般由一元鋁塊製成。壁面306可具導管(未圖示)讓流體流過,以控制壁面306的溫度。處理腔室300 亦可包括泵送環314,泵送環耦接處理容積312至排氣口316和其他泵送部件(未圖示)。
基板支撐組件338可加熱,及可設在處理腔室300中間。在沉積製程期間,基板支撐組件338支撐基板303。基板支撐組件338通常由鋁、陶瓷、或鋁與陶瓷組合物製成,且一般包括真空口(未圖示)和至少一或更多加熱元件332。
真空口可用於在基板303與基板支撐組件338間施加真空,以於沉積製程期間將基板303固定於基板支撐組件338。一或更多加熱元件332例如為置於基板支撐組件338的電極,並耦接至電源330,以加熱基板支撐組件338和放置於上的基板303達預定溫度。
通常,基板支撐組件338耦接至杵桿342。杵桿342在基板支撐組件338與處理腔室300的其他部件間提供導管用於電引線、真空與氣體供應管線。此外,杵桿342耦接基板支撐組件338至升降系統344,以在升高位置(如第3圖所示)與降下位置(未圖示)間移動基板支撐組件338。波紋管346在處理容積312與處理腔室300外的大氣間提供真空密封,同時協助基板支撐組件338移動。
基板支撐組件338另支撐外接遮蔽環348。遮蔽環348呈環狀,且一般包含陶瓷材料,例如氮化鋁。通常,遮蔽環348可防止沉積至基板303和基板支撐組件338的邊緣。
蓋子310由壁面306支撐且可移除以維修處理腔室300。蓋子310通常包含鋁,及另可具有熱傳流體流道324形成於內。熱傳流體流道324耦接至流體源(未圖示),使熱傳流體流過蓋子310。使流體流經熱傳流體流道324可調節蓋子310的溫度。
噴淋頭318通常耦接至蓋子310的內側320。有孔擋板336可選擇性設在噴淋頭318與蓋子310間的空間322。當氣體填充噴淋頭318後面的空間322時,進入處理腔室300的氣體(即處理和其他氣體)先由擋板336擴散。氣體接著通過噴淋頭318而進入處理腔室300。擋板336和噴淋頭318配置使氣體均勻流入處理腔室300。均勻氣流有利於促成在基板303上形成均勻層。
氣源360耦接至蓋子310,以經由噴淋頭318的氣體通道提供氣體至噴淋頭318與基板303間的處理區。真空泵(未圖示)可耦接至處理腔室300,以將處理容積控制在預定壓力。RF源370經由匹配網路390耦接至蓋子310及/或噴淋頭318,以提供RF電流至噴淋頭318。RF電流將在噴淋頭318與基板支撐組件338間產生電場,以於噴淋頭318與基板支撐組件338間由氣體產生電漿。
遠端電漿源380亦可耦接在氣源360與蓋子310間,例如感應耦合遠端電漿源。在處理基板之間,可提供清潔氣體至遠端電漿源380,以產生遠端電漿。 出自遠端電漿的自由基可提供至處理腔室,以進行電漿蝕刻製程。蝕刻氣體可進一步由提供至噴淋頭318的RF源370激發。
處理腔室300包括控制器340。控制器340包含中央處理單元(CPU)354、記憶體352和用於CPU 354的支援電路356,及協助控制處理腔室300的部件和方法100,此將進一步詳述於後。為協助控制上述處理腔室300,控制器340可為任一通用電腦處理器類型,電腦處理器可用於工業設定來控制各種腔室和子處理器。CPU 354的記憶體352或電腦可讀取媒體可為一或更多容易取得的記憶體,例如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、軟碟、硬碟或任何其他類型的本端或遠端數位儲存器。支援電路356耦接至CPU 354,以藉由習知方式支援處理器。該等電路包括快取記憶體儲存器、電源、時脈電路、輸入/輸出電路和次系統等。本發明所述方法通常儲存於記憶體352當作軟體常式。軟體常式亦可由第二CPU(未圖示)儲存及/或執行,第二CPU遠離CPU 354控制的硬體。
雖然以上係針對本發明實施例說明,但在不脫離本發明基本範圍的情況下,當可策劃本發明的其他和進一步實施例。
100‧‧‧方法
102、104、106、108、110‧‧‧步驟

Claims (20)

  1. 一種控制一蝕刻輪廓的方法,包含以下步驟:引入一含鎢氣體至一處理腔室內;在該處理腔室中,使用該含鎢氣體來沉積一第一鎢膜,以替形成於一基板的一特徵結構側壁加襯;及在該處理腔室中,使用該含鎢氣體來處理該第一鎢膜,並藉由反覆交替蝕刻該第一鎢膜,計一第一時距,及至少自該處理腔室排淨該含鎢氣體或關閉提供該第一鎢膜蝕刻電力的一電源而停止蝕刻該第一鎢膜,計一第二時距,直到獲得一特定蝕刻輪廓。
  2. 如請求項1所述之方法,進一步包含以下步驟:在自該處理腔室排淨該含鎢氣體前,引入一鈍氣至該處理腔室內。
  3. 如請求項2所述之方法,其中該鈍氣為氦或氬的至少一者。
  4. 如請求項1所述之方法,其中蝕刻該第一鎢膜包括一電漿處理,關閉提供該第一鎢膜蝕刻電力的該電源包括移除一RF功率。
  5. 如請求項1所述之方法,其中蝕刻該第一鎢膜包括在約100℃至約600℃的一基板溫度下進行一電漿處理。
  6. 如請求項1所述之方法,其中蝕刻該第一鎢膜包括在約0.1托耳至約5托耳的一腔室壓力下進行一電漿處理。
  7. 如請求項1所述之方法,其中蝕刻該第一鎢膜包括以約100sccm至約3000sccm的一流率進行一電漿處理。
  8. 如請求項1所述之方法,其中蝕刻該第一鎢膜包括以約50W至約100W的一RF功率進行一電漿處理。
  9. 如請求項1所述之方法,其中蝕刻該第一鎢膜包括以約10兆赫至約30兆赫的一RF電力頻率進行一電漿處理。
  10. 如請求項1所述之方法,其中蝕刻該第一鎢膜包括一電漿處理,其中一電漿在一遠端電漿源中形成。
  11. 如請求項10所述之方法,其中該電漿以約500sccm至約6000sccm的一流率在該遠端電漿源中形成。
  12. 如請求項10所述之方法,其中該電漿以 約1000W至約6000W的一RF功率在該遠端電漿源中形成。
  13. 如請求項1至12中任一項所述之方法,其中該第一時距為約1秒至約5秒,該第二時距為約1秒至約10秒。
  14. 如請求項1至12中任一項所述之方法,其中沉積該第一鎢膜包括在該處理腔室中,在一黏著層頂上形成該第一鎢膜,及進一步包含在該處理腔室中,沿該特徵結構側壁形成該黏著層。
  15. 如請求項1至12中任一項所述之方法,其中該特徵結構側壁在該特徵結構的一上部朝彼此傾斜。
  16. 如請求項1至12中任一項所述之方法,進一步包含在處理該第一鎢膜後,在該第一鎢膜頂上形成一第二鎢膜。
  17. 一種控制一蝕刻輪廓的方法,包含:沿一特徵結構側壁形成一黏著層,該特徵結構形成於一基板,其中該特徵結構側壁在該特徵結構的一上部朝彼此傾斜;引入一含鎢氣體至一處理腔室內,該處理腔室具有該基板放置於內;在該處理腔室中,使用該含鎢氣體,在該黏著層 頂上形成該第一鎢膜;在該處理腔室中,使用該含鎢氣體來處理該第一鎢膜,並藉由反覆交替電漿蝕刻該第一鎢膜,計約1秒至約5秒的一第一時距,及至少自該處理腔室排淨該含鎢氣體或關閉產生電漿的一RF功率而停止蝕刻該第一鎢膜,計約1秒至約10秒的一第二時距,直到獲得一特定蝕刻輪廓;及在處理該第一鎢膜後,在該第一鎢膜頂上形成一第二鎢膜。
  18. 一種非暫態電腦可讀取儲存媒體,具有多個指令儲存於內,以於執行時,促使進行控制一蝕刻輪廓的方法,該方法包含:引入一含鎢氣體至一處理腔室內;在該處理腔室中,使用該含鎢氣體來沉積一第一鎢膜,以替形成於一基板的一特徵結構側壁加襯;及在該處理腔室中,使用該含鎢氣體來處理該第一鎢膜,並藉由反覆交替蝕刻該第一鎢膜,計一第一時距,及至少自該處理腔室排淨該含鎢氣體或關閉提供該第一鎢膜蝕刻電力的一電源而停止蝕刻該第一鎢膜,計一第二時距,直到獲得一特定蝕刻輪廓。
  19. 如請求項18所述之非暫態電腦可讀取儲存媒體,其中該第一時距為約1秒至約5秒,該第二時距為約1秒至約10秒。
  20. 如請求項18所述之非暫態電腦可讀取儲存媒體,進一步包含:在該處理腔室中,沿該特徵結構側壁形成一黏著層;及其中沉積該第一鎢膜包括在該處理腔室中,在該黏著層頂上形成該第一鎢膜。
TW105111114A 2015-04-10 2016-04-08 回蝕輪廓調整的方法 TWI737601B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562146000P 2015-04-10 2015-04-10
US62/146,000 2015-04-10
US15/091,951 US20160300731A1 (en) 2015-04-10 2016-04-06 Methods of etchback profile tuning
US15/091,951 2016-04-06

Publications (2)

Publication Number Publication Date
TW201641743A true TW201641743A (zh) 2016-12-01
TWI737601B TWI737601B (zh) 2021-09-01

Family

ID=57072089

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105111114A TWI737601B (zh) 2015-04-10 2016-04-08 回蝕輪廓調整的方法

Country Status (3)

Country Link
US (1) US20160300731A1 (zh)
TW (1) TWI737601B (zh)
WO (1) WO2016164512A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220384258A1 (en) * 2021-05-28 2022-12-01 Applied Materials, Inc. Void-free contact trench fill in gate-all-around fet archtecture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100875073B1 (ko) * 2002-07-03 2008-12-18 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
KR20090125947A (ko) * 2008-06-03 2009-12-08 주식회사 동부하이텍 반도체 소자의 제조 방법
US20100144140A1 (en) * 2008-12-10 2010-06-10 Novellus Systems, Inc. Methods for depositing tungsten films having low resistivity for gapfill applications
US8901004B2 (en) * 2009-07-27 2014-12-02 Lam Research Corporation Plasma etch method to reduce micro-loading
US8124531B2 (en) * 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
US9748105B2 (en) * 2013-08-16 2017-08-29 Applied Materials, Inc. Tungsten deposition with tungsten hexafluoride (WF6) etchback

Also Published As

Publication number Publication date
US20160300731A1 (en) 2016-10-13
WO2016164512A1 (en) 2016-10-13
TWI737601B (zh) 2021-09-01

Similar Documents

Publication Publication Date Title
JP6962955B2 (ja) シームレスのコバルト間隙充填を可能にする方法
US9748105B2 (en) Tungsten deposition with tungsten hexafluoride (WF6) etchback
US20200185273A1 (en) Feature fill with nucleation inhibition
US8951913B2 (en) Method for removing native oxide and associated residue from a substrate
TWI687994B (zh) 用於經由原子層沉積循環之蝕刻的方法
US7135403B2 (en) Method for forming metal interconnection line in semiconductor device
JP2022551922A (ja) 間隙充填堆積プロセス
US10199230B2 (en) Methods for selective deposition of metal silicides via atomic layer deposition cycles
US7484513B2 (en) Method of forming titanium film by CVD
KR101739613B1 (ko) Cu 배선의 형성 방법
US6933021B2 (en) Method of TiSiN deposition using a chemical vapor deposition (CVD) process
US10600685B2 (en) Methods to fill high aspect ratio features on semiconductor substrates with MOCVD cobalt film
KR102443978B1 (ko) 금속 옥사이드를 환원시키고 제거함으로써 저 저항률 금속 콘택트들 및 상호접속부들을 형성하는 시스템들 및 방법들
TW201907480A (zh) 形成鈦矽化物區域之方法
TW202043520A (zh) 用於填充設置於基板中的特徵的方法及設備
TWI737601B (zh) 回蝕輪廓調整的方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees