TW201633314A - 記憶體控制電路單元、記憶體儲存裝置及資料存取方法 - Google Patents

記憶體控制電路單元、記憶體儲存裝置及資料存取方法 Download PDF

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Abstract

一種記憶體控制電路單元，其包括多個資料擾亂電路與資料選擇電路。當從主機系統接收第一資料時，第一資料會被輸入至此些資料擾亂電路以分別地輸出多個第二資料。資料選擇電路依據此些第二資料的內容，選擇其中一個第二資料作為第三資料，並且此第三資料會被程式化至可複寫式非揮發性記憶體模組中。基此，寫入至可複寫式非揮發性記憶體模組的資料可有效地被擾亂。

Description

記憶體控制電路單元、記憶體儲存裝置及資料存取方法
本發明是有關於一種用於控制可複寫式非揮發性記憶體模組的記憶體控制電路單元、配置此記憶體控制電路單元的記憶體儲存裝置以及其所使用的資料存取方法。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
隨著半導體製程的進步，目前的技術已發展出具有能夠儲存多個資料位元之記憶胞的快閃記憶體模組。具體來說，快閃記憶體模組的資料寫入(或稱為程式化)是利用施予電壓至快閃記 憶體元件的特定端點(例如，控制閘極電壓來改變閘極中之一電荷補捉層的電子量)，因而改變了記憶胞的通道的導通狀態，以呈現不同的儲存狀態。例如，以多階儲存單元(Multi-Level Cell,MLC)NAND型快閃記憶體為例，當下頁面資料為1且上頁面資料為1時，控制電路會控制字元線控制電路不改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態保持為“11”；當下頁面資料為1且上頁面資料為0時，字元線控制電路會在控制電路的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為“10”；當下頁面資料為0且上頁面資料為0時，字元線控制電路會在控制電路的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為“00”；並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路會在控制電路的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為“01”。也就是說，當讀取資料時，控制電路會根據目前記憶胞中的閘極電壓來識別此記憶胞的儲存狀態。
然而，在此種一個記憶胞可儲存多個位元的架構中，若同一條字元線上之記憶胞所存的資料不夠亂時，可能會因為分佈不平均、讀取電壓偏移或位元線電阻不均勻等因素而造成資料的識別錯誤。因此，在執行可複寫式非揮發性記憶體模組之程式化運作時，如何有效地擾亂所寫入的資料，是此領域技術人員所致力的目標。
本揭露的示範性實施例提供一種記憶體控制電路單元，其包括主機介面、記憶體介面、資料擾亂電路、資料選擇電路與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個實體程式化單元。每一資料擾亂電路將輸入資料擾亂以輸出對應擾亂資料且每一資料擾亂電路具有對應的索引編號。記憶體管理電路耦接至主機介面、記憶體介面、資料擾亂電路和資料選擇電路。記憶體管理電路從主機系統接收第一資料，並且將第一資料輸入至資料擾亂電路。資料擾亂電路擾亂第一資料以分別地輸出多個第二資料。該資料選擇電路依據此些第二資料的內容，選擇其中一個第二資料作為第三資料。記憶體管理電路下達指令給該可複寫式非揮發性記憶體模組以將該些第三資料寫入至該些實體程式化單元之中的第一實體程式化單元。
在本發明的一實施例中，上述記憶體管理電路將此些資料擾亂電路之中的其中一個資料擾亂電路的索引編號寫入至第一實體程式化單元，其中此其中一個資料擾亂電路輸出上述其中一個第二資料。
在本發明的一實施例中，每一資料擾亂電路具有一亂數種子，並且此些資料擾亂電路分別地使用此些亂數種子對第一資料執行邏輯運算以產生上述第二資料。
在本發明的一實施例中，上述邏輯運算為互斥運算。
在本發明的一實施例中，上述資料擾亂電路是由多個第一資料擾亂電路與一個第二資料擾亂電路所組成。每一第一資料擾亂電路具有一亂數種子，並且此些第一資料擾亂電路分別地使用亂數種子對第一資料執行互斥運算以產生上述第二資料的其中一部分。第二資料擾亂電路直接將第一資料輸出作為上述第二資料的另一部份。
在本發明的一實施例中，每一該些第二資料包括多個資料位元，且每一資料位元為一第一值或一第二值。此外，資料選擇電路依據此些第二資料的資料位元中第一值與第二值的一平均分佈程度來選擇其中一個第二資料作為該第三資料，其中此其中一個第二資料的資料位元中第一值與第二值的平均分佈程度高於此些第二資料之中的其他第二資料的資料位元中第一值與第二值的平均分佈程度。
在本發明的一實施例中，每一該些第二資料包括多個資料位元，且每一資料位元為一第一值或一第二值。此外，上述資料選擇電路計算在每一第二資料中為第一值的資料位元的數目與該第二值的資料位元的數目並且將每一第二資料中為第一值的資料位元的數目與為第二值的資料位元的數目之間的差作為對應每一第二資料的擾亂值，其中上述其中一個第二資料的擾亂值不大於上述第二資料之中的其他第二資料的擾亂值。
在本發明的一實施例中，每一該些第二資料包括多個資料位元，且每一資料位元為一第一值或一第二值。此外，上述資 料選擇電路將此些第二資料中依序連續相同的資料位元切割成一個字串，其中每一第二資料被劃分為多個字串並且每一字串的每一資料位元皆為相同。再者，資料選擇電路計算每一第二資料的對應第一計數值，其中此些對應第一計數值分別為此些第二資料的該些字串之中多個第一字串的數目，每一第一字串的長度為1且該些第一字串的每一資料位元為該第一值，其中上述其中一個第二資料的對應第一計數值不小於此些第二資料之中的其他第二資料的對應第一計數值。
在本發明的一實施例中，每一該些第二資料包括多個資料位元，且每一資料位元為一第一值或一第二值。此外，上述資料選擇電路將此些第二資料中依序連續相同的資料位元切割成一個字串，其中每一第二資料被劃分為多個字串並且每一字串的每一資料位元皆為相同。再者，資料選擇電路計算每一第二資料的對應第一計數值與對應第二計數值。在此，此些對應第一計數值分別為此些第二資料的字串之中多個第一字串的數目，其中每一第一字串的長度為1且此些第一字串的每一資料位元為第一值；而此些對應第二計數值分別為此些第二資料的字串之中多個第二字串的數目，其中每一第二字串的長度為2且第二字串的每一資料位元為第一值。在此，上述其中一個第二資料的對應第一計數值與對應第二計數值之和不小於此些第二資料之中的其他第二資料的對應第一計數值與對應第二計數值之和。
在本發明的一實施例中，上述記憶體管理電路從主機系 統接收讀取指令，從第一實體程式化單元中讀取第三資料與資料擾亂電路的索引編號，依據所讀取的資料擾亂電路的索引編號將第三資料輸入至此資料擾亂電路以還原第一資料，並且將所還原的第一資料傳送給主機系統以回應該讀取指令。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組，並且包括上述資料擾亂電路、上述資料選擇電路與上述記憶體管理電路。
本發明的一範例實施例提出一種資料存取方法，用於具有多個實體程式化單元的可複寫式非揮發性記憶體模組。此方法包括從主機系統接收第一資料；並且將第一資料輸入至多個資料擾亂電路以產生多個第二資料，其中每一資料擾亂電路將一輸入資料擾亂以輸出對應擾亂資料且每一資料擾亂電路具有一索引編號。此方法還包括依據此些第二資料的內容，選擇其中一個第二資料作為第三資料；以及將此些第三資料寫入至此些實體程式化單元之中的第一實體程式化單元。
在本發明的一實施例中，上述資料存取方法更包括：將此些資料擾亂電路之中的其中一個資料擾亂電路的索引編號寫入至上述第一實體程式化單元，其中此其中一個資料擾亂電路輸出上述其中一個第二資料。
在本發明的一實施例中，每一第二資料包括多個資料位元，且每一資料位元為第一值或第二值。此外，上述依據此些第二資料的內容選擇其中一個第二資料作為第三資料的步驟包括：依據此些第二資料的資料位元中第一值與第二值的一平均分佈程度來選擇其中一個第二資料作為該第三資料，其中此其中一個第二資料的資料位元中第一值與第二值的平均分佈程度高於此些第二資料之中的其他第二資料的資料位元中第一值與第二值的平均分佈程度。
在本發明的一實施例中，每一第二資料包括多個資料位元，且每一資料位元為第一值或第二值。此外，上述依據此些第二資料的內容選擇其中一個第二資料作為第三資料的步驟包括：計算在每一第二資料中為第一值的資料位元的數目與為第二值的資料位元的數目並且將每一第二資料中為第一值的資料位元的數目與為第二值的資料位元的數目之間的差作為對應每一第二資料的擾亂值；以及選擇其中一個第二資料作為第三資料，其中此其中一個第二資料的擾亂值不大於此些第二資料之中的其他第二資料的擾亂值。
在本發明的一實施例中，每一第二資料包括多個資料位元，且每一資料位元為第一值或第二值。此外，上述依據此些第二資料的內容選擇其中一個第二資料作為第三資料的步驟包括：將此些第二資料中依序連續相同的資料位元切割成一個字串，其中每一第二資料被劃分為多個字串並且每一字串的每一資料位元 皆為相同。上述依據此些第二資料的內容選擇其中一個第二資料作為第三資料的步驟還包括：計算每一第二資料的對應第一計數值，其中此些對應第一計數值分別為此些第二資料的字串之中多個第一字串的數目，每一第一字串的長度為1且此些第一字串的每一資料位元為第一值。上述依據此些第二資料的內容選擇其中一個第二資料作為第三資料的步驟更包括選擇其中一個第二資料作為第三資料，其中此其中一個第二資料的對應第一計數值不小於此些第二資料之中的其他第二資料的對應第一計數值。
在本發明的一實施例中，每一第二資料包括多個資料位元，且每一資料位元為第一值或第二值。此外，上述依據此些第二資料的內容選擇其中一個第二資料作為第三資料的步驟包括：將此些第二資料中依序連續相同的資料位元切割成一個字串，其中每一第二資料被劃分為多個字串並且每一字串的每一資料位元皆為相同。上述依據此些第二資料的內容選擇其中一個第二資料作為第三資料的步驟還包括：計算每一第二資料的對應第一計數值與對應第二計數值，其中此些對應第一計數值分別為此些第二資料的字串之中多個第一字串的數目且此些對應第二計數值分別為此些第二資料的字串之中多個第二字串的數目，每一第一字串的長度為1且此些第一字串的每一資料位元為第一值，並且每一此些第二字串的長度為2且此些第二字串的每一資料位元為該第一值。上述依據此些第二資料的內容選擇其中一個第二資料作為第三資料的步驟更包括選擇其中一個第二資料作為第三資料，其 中此其中一個第二資料的對應第一計數值與對應第二計數值之和不小於此些第二資料之中的其他第二資料的對應第一計數值與對應第二計數值之和。
在本發明的一實施例中，上述資料存取方法更包括：從該主機系統接收讀取指令；從第一實體程式化單元中讀取第三資料與對應資料擾亂電路的索引編號；依據所讀取的資料擾亂電路的索引編號將第三資料輸入至對應資料擾亂電路以還原第一資料；以及將所還原的第一資料傳送給主機系統以回應此讀取指令。
基於上述，本發明範例實施例所提出的記憶體控制電路單元、記憶體儲存裝置及其使用的存取方法能夠可有效地擾亂資料，由此避免可能會因為分佈不平均、讀取電壓偏移或位元線電阻不均勻等因素而造成資料的識別錯誤。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1210‧‧‧隨身碟
1212‧‧‧記憶卡
1214‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧資料擾亂電路組
210‧‧‧緩衝記憶體
212‧‧‧電源管理電路
214‧‧‧錯誤檢查與校正電路
222、224、226、228‧‧‧資料擾亂電路
230‧‧‧資料選擇電路
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧系統區
504‧‧‧資料區
506‧‧‧閒置區
508‧‧‧取代區
LA(0)~LA(H)‧‧‧邏輯單元
LZ(0)~LZ(M)‧‧‧邏輯區域
601‧‧‧第一資料
602、603、604、605‧‧‧第二資料
606‧‧‧第三資料
S901、S903、S905、S907‧‧‧資料寫入的步驟
S1001、S1003、S1005、S1007‧‧‧資料讀取的步驟
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖2是根據本發明範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖3是根據本發明範例實施例所繪示的主機系統與記憶體儲 存裝置的示意圖。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖6與圖7是根據第一範例實施例所繪示之管理實體區塊的範例示意圖。
圖8是根據一範例實施例所繪示之擾亂資料與選擇資料的範例。
圖9是根據一範例實施例所繪示之寫入資料的流程圖。
圖10是根據一範例實施例所繪示之讀取資料的流程圖。
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖1，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖2的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳 輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖2所示的隨身碟1210、記憶卡1212或固態硬碟(Solid State Drive,SSD)1214等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖3所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然 而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parellel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、安全數位(Secure Digital,SD)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。在本範例實施例中，連接介面單元可與記憶體控制電路單元封裝在一個晶片中，或佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒(die) 或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含4個實體存取位址，且一個實體存取位址的大小為512位元組(byte)。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可 是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元104包括記憶體管理電路202、主機介面204、記憶體介面206與資料隨機化(randomizer)電路組208。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行來對可複寫式寫非揮發性記憶體模組下達指令，以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
請參照圖6，記憶體控制電路單元104(或記憶體管理電路202)會將實體抹除單元410(0)~410-(N)邏輯地分組為資料區502、閒置區504、系統區506與取代區508。
邏輯上屬於資料區502與閒置區504的實體抹除單元是用以儲存來自於主機系統1000的資料。具體來說，資料區502的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區504的實體抹除單元是用以替換資料區502的實體抹除單元。也就是說，當從主機系統1000接收到寫入指令與欲寫入之資料時，記憶體管理電路202會從閒置區504中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區502的實體抹除單元。
邏輯上屬於系統區506的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區508中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區508中仍存有正常之實體抹除單元並且資料區502的實體抹除單元損壞時，記憶體管理電路202會從取代區508中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區502、閒置區504、系統區506與取代區508之實體抹除單元的數量會依據不同的記憶體規格而有所不 同。此外，必須瞭解的是，在記憶體儲存裝置100的運作中，實體抹除單元關聯至資料區502、閒置區504、系統區506與取代區508的分組關係會動態地變動。例如，當閒置區504中的實體抹除單元損壞而被取代區508的實體抹除單元取代時，則原本取代區508的實體抹除單元會被關聯至閒置區504。
請參照圖7，記憶體控制電路單元104(或記憶體管理電路202)會配置邏輯單元LA(0)~LA(H)以映射資料區502的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統100欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體控制電路單元104(或記憶體管理電路202)會從閒置區504中提取一個實體抹除單元來寫入資料，以輪替資料區502的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別資料每個邏輯單元的資料被儲存在那個實體抹除單元，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統1000欲在邏輯子單元中存取資料時，記憶體控制電路單元104(或記憶體管理電路202)會確認此邏輯子單元所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會在可複寫式非揮發性記憶體模組106中儲存邏輯轉實體位址映射表來記錄每一邏輯單元所映射的實體抹除單 元，並且當欲存取資料時記憶體控制電路單元104(或記憶體管理電路202)會將邏輯轉實體位址映射表載入至緩衝記憶體208來維護。
值得一提的是，由於緩衝記憶體208的容量有限無法儲存記錄所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體控制電路單元104(或記憶體管理電路202)會將邏輯單元LA(0)~LA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯轉實體位址映射表。特別是，當記憶體控制電路單元104(或記憶體管理電路202)欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯轉實體位址映射表會被載入至緩衝記憶體208來被更新。
如上所述，在本範例實施例中，記憶體儲存裝置100的可複寫式非揮發性記憶體模組106是以頁面為基礎來進行管理，因此，在執行寫入指令時，不管目前資料是要寫入至那個邏輯單元的邏輯子單元，記憶體控制電路單元104(或記憶體管理電路202)皆會以一個實體程式化單元接續一個實體程式化單元的方式來寫入資料(以下亦稱為隨機寫入機制)。具體來說，記憶體控制電路單元104(或記憶體管理電路202)會從閒置區504中提取一個空的實體抹除單元作為目前使用之實體抹除單元來寫入資料。並且，當此目前使用之實體抹除單元已被寫滿時，記憶體控制電路單元104(或記憶體管理電路202)會再從閒置區504中提取另一個空的實體抹除單元作為目前使用之實體抹除單元，以繼續寫入對 應來自於主機系統1000之寫入指令的資料。特別是，為了避免閒置區504的實體抹除單元被耗盡，當記憶體控制電路單元104(或記憶體管理電路202)欲從閒置區504中提取實體抹除單元且閒置區504的實體抹除單元的數目下降到所設定之垃圾回收門檻值時，記憶體控制電路單元104(或記憶體管理電路202)會先執行資料合併程序，來使資料區502的至少一個實體抹除單元中的資料成為無效資料，並且將資料區502中所儲存之資料皆為無效資料之實體抹除單元關聯回閒置區504，以致於閒置區504的實體抹除單元的數目大於所設定之垃圾回收門檻值。例如，在執行資料合併程序時，記憶體控制電路單元104(或記憶體管理電路202)至少需使用一個空的實體抹除單元，因此，垃圾回收門檻值至少會被設定為大於1的數值。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
請再參照圖5，主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準、UHS-II介面標準、 SD標準、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
資料隨機化(randomizer)電路組208是耦接至記憶體管理電路202，並且用以擾亂(再處理)欲寫入至可複寫式非揮發性記憶體模組106的資料和還原(反擾亂)從可複寫式非揮發性記憶體模組106中讀取的資料。具體來說，為了使程式化至可複寫式非揮發性記憶體模組106的資料呈現不規則的散亂狀態，資料會先經過資料擾亂電路組208的擾亂處理(例如編輯、演算或重新排列)再被寫入，以致於實際程式化至實體程式化單元的資料夠亂，而避免因為分佈不平均、讀取電壓偏移或位元線電阻不均勻等因素而造成資料的識別錯誤，其中，經過擾亂處理的新資料與原資料不同，但新資料中0與1的比例可與原資料相同或不同。同樣地，由於實際程式化至實體程式化單元的資料是已被擾亂過，因此，從可複寫式非揮發性記憶體模組106中讀出的資料亦會先經過資料擾亂電路組208的逆處理，以還原成原始的資料。
在本範例實施例中，資料擾亂電路組208包括資料擾亂電路222、資料擾亂電路224、資料擾亂電路226、資料擾亂電路228與資料選擇電路230。
資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228是用以將輸入至資料擾亂電路組208的資料擾亂並輸出對應的擾亂後(或隨機化後)資料。例如，在一範例實施例中，資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228分別地具有不同的亂數種子(Seed)，並且分別地使用其亂數種子對所接收到的資料進行一邏輯運算，由此產生對應的擾亂後資料。例如，此邏輯運算可以是互斥(XOR)運算或任一演算法。在本範例實施例中，資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228是平行地運作，也就是說，當資料被輸入至資料擾亂電路組208時，資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228會同時地產生對應的擾亂後資料。值得一提的是，在另一範例實施例中，資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228亦可依序地輸出擾亂後資料擾亂電路。必須了解的是，以互斥運算來產生擾亂資料僅是一個範例，本發明不限於此。
資料選擇電路230是耦接至資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228，用以接收與分析資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228所產生的擾亂後資料。特別是，資料選擇電路230會根據資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228所產生的擾亂後資料的內容，選擇擾亂效果 最佳的資料作為資料擾亂電路組208的輸出資料擾亂電路。值得一提的是，由於在對資料進行反擾亂時，需要原來的資料擾亂電路才能正確地還原原始資料，因此，資料選擇電路230在選擇作為最終輸出的資料時，會一併記錄產生此資料之資料擾亂電路的索引編號。值得一提的是，在本範例實施例中，資料選擇電路230是根據資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228，用以接收與分析資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228所輸出的擾亂資料來選擇最終輸出的資料，然而本發明不限於此，在另一範例實施例中，資料選擇電路230亦可根據所輸入的資料來選擇對應的資料擾亂電路來產生擾亂資料，以作為最終輸出的資料。
例如，在本發明一範例實施例中，資料選擇電路230會計算資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228所產生的擾亂後資料中不同值之資料位元的平均分佈程度，並且依據此平均分佈程度來選擇其中一個資料作為最終輸出的資料，其中被選到之資料的平均分佈程度高於未被選到之資料的平均分佈程度。
例如，資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228所產生的擾亂後資料中的每個資料位元可被識別為第一值或第二值，並且每一資料中屬於第一值之資料位元的數目與屬於第二值之資料位元的數目之間的差值會被視作為此資料的對應擾亂值。特別是，資料選擇電路230會選擇 擾亂值最低的資料作為最終輸出的資料。。在此，資料位元為’1’或’0’，在本範例實施例中，’1’被稱為第一值，並且’0’被稱為第二值，但本發明不限於此。在另一範例實施例中，’1’亦可被稱為第二值，並且’0’亦可被稱為第一值。
圖8是根據一範例實施例所繪示之擾亂資料與選擇資料的範例。
請參照圖8，當資料內容為“111110110001110011110000”的資料(以下稱為第一資料601)被輸入至資料擾亂電路組208時，資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228會分別地依據其亂數種子對第一資料執行擾亂並產生對應的擾亂資料(以下稱為第二資料)，其中資料擾亂電路222輸出內容為“101010101010101010101101”的資料，資料擾亂電路224輸出內容為“101011001101101101100110”的資料，資料擾亂電路226輸出內容為“001001100100100100100100”的資料，並且資料擾亂電路228輸出內容為“001001011001100110010010”的資料。
對於資料擾亂電路222輸出內容為“101010101010101010101101”的資料602，資料選擇電路230會統計數值為第一值之資料位元的數目(即，13)以及數值為第二值之資料位元的數目(即，11)，並且計算數值為第一值之資料位元的數目與數值為第二值之資料位元的數目之間的差值(即，2)作為資料602的擾亂值。
對於資料擾亂電路224輸出內容為“101011001101101101100110”的資料603，資料選擇電路230會統計數值為第一值之資料位元的數目(即，14)以及數值為第二值之資料位元的數目(即，10)，並且計算數值為第一值之資料位元的數目與數值為第二值之資料位元的數目之間的差值(即，4)作為資料603的擾亂值。
對於資料擾亂電路226輸出內容為“001001100100100100100100”的資料604，資料選擇電路230會統計數值為第一值之資料位元的數目(即，8)以及數值為第二值之資料位元的數目(即，16)，並且計算數值為第一值之資料位元的數目與數值為第二值之資料位元的數目之間的差值(即，8)作為資料604的擾亂值。
對於資料擾亂電路228輸出內容為“001001011001100110010010”的資料605，資料選擇電路230會統計數值為第一值之資料位元的數目(即，10)以及數值為第二值之資料位元的數目(即，14)，並且計算數值為第一值之資料位元的數目與數值為第二值之資料位元的數目之間的差值(即，4)作為資料605的擾亂值。
之後，資料選擇電路230會比較資料602的擾亂值、資料603的擾亂值、資料604的擾亂值與資料605的擾亂值，並且選擇擾亂值最小的資料602作為最終輸出的資料606(以下稱第三資料)。
必須了解的是，上述從多個資料擾亂電路輸出的第二資料中選擇用於輸出的第三資料的方法僅是一個範例，本發明不限於此。例如，在另一範例實施例中，資料選擇電路230亦可將資料擾亂電路輸出的第二資料依據每個資料位元的數值分割為連續相同的資料位元劃分為一個字串，並且依據長度最短之字串的數目(亦稱為第一計數值)來選擇作為最終輸出的資料。例如，對於資料擾亂電路222輸出內容為“101010101010101010101101”的資料602，資料選擇電路230會將資料602依序地分割為“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“11”、“0”、“1”等字串，並且計算資料長度為1個位元之字串的數目(即，22)；對於資料擾亂電路224輸出內容為“101011001101101101100110”的資料603，資料選擇電路230會將資料603依序地分割為“1”、“0”、“1”、“0”、“11”、“00”、“11”、“0”、“11”、“0”、“11”、“0”、“11”、“00”、“11”、“0”等字串，並且計算資料長度為1個位元之字串的數目(即，8)；對於資料擾亂電路226輸出內容為“001001100100100100100100”的資料604，資料選擇電路230會將資料604依序地分割為“00”、“1”、“00”、“11”、“00”、“1”、“00”、“1”、“00”、“1”、“00”、“1”、“00”、“1”、“00”等字串，並且計算資料長度為1個位元之字串的數目(即， 6)；並且，對於資料擾亂電路228輸出內容為“001001011001100110010010”的資料605，資料選擇電路230會將資料605依序地分割為“00”、“1”、“00”、“1”、“0”、“11”、“00”、“11”、“00”、“11”、“00”、“1”、“00”、“1”、“0”等字串，並且計算資料長度為1個位元之字串的數目(即，6)。最後，資料選擇電路230會選擇具有最多資料長度為1個位元之字串的資料602作為最終輸出的資料606。在另一範例實施例中，資料選擇電路230亦可在如此分割資料後，計算計算資料長度為1個位元之字串的數目(亦稱為第一計數值)和資料長度為2個位元之字串的數目(亦稱為第二計數值)的總和來作為選擇最終輸出的資料的依據。例如，如圖6的例子，資料602會被分割為23個字串(即，“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“1”、“0”、“11”、“0”、“1”)，資料603會被分割為16個字串(即，“1”、“0”、“1”、“0”、“11”、“00”、“11”、“0”、“11”、“0”、“11”、“0”、“11”、“00”、“11”、“0”)，資料604會被分割為15個字串(即，“00”、“1”、“00”、“11”、“00”、“1”、“00”、“1”、“00”、“1”、“00”、“1”、“00”、“1”、“00”)，且資料605會被分割為15個字串(即，“00”、“1”、“00”、“1”、“0”、“11”、“00”、“11”、“00”、 “11”、“00”、“1”、“00”、“1”、“0”)，基此，資料選擇電路230會選擇具有最多資料長度為1個位元和資料長度為2個位元之字串的資料602作為最終輸出的資料606。
必須了解的是，儘管在本範例實施例中，資料擾亂電路組208是以4個資料擾亂電路來實作，然而，本發明不限於此，資料擾亂電路的個數可以是2、3或更多。
值得一提的是，主機系統1000所欲寫入的原始資料可能就已經夠散亂，而無需再進行擾亂，因此，在本發明另一範例實施例中，亦可將其中一個資料擾亂電路關閉，而直接輸出主機系統1000所傳送的原始資料。例如，在資料擾亂電路組208中，資料擾亂電路222、224與226(以下稱為第一資料擾亂電路)會正常被開啟運作，而資料擾亂電路228(以下稱為第二資料擾亂電路)會被關閉，基此，第一資料擾亂電路輸出的第二資料以及第二資料擾亂電路輸出的第二資料(即，未被擾亂的原始資料)會被一起傳送至資料選擇電路230來進行分析與選擇，由此當夠散亂的原始資料就可能被作為最終輸出的資料。
請再參照圖5，在本發明一範例實施例中，記憶體控制電路單元104還包括緩衝記憶體210、電源管理電路212與錯誤檢查與校正電路214。
緩衝記憶體210是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路212是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路214是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路214會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路214會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖9是根據一範例實施例所繪示之寫入資料的流程圖。
請參照圖9，在步驟S901中，記憶體控制電路單元104(或記憶體管理電路202)從主機系統1000接收資料(以下稱為第一資料)。
在步驟S903中，記憶體控制電路單元104(或記憶體管理電路202)會將第一資料輸入至資料擾亂電路222、224、226、228以產生多個擾亂後的資料(亦稱為第二資料)。
在步驟S905中，記憶體控制電路單元104(或資料選擇電路230)會依據資料擾亂電路222、224、226、228輸出的第二資料 的內容，選擇其中一個第二資料作為輸出資料(以下稱為第三資料)。從資料擾亂電路222、224、226、228輸出的第二資料選擇擾亂程度最高的資料作為第三資料的機制已配合圖式詳細描述如上，在此不在重複說明。
在步驟S907中，記憶體控制電路單元104(或記憶體管理電路202)會將第三資料以及對應的資料擾亂電路(即，擾亂被選擇之第二資料的資料擾亂電路)的索引編號寫入至對應的實體程式化單元中(以下稱為第一實體程式化單元)。例如，對應的資料擾亂電路的索引編號會被儲存至此實體程式化單元的冗餘位元區中。也就是說，資料擾亂電路(例如，資料擾亂電路222、資料擾亂電路224、資料擾亂電路226與資料擾亂電路228)所輸出的第二資料之中，僅作為第三資料的第二資料被寫入至可複寫式非揮發性記憶體模組106中，而在本範例實施例中，其他第二資料不會被寫入至可複寫式非揮發性記憶體模組106中。
圖10是根據一範例實施例所繪示之讀取資料的流程圖。
在步驟S1001中，記憶體控制電路單元104(或記憶體管理電路202)會從主機系統1000接收一讀取指令。
在步驟S1003中，記憶體控制電路單元104(或記憶體管理電路202)會依據讀取指令，從對應的實體程式化單元(例如，第一實體程式化單元)讀取資料(例如，第三資料)以及對應此資料的索引編號。
在步驟S1005中，記憶體控制電路單元104(或記憶體管 理電路202)會依據所讀取的索引編號將所讀取的資料輸入至對應的資料擾亂電路以還原原始資料(例如，第一資料)。
在步驟S1007中，記憶體控制電路單元104(或記憶體管理電路202)會將所還原的資料傳送給主機系統1000以回應此讀取指令。
綜上所述，本發明範例實施例所提出的記憶體控制電路單元、記憶體儲存裝置及其使用的存取方法是使用多個資料擾亂電路來產生多筆擾亂資料，並且依據此些擾亂資料的散亂度來選擇最佳的資料作為程式化至可複寫式非性記憶體模組的資料，基此，可有效地擾亂資料，由此避免可能會因為分佈不平均、讀取電壓偏移或位元線電阻不均勻等因素而造成資料的識別錯誤。
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧資料擾亂電路組
210‧‧‧緩衝記憶體
212‧‧‧電源管理電路
214‧‧‧錯誤檢查與校正電路
222、224、226、228‧‧‧資料擾亂電路
230‧‧‧資料選擇電路

Claims (30)

  1. 一種記憶體控制電路單元，包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體程式化單元；多個資料擾亂電路，其中每一該些資料擾亂電路用以將一輸入資料擾亂以輸出一對應擾亂資料且每一該些資料擾亂電路具有一索引編號；一資料選擇電路；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面、該些資料擾亂電路和該資料選擇電路，其中該記憶體管理電路用以從該主機系統接收一第一資料，並且將該第一資料輸入至該些資料擾亂電路，其中該些資料擾亂電路用以擾亂該第一資料以分別地輸出多個第二資料，其中該資料選擇電路用以依據該些第二資料的內容，選擇該些第二資料之中的其中一個第二資料作為一第三資料，其中該記憶體管理電路更用以下達一指令給該可複寫式非揮發性記憶體模組以將該第三資料寫入至該些實體程式化單元之中的一第一實體程式化單元。
  2. 如申請專利範圍第1項所述的記憶體控制電路單元，其中 該記憶體管理電路更用以將該些資料擾亂電路之中的其中一個資料擾亂電路的索引編號寫入至該第一實體程式化單元，其中該其中一個資料擾亂電路輸出該其中一個第二資料。
  3. 如申請專利範圍第1項所述的記憶體控制電路單元，其中每一該些資料擾亂電路具有一亂數種子，並且該些資料擾亂電路分別地使用該些亂數種子對該第一資料執行一邏輯運算以產生該些第二資料。
  4. 如申請專利範圍第3項所述的記憶體控制電路單元，其中該邏輯運算為一互斥運算。
  5. 如申請專利範圍第1項所述的記憶體控制電路單元，其中該些資料擾亂電路是由多個第一資料擾亂電路與一第二資料擾亂電路所組成，其中每一該些第一資料擾亂電路具有一亂數種子，並且該些第一資料擾亂電路分別地使用該些亂數種子對該第一資料執行一互斥運算以產生該些第二資料的其中一部分，其中該第二資料擾亂電路直接將該第一資料輸出作為該些第二資料的另一部份。
  6. 如申請專利範圍第1項所述的記憶體控制電路單元，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中該資料選擇電路依據該些第二資料的資料位元中該第一值與該第二值的一平均分佈程度來選擇該其中一個第二資料作為該第三資料， 其中該些第二資料之中的該其中一個第二資料的資料位元中該第一值與該第二值的平均分佈程度高於該些第二資料之中的其他第二資料的資料位元中該第一值與該第二值的平均分佈程度。
  7. 如申請專利範圍第1項所述的記憶體控制電路單元，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中在依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的運作中，該資料選擇電路計算在每一該些第二資料中為該第一值的資料位元的數目與為該第二值的資料位元的數目並且將每一該些第二資料中為該第一值的資料位元的數目與為該第二值的資料位元的數目之間的差作為對應每一該些第二資料的一擾亂值，其中該些第二資料之中的該其中一個第二資料的該擾亂值不大於該些第二資料之中的其他第二資料的擾亂值。
  8. 如申請專利範圍第1項所述的記憶體控制電路單元，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中在依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的運作中，該資料選擇電路將該些第二資料中依序連續相同的資料位元切割成一個字串，其中每一該些第二資料被劃分為多個字串並且每一該些字串的每一資料位元皆為相同， 其中該資料選擇電路計算每一該些第二資料的一對應第一計數值，其中該些對應第一計數值分別為該些第二資料的該些字串之中多個第一字串的數目，每一該些第一字串的長度為1且該些第一字串的每一資料位元為該第一值，其中該些第二資料之中的該其中一個第二資料的對應第一計數值不小於該些第二資料之中的其他第二資料的對應第一計數值。
  9. 如申請專利範圍第1項所述的記憶體控制電路單元，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中在依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的運作中，該資料選擇電路將該些第二資料中依序連續相同的資料位元切割成一個字串，其中每一該些第二資料被劃分為多個字串並且每一該些字串的每一資料位元皆為相同，其中該資料選擇電路計算每一該些第二資料的一對應第一計數值與一對應第二計數值，其中該些對應第一計數值分別為該些第二資料的該些字串之中多個第一字串的數目，每一該些第一字串的長度為1且該些第一字串的每一資料位元為該第一值，其中該些對應第二計數值分別為該些第二資料的該些字串之中多個第二字串的數目，每一該些第二字串的長度為2且該些第 二字串的每一資料位元為該第一值，其中該些第二資料之中的該其中一個第二資料的對應第一計數值與對應第二計數值之和不小於該些第二資料之中的其他第二資料的對應第一計數值與對應第二計數值之和。
  10. 如申請專利範圍第2項所述的記憶體控制電路單元，其中該記憶體管理電路從該主機系統接收一讀取指令，其中該記憶體管理電路從該第一實體程式化單元中讀取該第三資料與該其中一個資料擾亂電路的索引編號，依據所讀取的該其中一個資料擾亂電路的索引編號將該第三資料輸入至該其中一個資料擾亂電路以還原該第一資料，並且將所還原的該第一資料傳送給該主機系統以回應該讀取指令。
  11. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體程式化單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元包括多個資料擾亂電路、一資料選擇電路與一記憶體管理電路，其中每一該些資料擾亂電路將一輸入資料擾亂以輸出一對應擾亂資料，每一該些資料擾亂電路具有一索引編號，並且該記憶體管理電路耦接至該些資料擾亂電路和該資料選擇電路，其中該記憶體管理電路用以從該主機系統接收一第一資料， 並且將該第一資料輸入至該些資料擾亂電路，其中該些資料擾亂電路用以擾亂該第一資料以分別地輸出多個第二資料，其中該資料選擇電路用以依據該些第二資料的內容，選擇該些第二資料之中的其中一個第二資料作為一第三資料，其中該記憶體管理電路更用以下達一指令給該可複寫式非揮發性記憶體模組以將該第三資料寫入至該些實體程式化單元之中的一第一實體程式化單元。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體管理電路更用以將該些資料擾亂電路之中的其中一個資料擾亂電路的索引編號寫入至該第一實體程式化單元，其中該其中一個擾亂電路輸出該其中一個第二資料。
  13. 如申請專利範圍第11項所述的記憶體儲存裝置，其中每一該些資料擾亂電路具有一亂數種子，並且該些資料擾亂電路分別地使用該些亂數種子對該第一資料執行一邏輯運算以產生該些第二資料。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該邏輯運算為一互斥運算。
  15. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該些資料擾亂電路是由多個第一資料擾亂電路與一第二資料擾亂電路所組成，其中每一該些第一資料擾亂電路具有一亂數種子，並且該些 第一資料擾亂電路分別地使用該些亂數種子對該第一資料執行一互斥運算以產生該些第二資料的其中一部分，其中該第二資料擾亂電路直接將該第一資料輸出作為該些第二資料的另一部份。
  16. 如申請專利範圍第11項所述的記憶體儲存裝置，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中該資料選擇電路依據該些第二資料的資料位元中該第一值與該第二值的一平均分佈程度來選擇該其中一個第二資料作為該第三資料，其中該些第二資料之中的該其中一個第二資料的資料位元中該第一值與該第二值的平均分佈程度高於該些第二資料之中的其他第二資料的資料位元中該第一值與該第二值的平均分佈程度。
  17. 如申請專利範圍第11項所述的記憶體儲存裝置，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中在依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的運作中，該資料選擇電路計算在每一該些第二資料中為該第一值的資料位元的數目與為該第二值的資料位元的數目並且將每一該些第二資料中為該第一值的資料位元的數目與為該第二值的資料位元的數目之間的差作為對應每一該些第二資料的一擾亂值，其中該些第二資料之中的該其中一個第二資料的該擾亂值不 大於該些第二資料之中的其他第二資料的擾亂值。
  18. 如申請專利範圍第11項所述的記憶體儲存裝置，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中在依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的運作中，該資料選擇電路將該些第二資料中依序連續相同的資料位元切割成一個字串，其中每一該些第二資料被劃分為多個字串並且每一該些字串的每一資料位元皆為相同，其中該資料選擇電路計算每一該些第二資料的一對應第一計數值，其中該些對應第一計數值分別為該些第二資料的該些字串之中多個第一字串的數目，每一該些第一字串的長度為1且該些第一字串的每一資料位元為該第一值，其中該些第二資料之中的該其中一個第二資料的對應第一計數值不小於該些第二資料之中的其他第二資料的對應第一計數值。
  19. 如申請專利範圍第11項所述的記憶體儲存裝置，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中在依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的運作中，該資料選擇電路將該些第二資料中依序連續相同的資料位元 切割成一個字串，其中每一該些第二資料被劃分為多個字串並且每一該些字串的每一資料位元皆為相同，其中該資料選擇電路計算每一該些第二資料的一對應第一計數值與一對應第二計數值，其中該些對應第一計數值分別為該些第二資料的該些字串之中多個第一字串的數目，每一該些第一字串的長度為1且該些第一字串的每一資料位元為該第一值，其中該些對應第二計數值分別為該些第二資料的該些字串之中多個第二字串的數目，每一該些第二字串的長度為2且該些第二字串的每一資料位元為該第一值，其中該些第二資料之中的該其中一個第二資料的對應第一計數值與對應第二計數值之和不小於該些第二資料之中的其他第二資料的對應第一計數值與對應第二計數值之和。
  20. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該記憶體管理電路從該主機系統接收一讀取指令，其中該第一實體程式化單元中讀取該第三資料與該其中一個資料擾亂電路的索引編號，依據所讀取的該其中一個資料擾亂電路的索引編號將該第三資料輸入至該其中一個資料擾亂電路以還原該第一資料，並且將所還原的該第一資料傳送給該主機系統以回應該讀取指令。
  21. 一種資料存取方法，用於具有多個實體程式化單元的一可複寫式非揮發性記憶體模組，該資料存取方法包括： 從該主機系統接收一第一資料；將該第一資料輸入至多個資料擾亂電路以產生多個第二資料，其中每一該些資料擾亂電路將一輸入資料擾亂以輸出一對應擾亂資料且每一該些資料擾亂電路具有一索引編號；依據該些第二資料的內容，選擇該些第二資料之中的其中一個第二資料作為一第三資料；以及將該第三資料寫入至該些實體程式化單元之中的一第一實體程式化單元。
  22. 如申請專利範圍第21項所述的資料存取方法，更包括：將該些資料擾亂電路之中的其中一個資料擾亂電路的索引編號寫入至該第一實體程式化單元，其中該其中一個資料擾亂電路輸出該其中一個第二資料。
  23. 如申請專利範圍第21項所述的資料存取方法，其中每一該些資料擾亂電路具有一亂數種子，並且該些資料擾亂電路分別地使用該些亂數種子對該第一資料執行一邏輯運算以產生該些第二資料。
  24. 如申請專利範圍第23項所述的資料存取方法，其中該邏輯運算為一互斥運算。
  25. 如申請專利範圍第21項所述的資料存取方法，其中該些資料擾亂電路是由多個第一資料擾亂電路與一第二資料擾亂電路所組成，其中每一該些第一資料擾亂電路具有一亂數種子，並且該些 第一資料擾亂電路分別地使用該些亂數種子對該第一資料執行一互斥運算以產生該些第二資料的其中一部分，其中該第二資料擾亂電路直接將該第一資料輸出作為該些第二資料的另一部份。
  26. 如申請專利範圍第21項所述的資料存取方法，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的步驟包括：依據該些第二資料的資料位元中該第一值與該第二值的一平均分佈程度來選擇該其中一個第二資料作為該第三資料，其中該些第二資料之中的該其中一個第二資料的資料位元中該第一值與該第二值的平均分佈程度高於該些第二資料之中的其他第二資料的資料位元中該第一值與該第二值的平均分佈程度。
  27. 如申請專利範圍第21項所述的資料存取方法，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的步驟包括：計算在每一該些第二資料中為該第一值的資料位元的數目與為該第二值的資料位元的數目並且將每一該些第二資料中為該第一值的資料位元的數目與為該第二值的資料位元的數目之間的差 作為對應每一該些第二資料的一擾亂值；以及選擇該其中一個第二資料作為該第三資料，其中該些第二資料之中的該其中一個第二資料的該擾亂值不大於該些第二資料之中的其他第二資料的擾亂值。
  28. 如申請專利範圍第21項所述的資料存取方法，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值，其中依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的步驟包括：將該些第二資料中依序連續相同的資料位元切割成一個字串，其中每一該些第二資料被劃分為多個字串並且每一該些字串的每一資料位元皆為相同；計算每一該些第二資料的一對應第一計數值，其中該些對應第一計數值分別為該些第二資料的該些字串之中多個第一字串的數目，每一該些第一字串的長度為1且該些第一字串的每一資料位元為該第一值；以及選擇該其中一個第二資料作為該第三資料，其中該些第二資料之中的該其中一個第二資料的對應第一計數值不小於該些第二資料之中的其他第二資料的對應第一計數值。
  29. 如申請專利範圍第21項所述的資料存取方法，其中每一該些第二資料包括多個資料位元，且每一該些資料位元為一第一值或一第二值， 其中依據該些第二資料的內容選擇該些第二資料之中的該其中一個第二資料作為該第三資料的步驟包括：將該些第二資料中依序連續相同的資料位元切割成一個字串，其中每一該些第二資料被劃分為多個字串並且每一該些字串的每一資料位元皆為相同；計算每一該些第二資料的一對應第一計數值與一對應第二計數值，其中該些對應第一計數值分別為該些第二資料的該些字串之中多個第一字串的數目且該些對應第二計數值分別為該些第二資料的該些字串之中多個第二字串的數目，每一該些第一字串的長度為1且該些第一字串的每一資料位元為該第一值，並且每一該些第二字串的長度為2且該些第二字串的每一資料位元為該第一值；以及選擇該其中一個第二資料作為該第三資料，其中該些第二資料之中的該其中一個第二資料的對應第一計數值與對應第二計數值之和不小於該些第二資料之中的其他第二資料的對應第一計數值與對應第二計數值之和。
  30. 如申請專利範圍第22項所述的資料存取方法，更包括：從該主機系統接收一讀取指令；從該第一實體程式化單元中讀取該第三資料與該其中一個資料擾亂電路的索引編號；依據所讀取的該其中一個資料擾亂電路的索引編號將該第三資料輸入至該其中一個資料擾亂電路以還原該第一資料；以及 將所還原的該第一資料傳送給該主機系統以回應該讀取指令。
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