TW201624666A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201624666A
TW201624666A TW104130363A TW104130363A TW201624666A TW 201624666 A TW201624666 A TW 201624666A TW 104130363 A TW104130363 A TW 104130363A TW 104130363 A TW104130363 A TW 104130363A TW 201624666 A TW201624666 A TW 201624666A
Authority
TW
Taiwan
Prior art keywords
metal pattern
metal
substrate
substrate side
semiconductor device
Prior art date
Application number
TW104130363A
Other languages
English (en)
Inventor
佐藤幸弘
舩津勝彥
金澤孝光
小井土雅寬
田谷博美
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201624666A publication Critical patent/TW201624666A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0905—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16151—Cap comprising an aperture, e.g. for pressure control, encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
    • H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
    • H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/21—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/217—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M7/219—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only in a bridge configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Inverter Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Materials Engineering (AREA)

Abstract

本發明之目的在於抑制半導體裝置的可靠度降低。為了達到上述目的，本發明之半導體裝置，具有形成在陶瓷基板CS1上的複數個金屬圖案MP，以及搭載於複數個金屬圖案MP的複數個半導體晶片。另外，複數個金屬圖案MP，具有互相對向的金屬圖案MPH以及金屬圖案MPU。另外，設置在金屬圖案MPH與金屬圖案MPU之間且從複數個金屬圖案MP露出的區域EX1，沿著金屬圖案MPH的延伸方向曲折狀延伸。

Description

半導體裝置
本發明，係關於一種半導體裝置，例如，係關於一種適用於在陶瓷基板上隔著複數個金屬圖案搭載複數個半導體晶片的半導體裝置的有效技術。
日本特開2001－85611號公報（專利文獻1）記載了在陶瓷基板上隔著複數個導體層搭載複數個功率元件的功率模組。
另外，日本特開2003－332481號公報（專利文獻2）或日本特開2011－77087號公報（專利文獻3）記載了於陶瓷基板的頂面接合配線電路用的銅板，並於陶瓷基板的底面接合散熱用的銅板的半導體模組用的基板。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］日本特開2001－85611號公報 ［專利文獻2］日本特開2003－332481號公報 ［專利文獻3］日本特開2011－77087號公報
［發明所欲解決的問題］
目前存在一種在陶瓷基板上隔著導體圖案搭載複數個半導體晶片的半導體裝置。陶瓷基板，由於高頻率特性與熱傳導率優異，故使用於例如電力轉換裝置等的功率系統（電力控制系統）的半導體裝置。
然而，當在一個半導體裝置內並排搭載複數個半導體晶片時，陶瓷基板的平面面積會變大。此時，吾人發現，在安裝半導體裝置等時點，若對陶瓷基板施加外力，會有因為該外力而導致陶瓷基板產生裂縫等損害之虞。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 ［解決問題的手段］
本發明其中一實施態樣之半導體裝置，具有形成在陶瓷基板上的複數個金屬圖案，以及搭載在上述複數個金屬圖案上的複數個半導體晶片。另外，上述複數個金屬圖案，具有互相對向的第1金屬圖案以及第2金屬圖案。另外，設置在上述第1金屬圖案與上述第2金屬圖案之間且從上述複數個金屬圖案露出的第1區域，係沿著上述第1金屬圖案的延伸方向曲折狀延伸者。 ［發明的功效］
若根據上述一實施態樣，便可使半導體裝置的可靠度提高。
（本案中的記載形式、基本用語、用法説明） 在本案中，實施態樣的記載，係因應需要，為了方便，而分成複數個段落記載，惟除了特別明示並非如此的情況之外，該等段落並非相互獨立個別的內容，不問記載的前後順序，單一實施例的各部分，其中一方為另一方的部分詳細說明，或是部分或全部的變化實施例等。另外，原則上，同樣的部分省略重複的説明。另外，實施態樣中的各構成要件，除了特別明示並非如此的情況、邏輯上限定於該數目的情況以及從文章脈絡來看明顯並非如此的情況之外，並非為必要構件。
同樣地在實施態樣等的記載中，關於材料、組成等，即使謂「由A所構成的X」等，除了特別明示並非如此的情況以及從文章脈絡來看明顯並非如此的情況之外，亦不排除包含A以外之要件者。例如，若針對成分而言，係指「包含A為主要成分的X」等的意思。例如，即使謂「矽構件」等，亦並非僅限於純粹的矽，也包含矽鍺（SiGe）合金或其他以矽為主要成分的多元合金，或是含有其他添加物等的構件，自不待言。另外，即使謂金鍍膜、Cu層、鎳鍍膜等，除了特別明示並非如此的情況之外，不單是成份純粹者，各自亦包含以金、Cu、鎳等為主要成分的構件。
再者，當提及特定的數値、數量時亦同，除了特別明示並非如此的情況、邏輯上限定於該數目的情況以及從文章脈絡來看明顯並非如此的情況之外，可為超過該特定數値之數値，亦可為未達該特定數値之數値。
另外，在實施態樣的各圖中，同一或同樣的部分以同一或類似的記號或是參照編號表示，説明原則上不重複。
另外，在所附圖式中，當反而會變繁雜時或是與空隙的區別很明確時，即使是剖面有時也會省略影線等。相關於此，當根據説明等很明顯時，即使是平面上封閉的孔，有時也會省略背景的輪廓線。再者，即使不是剖面，為了明示並非空隙，或是為了明示區域的界線，有時也會附上影線或點狀圖案。
＜電力轉換系統的構造例＞ 在以下用圖式所詳細説明的本實施態樣中，係列舉說明將所輸入之直流電力轉換成交流電力輸出的電力轉換裝置（變流器裝置），作為在陶瓷基板上並排搭載複數個半導體晶片的半導體裝置的例子。
圖1，係表示組裝了本實施態樣的半導體裝置的電力轉換系統的構造例的説明圖。
圖1所示之電力轉換系統，係將複數個太陽電池模組SCM所輸出之直流電力，利用變流器電路INV轉換成交流電力，並輸出到配電電路DTC的系統。
複數個太陽電池模組SCM，均係將光能量轉換成電能量的光電轉換裝置。複數個太陽電池模組SCM，各自具有複數個太陽電池單元，並將在複數個太陽電池單元分別轉換成電能量的電力，輸出為直流電力。
另外，在圖1所示之複數個太陽電池模組SCM與變流器電路INV之間，連接了變壓器電路CNV。在圖1所示之例中，複數個太陽電池模組SCM所輸出之直流電力，藉由變壓器電路CNV升壓，而升高為高電壓的直流電力。亦即，圖1所示之變壓器電路CNV，係將直流電力轉換成相對較高之電壓的直流電力的所謂DC／DC變壓器。
另外，在變流器電路INV所電力轉換之交流電力，輸出到配電電路DTC。在圖1所示之例中，以變流器電路INV，轉換成U相、V相以及W相的三相交流電力，三相交流電力輸出到配電電路DTC。
另外，圖1所示之電力轉換系統，具有控制上述電力轉換動作的控制電路CMD。控制電路CMD，對變壓器電路CNV以及變流器電路INV的各開關元件，輸出控制信號。
另外，圖1所示之變流器電路INV，係用複數個開關元件將直流電力轉換成交流電力的電力轉換電路。在圖1所示之例中，6個電晶體Q1，各自具有作為開關元件的功能。
當用開關元件將直流電力轉換成交流電力時，係使用連接於相對較高之電位的高壓側開關與連接於相對較低之電位的低壓側開關串聯連接的電路。該高側壓開關與低壓側開關，成對進行導通－切斷動作。在一對的高壓側開關以及低壓側開關之中，當一方的開關為導通狀態時，另一方的開關為切斷狀態。一對的高壓側開關以及低壓側開關以高速進行導通－切斷動作（以下記載為開關動作），藉此輸出單相交流電力。
另外，在圖1所示之例中，顯示出將直流電力轉換成三相交流電力的變流器電路INV，由高壓側開關以及低壓側開關所構成的開關對，對應U相、V相以及W相這三相而設置了3對。另外，U相、V相以及W相這三相之各自的輸出節點，連接於串聯連接的高壓側開關與低壓側開關之間，各開關對，以具有120度的相位差的方式進行開關動作。藉此，便可將直流電力轉換成具有U相、V相以及W相這三相的三相交流電力。
例如，在圖1所示之例中，對高壓側的端子HT施加正的電位E1，對低壓側的端子LT施加電位E2。此時，U相的節點、V相的節點以及W相的節點之各自的電位，因應3組開關對的開關動作，變化為0與E1。然後，例如，U相與V相之間的線間電壓，變成係從U相的電位減去V相的電位者，故變化為＋E1［V］、0［V］、－E1［V］。另外，V相與W相之間的線間電壓，變成相對於U相與V相之間的線間電壓相位偏移120度的電壓波形，再者，W相與U相之間的線間電壓，變成相對於V相與W相之間的線間電壓相位偏移120度的電壓波形。亦即，將直流電力輸入變流器電路INV，可獲得三相交流電力的電壓波形。
另外，圖1所示之變流器電路INV的構成開關元件的電晶體Q1，為絕緣閘雙極電晶體（以下稱為IGBT（Insulated Gate Bipolar Transistor））。亦可使用功率MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體）作為構成開關元件的電晶體Q1。若使用該功率MOSFET，由於其係以對閘極電極所施加之電壓控制開關動作的電壓驅動型構件，故具有可進行高速開關動作的優點。
然而，功率MOSFET，具有伴隨著欲達到高耐壓化之目的而導通電阻變高且發熱量變大的性質。因此，作為用於要求電力大且高速進行開關動作之用途的電晶體Q1，IGBT為較佳的選擇。該IGBT，係由功率MOSFET與雙極電晶體的組合所構成，且兼具功率MOSFET的高速開關特性與雙極電晶體的高耐壓性的半導體元件。根據以上所述，本實施態樣1的變流器電路INV，採用IGBT作為開關元件。
另外，變流器電路INV，在高壓側的端子HT與三相交流的各相（U相、V相、W相）之間電晶體Q1與二極體D1係逆並聯連接，且在三相交流的各相與低壓側的端子LT之間電晶體Q1與二極體D1亦係逆並聯連接。亦即，於每一單相設置了2個電晶體Q1與2個二極體D1，3相共設置了6個電晶體Q1與6個二極體D1。然後，各個電晶體Q1的閘極電極，與控制電路CMD連接，藉由該控制電路CMD，控制電晶體Q1的開關動作。該二極體D1，具有為了使連接於變流器電路INV的輸出側的電感所累積的電能量開放而流通回流電流的功能。
＜半導體裝置＞ 接著，針對構成圖1所示之變流器電路INV的半導體裝置PKG1的構造例進行説明。圖2，係表示圖1所示之半導體裝置的外觀的立體圖。另外，圖3，係表示圖2所示之半導體裝置的背面側的俯視圖。另外，圖4，係沿著圖3的A－A線的剖面圖。另外，圖5，係表示圖3所示之陶瓷基板的頂面側的布局的俯視圖。另外，圖6，係以示意方式表示圖5所示之半導體裝置所構成之電路的説明圖。另外，圖7，係將圖5所示之半導體晶片的周邊部位放大表示的放大俯視圖。另外，圖8係沿著圖7的A－A線的放大剖面圖。
另外，在圖7中，作為圖5所示之複數個半導體晶片CP的代表例，將具備電晶體的半導體晶片CP與具備二極體的半導體晶片CD分別顯示出各1個。由於圖5所示之半導體晶片CTH以及半導體晶片CTL具有相同構造，故代表性地顯示出1個半導體晶片CP。
構成圖1所示之變流器電路INV的本實施態樣的半導體裝置PKG1，如圖2所示的，頂面側被蓋材（帽蓋、蓋構件）CV所覆蓋。蓋材CV，如圖4所示的，具有收納複數個半導體晶片CP的收納部（袋部）PKT。蓋材CV，覆蓋搭載了複數個半導體晶片CP的基材（亦即陶瓷基板CS1）的頂面CSt。陶瓷基板CS1的頂面CSt的周緣部位，透過接合材料BD1與蓋材CV接合固定。蓋材CV，係樹脂製的構件，例如，由環氧樹脂系的樹脂等所構成。
另外，複數個端子LD從蓋材CV的頂面CVt突出。於蓋材CV的頂面CVt形成了複數個貫通孔THL，複數個端子LD分別插入複數個貫通孔THL。複數個端子LD，均為半導體裝置PKG1的外部端子，並與圖5所示之陶瓷基板CS1上所搭載的複數個半導體晶片CP電連接。
另外，如圖3所示的，半導體裝置PKG1的蓋材CV，在俯視下，具有沿著X方向延伸的邊CVs1、位於邊CVs1的相反側的邊CVs2、沿著與X方向正交的Y方向延伸的邊CVs3，以及位於邊CVs3的相反側的邊CVs4。另外，邊CVs1以及邊CVs2，比起邊CVs3以及邊CVs4而言相對較長。另外，在圖3所示之例中，半導體裝置PKG1的蓋材CV，在俯視下，形成四角形（在圖3中為長方形）。然而，半導體裝置PKG1的平面形狀除了四角形以外更具有各種的變化實施態樣。例如，亦可在四角形的四個角部之中，將邊CVs3與邊CVs1交叉的交點的部分相對於X方向以及Y方向斜向切斷，而形成五角形。此時，被斜向切斷的角部，可作為用來識別半導體裝置PKG的朝向的 對準標記。
另外，如圖2以及圖3所示的，蓋材CV，具有用來將半導體裝置PKG1固定於例如散熱器或支持構件等的安裝部分，亦即凸緣部FLG。如圖3所示的，凸緣部FLG，沿著長邊方向（亦即X方向），設置在收納部PKT的兩旁。另外，在複數個凸緣部FLG的中央部位，分別形成了貫通孔THH。貫通孔THH，係從厚度方向貫通蓋材CV的凸緣部FLG的開口部，在將半導體裝置PKG1固定於例如散熱器或支持構件等時，藉由將螺栓（圖式省略）插入貫通孔THH，便可利用螺栓將半導體裝置PKG1固定。
在圖3所示之例中，沿著在長邊方向（亦即X方向）上延伸的假想線VL1，形成了二個貫通孔THH。然而，貫通孔THH的形成位置，存在各種的變化實施態樣。例如，亦可在圖3所示之蓋材CV的底面CVb側的四個角部，分別設置貫通孔THH。
接著，針對半導體裝置PKG1的蓋材CV的收納部PKT所收納的陶瓷基板CS1以及固定於陶瓷基板CS1的各構件進行説明。
如圖4以及圖5所示的，半導體裝置PKG1具有陶瓷基板CS1、形成於陶瓷基板CS1的頂面CSt的複數個金屬圖案MP，以及搭載於複數個金屬圖案MP之中的一部分的複數個半導體晶片CP。
如圖4所示的，陶瓷基板CS1，具有搭載複數個半導體晶片CP的晶片搭載面，亦即頂面CSt，以及位於頂面CSt的相反側的底面CSb。陶瓷基板CS1，由陶瓷材料所構成，在本實施態樣中，係由例如氧化鋁（alumina，Al2 O3 ）所構成的板狀構件。
如圖5所示的，陶瓷基板CS1，在俯視下，具有沿著X方向延伸的基板邊CSs1、位於基板邊CSs1的相反側的基板邊CSs2、沿著與X方向正交的Y方向延伸的基板邊CSs3，以及位於基板邊CSs3的相反側的基板邊CSs4。另外，基板邊CSs1以及基板邊CSs2，比起基板邊CSs3以及基板邊CSs4而言相對較長。在圖5所示之例中，陶瓷基板CS1，在俯視下，形成四角形（在圖5中為長方形）。
另外，如圖4所示的，於陶瓷基板CS1的頂面CSt以及底面CSb，接合了複數個金屬圖案MP。該等複數個金屬圖案MP，例如，係於銅（Cu）膜的表面堆疊鎳（Ni）膜的堆疊膜，且於陶瓷基板CS1的頂面CSt或底面CSb直接接合銅膜。當將銅膜接合於由氧化鋁等的陶瓷所構成的板材時，係利用共晶反應接合。另外，將鎳膜堆疊於銅膜表面的方法，可使用例如電鍍法。
另外，於陶瓷基板CS1的底面CSb側所搭載之金屬圖案MPB係散熱用的端子，以覆蓋陶瓷基板CS1的底面CSb的大部分的方式形成單一圖樣。
另外，於陶瓷基板CS1的頂面CSt所形成之複數個金屬圖案MP，如圖6所示的，係構成變流器電路INV的配線路徑的一部分的配線圖案，且形成為彼此分離的複數個金屬圖案MP。
複數個金屬圖案MP，具有受到高壓側的電位E1的供給的金屬圖案MPH。另外，複數個金屬圖案MP，具有受到比電位E1更低之低壓側的電位E2的供給的金屬圖案MPL。另外，複數個金屬圖案MP，具有受到對應電晶體Q1的開關動作而變化的電位的供給的金屬圖案MPU、MPV、MPW。另外，複數個金屬圖案MP，具有用來連接端子LD的複數個金屬圖案MPT。
對金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，分別如上所述的，以具有120度的相位差的方式，分別供給不同的電位。因此，金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，各自為彼此分離的金屬圖案MP。另外，金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，如圖5所示的，各自與連接了輸出用的端子LD的金屬圖案MPT，透過複數條接線BW連接。因此，圖1所示之U相、V相以及W相的輸出用的傳送路徑，包含圖5所示的接線BW。
另外，對金屬圖案MPH，在U相、V相、W相（參照圖1），均供給相同的電位（高壓側的電位E1（參照圖6））。因此，金屬圖案MPH，並未以對應U相、V相以及W相的區別的方式分割，而係形成一體。換言之，高壓側的電位E1並未透過接線BW而分別供給到複數個電晶體Q1。另外，作為相對於圖5的變化實施態樣，亦考慮將圖5所示之金屬圖案MPH，以對應U相、V相以及W相的區別的方式分割，並將所分割之金屬圖案MPH，分別透過接線等的導體圖案（圖式省略）電連接的方法。然而，藉由像本實施態樣這樣，不將受到相同電位的供給的金屬圖案MPH分割，而使其形成一體，可降低電位E1的供給路徑的阻抗。因此，可使電位E1的供給路徑的電氣特性提高。另外，可減少金屬圖案MPH的發熱量。
另外，對金屬圖案MPL，在U相、V相、W相（參照圖1），均供給相同的電位（低壓側的電位E2（參照圖6））。因此，金屬圖案MPL，並未以對應U相、V相以及W相的區別的方式分割，而係形成一體。另外，作為相對於圖5的變化實施態樣，亦考慮將圖5所示之金屬圖案MPL，以對應U相、V相以及W相的區別的方式分割，並將所分割之金屬圖案MPL，分別透過接線等的導電性構件（圖式省略）電連接的方法。低壓側的金屬圖案MPL，如圖5所示的，半導體晶片CP與金屬圖案MPL，透過接線BW電連接。因此，即使不將金屬圖案MPL分割，而使其形成一體，接線BW亦並未從電位E2（參照圖6）的供給路徑排除。然而，由於藉由不將金屬圖案MPL分割，而使其形成一體，可使電位E2的供給路徑穩定，故可使電位E2的供給路徑的電氣特性提高。另外，可減少回流電流流過金屬圖案MPL時的發熱量。
另外，如圖5所示的，在上述的複數個金屬圖案MP之中，於複數個金屬圖案MPT分別搭載了一個端子LD。另外，在複數個金屬圖案MP之中，於金屬圖案MPH以及金屬圖案MPL，分別搭載了複數個端子LD。在圖5所示之例中，於金屬圖案MPH以及金屬圖案MPL，在陶瓷基板CS1的頂面CSt所具有的四邊之中，沿著作為短邊的基板邊CSs3以及基板邊CSs4，分別搭載了各一個端子LD。
另外，如圖5所示的，在上述的複數個金屬圖案MP之中，於金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，各自並未直接連接端子LD。換言之，於金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，各自並未搭載端子LD。金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，各自透過複數條接線BW與金屬圖案MPT電連接。亦即，金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，各自透過複數條接線BW以及金屬圖案MPT與端子LD電連接。
另外，於複數個金屬圖案MP之中的一部分（金屬圖案MPH、金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW），搭載了複數個半導體晶片CP。圖5所示之複數個半導體晶片CP之中的一部分，係形成了圖6所示之電晶體Q1的開關元件用的半導體晶片CTH、CTL。在本實施態樣中，於半導體晶片CTH、CTL，分別形成了IGBT。另外，圖5所示之複數個半導體晶片CP之中的另一部分，係形成了圖6所示之二極體D1的半導體晶片CD。
如上所述的，當電感連接於變流器電路INV（參照圖6）的輸出側時，二極體D1與作為開關元件的電晶體Q1（圖6）逆並聯連接（參照圖6）。當像MOSFET那樣，將實行開關動作的電晶體Q1的電路與流通回流電流的二極體D1的電路內建於一個半導體晶片CP時，只要對應開關元件的數目搭載1個半導體晶片CP即可。然而，當使用IGBT作為電晶體Q1時，則必須另外準備二極體D1用的半導體晶片CP。因此，本實施態樣，如圖5所示的，相對於具備高壓側用的電晶體的半導體晶片CTH以及具備低壓側用的電晶體的半導體晶片CTL，分別成套地搭載具備二極體的半導體晶片CD。
如圖7以及圖8所示的，複數個半導體晶片CP，各自具有頂面CPt以及位於頂面的相反側的底面CPb（參照圖8）。具備電晶體的半導體晶片CTH以及半導體晶片CTL，具有在頂面CPt露出的射極用的電極PDE以及閘極用的電極PDG。另外，具備電晶體的半導體晶片CTH以及半導體晶片CTL，在底面CPb具有集極用的電極PDC。集極用的電極PDC，透過作為接合材料的焊料SD固定於金屬圖案MP的頂面MPm。另外，集極用的電極PDC，透過焊料SD與金屬圖案MP電連接。
詳細而言，如圖5所示的，於金屬圖案MPH，搭載了複數個半導體晶片CTH。換言之，複數個半導體晶片CTH的集極用的電極PDC（參照圖8）電連接於形成一體的金屬圖案MPH。另外，於金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，分別搭載了各1個半導體晶片CTL。換言之，半導體晶片CTL的集極用的電極PDC（參照圖8）分別電連接於金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW。
另外，於電極PDE，如圖5所示的連接了複數條接線BW。詳細而言，如圖5所示的，高壓側用的半導體晶片CTH的電極PDE（參照圖7）透過複數條接線BW與金屬圖案MPU、金屬圖案MPV或金屬圖案MPW其中任一圖案連接。亦即，高壓側用的半導體晶片CTH的電極PDE，與U相的輸出端子UT（參照圖6）、V相的輸出端子VT（參照圖6）或W相的輸出端子WT（參照圖6）其中任一端子連接。另外，如圖5所示的，低壓側用的半導體晶片CTL的電極PDE（參照圖7）透過複數條接線BW與金屬圖案MPL連接。亦即，低壓側用的半導體晶片CTL的電極PDE，與圖6所示的受到低壓側用的電位E2的供給的端子LT電連接。
另外，於電極PDG，如圖5所示的連接了一條接線BW。詳細而言，如圖5所示的，高壓側用的半導體晶片CTH以及低壓側用的半導體晶片CTL各自所具有的電極PDG（參照圖7），分別透過接線BW與金屬圖案MPT電連接。從金屬圖案MPT，供給驅動半導體晶片CTH以及半導體晶片CTL所具有之電晶體Q1（參照圖6）的開關動作的驅動信號。
另外，如圖7以及圖8所示的，具備二極體的半導體晶片CD，具有在頂面CPt露出的陽極的電極PDA。另外，如圖8所示的，半導體晶片CD，在底面CPb具有陰極的電極PDK。陰極的電極PDK，透過作為接合材料的焊料SD固定於金屬圖案MP的頂面MPm。另外，陰極的電極PDK，透過焊料SD與金屬圖案MP電連接。
詳細而言，如圖5所示的，於金屬圖案MPH，搭載了複數個半導體晶片CD。換言之，複數個半導體晶片CD的陰極的電極PDK（參照圖8）電連接於形成一體的金屬圖案MPH。另外，於金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，分別搭載了各1個半導體晶片CD。換言之，半導體晶片CD的陰極的電極PDK（參照圖8）分別電連接於金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW。
另外，於電極PDA，如圖5所示的連接了複數條接線BW。詳細而言，如圖5所示的，高壓側用的半導體晶片CD的電極PDA（參照圖7），透過複數條接線BW與金屬圖案MPU、金屬圖案MPV或金屬圖案MPW其中任一圖案連接。另外，高壓側用的半導體晶片CD的電極PDA（參照圖7），亦透過複數條接線BW與輸出用的金屬圖案MPT連接。亦即，高壓側用的半導體晶片CD的電極PDA，與U相的輸出端子UT（參照圖6）、V相的輸出端子VT（參照圖6）或W相的輸出端子WT（參照圖6）其中任一端子連接。另外，如圖5所示的，低壓側用的半導體晶片CD的電極PDA（參照圖7），透過複數條接線BW與金屬圖案MPL連接。亦即，低壓側用的半導體晶片CD的電極PDA，與圖6所示的受到低壓側用的電位E2的供給的端子LT電連接。
圖5所示之複數條接線BW，係金屬接線，在本實施態樣中例如由鋁所構成。然而，接線BW的材料存在各種的變化實施態樣，除了鋁之外，亦可使用金或銅。
另外，如圖4所示的，於蓋材CV與陶瓷基板CS1之間的空間，填充了封裝材料MG。複數個半導體晶片CP以及複數條接線BW，均被該封裝材料MG所封裝。封裝材料MG，係保護半導體晶片CP、接線BW以及端子LD的一部分的構件。形成封裝用的構件，存在使用例如環氧樹脂等加熱會硬化且可確保某種程度之強度的樹脂材料的方法。然而，若封裝材料MG硬化，在對半導體裝置PKG1施加溫度循環負載時，因為陶瓷基板CS1與封裝材料MG的線膨脹係數的差，在半導體裝置PKG1的內部會發生應力。因此，在本實施態樣中，係使用比環氧樹脂更柔軟的樹脂材料形成封裝材料MG。詳細而言，在本實施態樣中，封裝材料MG，係具有由矽氧烷鍵結所形成之主骨架且為高分子化合物的矽氧樹脂。
矽氧樹脂，具有比環氧樹脂更柔軟的特性。對半導體裝置PKG1施加溫度循環負載時所發生的應力，會因為矽氧樹脂的封裝材料MG的變形而減小。
＜金屬圖案的平面形狀＞ 接著，針對圖5所示之金屬圖案的平面形狀的詳細情況進行説明。圖9，係表示圖5所示之複數個金屬圖案的布局的俯視圖。另外，圖14，係表示相對於圖9的檢討例的俯視圖。另外，圖10，係表示相對於圖9的變化實施例的俯視圖。
另外，在圖9、圖10以及圖14中，為了更容易判斷從金屬圖案露出的區域的範圍，於區域EX1以及區域EX2附上花紋顯示之。另外，在圖9以及圖10中，為了明確表示與區域EX1或區域EX2互相對向的凸部或凹部的範圍，於包圍凸部或凹部的部分附上影線顯示之。凸部以及凹部，在圖9以及圖10中，係被顯示附有影線之部分所包圍的區域。
首先，如上所述的，在本實施態樣中，受到高壓側的電位E1（參照圖6）的供給的金屬圖案MPH（參照圖9），並未以對應U相、V相或W相的區別的方式分割，而係形成一體。另外，受到低壓側的電位E2（參照圖6）的供給的金屬圖案MPL（參照圖9），亦與金屬圖案MPH同樣，並未以對應U相、V相或W相的區別的方式分割，而係形成一體。另外，對金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，分別如上所述的，以具有120度的相位差的方式，分別供給不同的電位。因此，金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，分別以對應U相、V相或W相的區別的方式分割。
在此，當使上述的構造簡單化時，複數個金屬圖案MP的布局以及平面形狀，變成像圖14所示的檢討例的陶瓷基板CSh1那樣。陶瓷基板CSh1，在俯視下，在複數個金屬圖案MP各自所具有的各邊之中，沿著X方向延伸的各邊，係直線延伸，此點與圖9所示之本實施態樣的陶瓷基板CS1不同。
在陶瓷基板CSh1的情況下，金屬圖案MPH，亦並未以對應U相、V相或W相的區別的方式分割，而係形成一體，故與圖9所示的陶瓷基板CS1同樣，可使電位E1（參照圖6）的供給路徑的電氣特性提高。另外，可減少金屬圖案MPH的發熱量。
然而，本案發明人經過檢討的結果，發現在使用陶瓷基板CSh1的半導體裝置的情況下，陶瓷基板CSh1會因為半導體裝置安裝時的外力而產生裂縫。詳細而言，吾人發現，上述裂縫，容易發生在圖14所示的設置在金屬圖案MPH與金屬圖案MPU、MPV、MPW之間的從金屬圖案MP露出的區域EX1，並以沿著金屬圖案MPH的邊MHs1延伸的方式前進。另外，吾人發現，上述裂縫，也容易發生在圖14所示的設置在金屬圖案MPL與金屬圖案MPU、MPV、MPW之間的從金屬圖案MP露出的區域EX2，並以沿著金屬圖案MPL的邊MLs2延伸的方式前進。
另一方面，吾人發現，在圖14所示的從金屬圖案MP露出的區域之中，在沿著Y方向延伸的區域，上述裂縫不易發生。例如，在分別設置於金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW之間的區域，上述裂縫不易發生。另外，吾人發現，即使是圖14所示的從金屬圖案MP露出且沿著X方向直線延伸的區域，在金屬圖案MPH的邊MHs2與複數個金屬圖案MPT之間的區域以及金屬圖案MPL的邊MLs1與複數個金屬圖案MPT之間的區域，上述裂縫也不易發生。
根據上述的各項發現，吾人認為，在並未被金屬圖案MP所覆蓋且直線延伸的區域，上述裂縫容易發生。另外，吾人認為，上述直線延伸區域的長度越長，上述裂縫越容易發生。因此，在像陶瓷基板CSh1那樣的具有長邊與短邊的基板的情況下，宜在沿著長邊（基板邊CSs1以及基板邊CSs2）的延伸方向（在圖14中為X方向）延伸的區域，實施抑制上述裂縫發生的對策。
另外，如上所述的，即使是朝X方向延伸的區域，在接近基板邊CSs1以及基板邊CSs2其中任一邊的位置，裂縫仍不易發生。因此，當具有複數個朝X方向延伸的區域時，依照到連結短邊（基板邊CSs3以及基板邊CSs4）的中心的中心線（圖14所示的假想線VL1）的距離相對較近的順序，上述裂縫容易發生。亦即，在圖14所示之例中，在區域EX1裂縫最容易發生，在區域EX2裂縫其次容易發生。
另外，在將半導體裝置固定於例如散熱器或支持構件等構件時，上述裂縫容易發生。另外，關於成為使上述裂縫產生之原因的力量，吾人認為，係因為將半導體裝置以例如螺栓固定時的鎖緊力量根據固定部位的不同而不一致所產生的力量。如圖3所示的，當設置了用來固定於長邊方向兩端的貫通孔THH時，上述因為鎖緊力量不一致所產生的力量主要係沿著短邊方向（圖14的Y方向）作用。然而，當上述的鎖緊力量不一致的情況發生時，由於將陶瓷基板CSh1朝面外方向扭轉的力量發生作用，故外力的一部分也會作用於長邊方向。
另外，圖式雖省略，惟吾人發現，當將金屬圖案MPH以及金屬圖案MPL，分別像金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW那樣以對應U相、V相或W相的區別的方式分割時，即使是在區域EX1以及區域EX2，上述裂縫也不易發生。若考慮到此點，吾人認為，當受到外力施加時，藉由將因為該外力而產生之應力分散，可抑制上述裂縫的發生。
於是，本案發明人，對抑制在區域EX1（以及區域EX2）中發生上述裂縫的技術進行檢討，進而發明本實施態樣的構造。亦即，如圖9所示的，本實施態樣的陶瓷基板CS1所設置的區域EX1，沿著金屬圖案MPH的延伸方向（長邊方向，亦即X方向）曲折狀延伸。區域EX1，係設置在金屬圖案MPH與金屬圖案MPU、MPV、MPW之間並從金屬圖案MP露出的區域。當區域EX1曲折狀延伸時，即使外力施加於陶瓷基板CS1，應力也不易集中於特定的部位。亦即，可使應力分散。其結果，便可抑制在區域EX1中發生上述裂縫。
另外，在圖9所示之例中，設置在金屬圖案MPL與金屬圖案MPU、MPV、MPW之間並從金屬圖案MP露出的區域，亦即區域EX2，沿著陶瓷基板CS1的長邊方向，亦即X方向，曲折狀延伸。藉此，便可抑制在區域EX2中發生上述裂縫。
上述所謂「沿著X方向曲折狀延伸」，係指相對於作為線或區域之延伸方向的X方向直線延伸，並在延伸路徑中具有折曲部或彎曲部的意思。因此，在「區域EX1（或區域EX2）沿著X方向曲折狀延伸」此等記載的實施態樣中，除了以描繪出如圖9所示之矩形波的方式延伸的實施態樣之外，更包含各種的變化實施態樣。例如，亦可為區域EX1（或區域EX2）沿著X方向一邊蛇行一邊延伸。又例如，亦可為區域EX1（或區域EX2）沿著X方向以描繪出三角波的方式延伸。
另外，圖9所示之本實施態樣的陶瓷基板CS1的構造，可用以下的方式表現。
本實施態樣的陶瓷基板CS1的金屬圖案MPH，在俯視下，具有朝X方向延伸的邊MHs1，以及位於邊MHs1的相反側的邊MHs2。邊MHs1以及邊MHs2，分別為金屬圖案MPH的長邊。另外，邊MHs1，係與金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW分別互相對向的邊，邊MHs2，係與複數個金屬圖案MPT互相對向的邊。
另外，本實施態樣的陶瓷基板CS1所具有的金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，均係排列在金屬圖案MPH與金屬圖案MPL之間的金屬圖案MP。金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，以沿著X方向並排的方式排列。另外，金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW之各自的面積比起金屬圖案MPH的面積而言相對較小。
金屬圖案MPU，在俯視下，具有朝X方向延伸的邊MUs1，以及位於邊MUs1的相反側的邊MUs2。另外，邊MUs1，係與金屬圖案MPL互相對向的邊，邊MUs2，係與金屬圖案MPH互相對向的邊。
另外，金屬圖案MPV，在俯視下，具有朝X方向延伸的邊MVs1，以及位於邊MVs1的相反側的邊MVs2。另外，邊MVs1，係與金屬圖案MPL互相對向的邊，邊MVs2，係與金屬圖案MPH互相對向的邊。
另外，金屬圖案MPW，在俯視下，具有朝X方向延伸的邊MWs1，以及位於邊MWs1的相反側的邊MWs2。另外，邊MWs1，係與金屬圖案MPL互相對向的邊，邊MWs2，係與金屬圖案MPH互相對向的邊。
另外，本實施態樣的陶瓷基板CS1的金屬圖案MPL，在俯視下，具有朝X方向延伸的邊MLs1，以及位於邊MLs1的相反側的邊MLs2。邊MLs1以及邊MLs2，分別為金屬圖案MPL的長邊。另外，邊MLs2，係與金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW分別互相對向的邊，邊MLs1，係與複數個金屬圖案MPT互相對向的邊。
在此，金屬圖案MPH的邊MHs1，在俯視下，具有向金屬圖案MPU的邊MUs2突出的凸部PR1，以及形成在凸部PR1的兩旁的複數個凹部DT1。另外，金屬圖案MPH的邊MHs1，在俯視下，具有向金屬圖案MPV的邊MVs2突出的凸部PR1，以及形成在凸部PR1的兩旁的複數個凹部DT1。另外，金屬圖案MPH的邊MHs1，在俯視下，具有向金屬圖案MPW的邊MWs2突出的凸部PR1，以及形成在凸部PR1的兩旁的複數個凹部DT1。
另外，金屬圖案MPU的邊MUs2，在俯視下，具有向金屬圖案MPH的邊MHs1突出的凸部PR2，以及形成在複數個凸部PR2之間的凹部DT2。另外，金屬圖案MPV的邊MVs2，在俯視下，具有向金屬圖案MPH的邊MHs1突出的凸部PR2，以及形成在複數個凸部PR2之間的凹部DT2。另外，金屬圖案MPW的邊MWs2，在俯視下，具有向金屬圖案MPH的邊MHs1突出的凸部PR2，以及形成在複數個凸部PR2之間的凹部DT2。
另外，金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW各自所具有的凸部PR2，以在俯視下向被複數個凹部DT1所包圍的區域突出的方式配置。
藉由具備上述構造，便可使設置於陶瓷基板CS1的區域EX1，沿著陶瓷基板CS1的長邊方向（亦即X方向）曲折狀延伸。
另外，在圖9所示之例中，金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW各自所具有的凸部PR2，在俯視下，設置在被複數個凹部DT1所包圍的區域內。換言之，在俯視下，複數個凸部PR1，設置在複數個凹部DT2內，複數個凸部PR2，設置在複數個凹部DT1內。藉此，可獲得以下的功效。亦即，如圖9所示的，可縮短區域EX1的Y方向的寬度WEX1。因此，如圖5所示的，可縮短將高壓側的開關元件（亦即半導體晶片CTH）與金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW分別電連接的接線BW的長度。詳細而言，將半導體晶片CTH與金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW分別電連接的接線BW，一側的端部與凸部PR2（參照圖9）接合。
在圖10所示之變化實施例的陶瓷基板CS2的情況下，區域EX1，係沿著陶瓷基板CS1的長邊方向（亦即X方向）曲折狀延伸，此點與圖9所示之陶瓷基板CS1相同。因此，可抑制在區域EX1中發生上述裂縫。然而，若著眼於區域EX1的Y方向的寬度WEX1，由於在陶瓷基板CS2中，凸部PR2在俯視下並未設置在被凹部DT1所包圍的區域內，故區域EX1的寬度WEX1比圖9所示之陶瓷基板CS1的區域EX1更大。
若縮小寬度WEX1，如上所述的，便可縮短將半導體晶片CTH與金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW分別電連接的接線BW的長度。此時，在圖6所示之電路中，可降低連接高壓側的電晶體Q1與輸出節點的傳送路徑的阻抗分量。因此，如圖9所示的，藉由凸部PR2在俯視下係設置在被凹部DT1所包圍之區域內此點，便可降低連接高壓側的開關元件與輸出節點的傳送路徑的阻抗分量，並使變流器電路的輸出更穩定。亦即，可使變流器電路的電氣特性提高。
另外，若著眼於使連接高壓側的開關元件與輸出節點的傳送路徑的阻抗分量降低的觀點，則以下的構造為更佳的態樣。亦即，如圖5所示的，宜將半導體晶片CTH與金屬圖案MPU以複數條接線BW電連接，將半導體晶片CTH與金屬圖案MPV以複數條接線BW電連接，並將半導體晶片CTH與金屬圖案MPW以複數條接線BW電連接。像這樣，藉由使接線BW的數目為複數條，便可使連接高壓側的開關元件與輸出節點的傳送路徑的剖面積增大，故可使阻抗分量降低。
另外，本實施態樣，係顯示出使用接線BW作為將半導體晶片CP與金屬圖案MP電連接的構件的例子，惟作為變化實施例，可使用形成帶狀的金屬（例如鋁帶）。又或者，亦可使用形成圖案的金屬板（銅扣夾），並透過焊料連接。此時，比起使用複數條接線BW的態樣而言更可降低阻抗。
另外，如上所述的，當將高壓側的開關元件與輸出節點利用複數條接線BW電連接時，各接線BW的長度宜縮短。亦即，如圖9所示的，宜使凸部PR2的面積擴大。在圖9所示之例中，複數個凸部PR2的面積，比金屬圖案MPH的複數個凸部PR1之各自的面積更大。藉此，便可確保用來連接複數條接線BW的空間。
另外，藉由上述構造，雖可抑制在圖9所示之區域EX1中發生上述裂縫的情況，惟宜在區域EX2中也抑制裂縫的發生。因此，宜也對區域EX2實施與區域EX1相同的對策。
詳細而言，金屬圖案MPU的邊MUs1，在俯視下，具有向金屬圖案MPL的邊MLs2突出的凸部PR3，以及形成在複數個凸部PR3之間的凹部DT3。另外，金屬圖案MPV的邊MVs1，在俯視下，具有向金屬圖案MPL的邊MLs2突出的凸部PR3，以及形成在複數個凸部PR3之間的凹部DT3。另外，金屬圖案MPW的邊MWs1，在俯視下，具有向金屬圖案MPL的邊MLs2突出的凸部PR3，以及形成在複數個凸部PR3之間的凹部DT3。
另外，金屬圖案MPL的邊MLs2，在俯視下，具有向金屬圖案MPU的邊MUs1突出的凸部PR4，以及形成在凸部PR4的兩旁的複數個凹部DT4。另外，金屬圖案MPL的邊MLs2，在俯視下，具有向金屬圖案MPV的邊MVs1突出的凸部PR4，以及形成在凸部PR4的兩旁的複數個凹部DT4。另外，金屬圖案MPL的邊MLs2，在俯視下，具有向金屬圖案MPW的邊MWs1突出的凸部PR4，以及形成在凸部PR4的兩旁的複數個凹部DT4。
另外，金屬圖案MPL所具有的複數個凸部PR4，在俯視下，以分別向金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW所具有的凹部DT3突出的方式配置。
藉由具備上述構造，便可使設置於陶瓷基板CS1的區域EX2，沿著陶瓷基板CS1的長邊方向（亦即X方向）曲折狀延伸。
另外，從縮短區域EX2的寬度的觀點來看，如圖9所示的，金屬圖案MPL所具有的複數個凸部PR4，在俯視下，宜設置在被金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW各自所具有之凹部DT3包圍的區域內。藉此，便可縮短將圖5所示之低壓側的開關元件（亦即半導體晶片CTL）與金屬圖案MPL電連接的接線BW的長度。亦即，可降低圖6所示的輸入低壓側的電位E2的傳送路徑的阻抗分量。
另外，在圖9所示之例中，複數個凸部PR4的面積，比複數個凸部PR3的面積更大。藉此，便可確保用來連接將半導體晶片CTL與金屬圖案MPL電連接的複數條接線BW的空間。
另外，如上所述的，已知在圖14所示之區域EX1以及區域EX2，裂縫容易發生，惟在金屬圖案MPH的邊MHs2與複數個金屬圖案MPT之間的區域，以及金屬圖案MPL的邊MLs1與複數個金屬圖案MPT之間的區域，上述裂縫不易發生。
因此，裂縫不易發生的區域，亦即，金屬圖案MPH的邊MHs2與複數個金屬圖案MPT之間的區域，以及金屬圖案MPL的邊MLs1與複數個金屬圖案MPT之間的區域，如圖9所示的，沿著X方向直線延伸。換言之，金屬圖案MPH的邊MHs2以及金屬圖案MPL的邊MLs1，分別沿著X方向直線延伸。由於連結陶瓷基板CS1的短邊（基板邊CSs3以及基板邊CSs4）的中心的中心線（圖9以及圖14所示之假想線VL1），存在於金屬圖案MPH的邊MHs1與金屬圖案MPL的邊MLs2之間，故邊MHs2以及邊MLs1各自到假想線VL1的距離較遠。
當像這樣 使金屬圖案MPH的一側的長邊以曲折狀延伸的方式形成，並使另一側的長邊以直線的方式形成時，便可使金屬圖案MPH的面積擴大。而且，由於圖5所示之半導體晶片CTH以及半導體晶片CD變得更容易搭載，故金屬圖案MPH上的半導體晶片CP也變得更容易布局。另一方面，當使金屬圖案MPL的一側的長邊以曲折狀延伸的方式形成，並使另一側的長邊以直線的方式形成時，可使金屬圖案MPL的面積擴大。
＜半導體裝置的製造方法＞ 接著，針對用圖1～圖10所説明的半導體裝置PKG1的製造步驟，沿著圖11所示的步驟流程進行説明。圖11，係表示圖2所示之半導體裝置的組裝流程的説明圖。
＜準備基板＞ 首先，在圖11所示之基板準備步驟中，準備圖9所示之陶瓷基板。在本步驟中準備陶瓷基板CS1。在本步驟中所準備的陶瓷基板CS1，例如係以氧化鋁為主成分的陶瓷，並於頂面CSt以及底面CSb（參照圖4）接合了複數個金屬圖案MP。
該等複數個金屬圖案MP，例如，係於銅（Cu）膜的表面堆疊鎳（Ni）膜的堆疊膜，並利用共晶反應直接接合於陶瓷基板CS1的頂面CSt或底面CSb。另外，係利用電鍍法將鎳膜堆疊於銅膜。
另外，關於複數個金屬圖案MP的形狀或布局，由於係如用圖9、圖10以及圖14所已説明者，故省略重複説明。
＜固晶＞ 接著，在圖11所示之固晶步驟中，如圖12所示的，在陶瓷基板CS1的金屬圖案MP上，搭載複數個半導體晶片CP。圖12，係表示在圖11所示之固晶步驟於陶瓷基板上搭載複數個半導體晶片的狀態的俯視圖。
在本步驟中，於複數個金屬圖案MP之中的受到高壓側的電位E1（參照圖6）的供給的金屬圖案MPH，搭載了複數個（在本實施態樣中為3個）半導體晶片CTH以及複數個（在本實施態樣中為3個）半導體晶片CD。另外，於複數個金屬圖案MP之中的連接於交流電力的輸出端子的金屬圖案MPU、MPV、MPW，分別搭載了1個半導體晶片CTL以及1個半導體晶片CD。另外，於複數個金屬圖案MP之中的受到低壓側的電位E2（參照圖6）的供給的金屬圖案MPL，並未搭載半導體晶片CP。另外，於複數個金屬圖案MP之中的用來連接輸入輸出用的端子LD（參照圖5）的複數個金屬圖案MPT，並未搭載半導體晶片CP。
另外，如圖8所示的，在本步驟中，複數個半導體晶片CP，分別在使半導體晶片CP的底面CPb與金屬圖案MP的頂面互相對向的狀態下，以所謂正面朝上安裝方式搭載。另外，於半導體晶片CP的底面CPb，形成了電極PDK、PDC，為了將電極PDK、PDC與金屬圖案MP電連接，半導體晶片CP係透過焊料SD搭載。
透過焊料搭載半導體晶片CP的方法，依照以下的方式進行。首先，於半導體晶片的搭載預定區域，塗布膠狀的焊料。該膠狀的焊料，包含焊料成分以及助焊劑成分。接著，準備複數個半導體晶片CP（圖11所示之半導體晶片準備步驟），並將其分別壓置在焊料上。在複數個半導體晶片CP透過膠狀的焊料半接合於金屬圖案MP上的狀態下，對焊料實施迴焊處理（加熱處理）。藉由該迴焊處理，焊料熔化，一側與金屬圖案MP接合，另一側與半導體晶片CP的電極PDK、PDC接合。然後藉由冷卻焊料，使其硬化，各半導體晶片CP便固定在金屬圖案MP上。
另外，除了半導體晶片CP之外，當欲搭載例如晶片電容等半導體晶片CP以外的晶片零件（電子零件、功能性元件）時，可在本步驟中一併搭載之。
＜結合接線＞ 接著，在圖11所示之接線結合步驟中，如圖13所示的，使半導體晶片CP與金屬圖案MP透過接線（導電性構件）BW電連接。圖13，係表示將圖12所示之複數個半導體晶片與複數個金屬圖案透過接線電連接的狀態的俯視圖。
在本步驟中，將高壓側的複數個半導體晶片CTH的射極的電極PDE（參照圖8）與複數個金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW分別透過複數條接線BW電連接。如上所述的，複數條接線BW分別與圖9所示之凸部PR2接合。
另外，在本步驟中，將低壓側的複數個半導體晶片CTL的射極的電極PDE（參照圖8）與複數個金屬圖案MPL分別透過複數條接線BW電連接。如上所述的，複數條接線BW分別與圖9所示的凸部PR4接合。
另外，在本步驟中，高壓側的複數個半導體晶片CTH的閘極的電極PDG（參照圖8）以及低壓側的複數個半導體晶片CTL的閘極的電極PDG，分別與複數個金屬圖案MPT透過接線BW電連接。
另外在本步驟中，高壓側的複數個半導體晶片CD的陽極的電極PDA，與金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，還有複數個金屬圖案MPT，分別透過複數條接線BW電連接。亦可如圖13所示的以一條接線BW將複數個部位電連接。在圖13所示之例中，首先，將接線BW的一側的端部連接於複數個金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW其中任一圖案。此時，如上所述的，將接線BW的端部接合於圖9所示的凸部PR2。接著，將接線BW的中間部分連接於半導體晶片CD的陽極的電極PDA。接著，將接線BW的另一側的端部接合於金屬圖案MPT。
另外在本步驟中，低壓側的複數個半導體晶片CD的陽極的電極PDA，與複數個金屬圖案MP，分別透過複數條接線BW電連接。
另外，在本實施態樣中，係顯示出使用接線作為將半導體晶片CP與金屬圖案MP電連接的構件的例子，惟作為變化實施例，亦可使用形成帶狀的金屬（例如鋁帶）。又或者，亦可使用形成圖案的金屬板（銅扣夾），並透過焊料連接。
＜搭載端子＞ 接著，在圖11所示之端子搭載步驟中，如圖5所示的，在複數個金屬圖案MP上搭載端子LD。端子LD，係用來將複數個金屬圖案與圖中未顯示的外部裝置電連接的導線端子，並將細長狀延伸的一側的端部連接於金屬圖案MP。在圖4所示之例中，複數個端子LD，分別透過焊料SD搭載在金屬圖案MP上。
另外，在圖5所示之例中，於複數個金屬圖案MP之中的受到高壓側的電位的供給的金屬圖案MPH以及受到低壓側的電位的供給的金屬圖案MPL，分別在長邊方向的兩端（作為短邊的基板邊CSs3側以及基板邊CSs4側）搭載了端子LD。另外，於複數個金屬圖案MPT，分別搭載了各一個端子LD。另外，於金屬圖案MPU、金屬圖案MPV以及金屬圖案MPW，均並未搭載端子LD。
＜安裝蓋材＞ 接著，在圖11所示之蓋材安裝步驟中，如圖4所示的，以覆蓋陶瓷基板CS1的頂面CSt的方式將蓋材CV接合固定。陶瓷基板CS1的頂面CSt的周緣部位與蓋材CV，透過接合材料BD1接合固定。
此時，於蓋材CV的頂面CVt形成了複數個貫通孔THL，複數個端子LD分別插入複數個貫通孔THL。
另外，在圖4所示之例中，蓋材CV係形成了複數個貫通孔THL的部分與接合固定於陶瓷基板CS1的部分一體成型。然而，作為變化實施例，亦可將接合固定於陶瓷基板CS1的部分與形成了複數個貫通孔THL的部分設置成可分離的獨立構件。此時，即使在端子LD的布局改變的情況下，只要交換形成了複數個貫通孔THL的部分即可。
＜封裝＞ 接著，在圖11所示之封裝步驟中，如圖4所示的，對陶瓷基板CS1與蓋材CV所包圍的空間內供給封裝材料MG，將複數個端子LD之各自的一部分、複數個半導體晶片CP以及複數條接線BW封裝起來。封裝材料MG，係膠狀的材料，於蓋材CV的一部分形成圖中未顯示的供給用的貫通孔，並從貫通孔填充膠狀的封裝材料MG。
藉由以上的各步驟，製得用圖1～圖10所説明的半導體裝置PKG1。之後，進行外觀檢査或電性試驗等必要的檢査、試驗，並出貨。或者，組裝於圖1所示之電力轉換系統。
＜變化實施例＞ 以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於上述實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。另外，雖在上述實施態樣中亦針對若干變化實施例進行説明，惟以下針對上述實施態樣所説明之變化實施例以外的代表性變化實施例進行説明。
＜變化實施例1＞ 例如，上述實施態樣，係針對用3個高壓側用的電晶體Q1以及3個低壓側用的電晶體Q1作為開關元件輸出三相交流電力的電力轉換電路進行説明，惟開關元件的數目存在各種的變化實施態樣。
例如，若用一個高壓側用的電晶體與一個低壓側用的電晶體，構成半橋電路，便可輸出單相交流電力。另外，當用全橋電路輸出單相交流電力時，係使用4個電晶體Q1。
此時，由於為了使受到高壓側的電位的供給的金屬圖案MP的阻抗降低，而於一個金屬圖案MP搭載複數個開關元件，故金屬圖案MP的一邊的長度變長。因此，如上述實施態樣所説明的，對向金屬圖案MP的長邊且並未被金屬圖案MP所覆蓋的區域，以沿著長邊的延伸方向曲折狀延伸的方式形成，藉此便可抑制在該區域中發生裂縫。
＜變化實施例2＞ 又例如，上述實施態樣，係針對在高壓側用的金屬圖案MPH與低壓側用的金屬圖案MPL之間並排配置金屬圖案MPU、MPV、MPW作為陶瓷基板CS1上的金屬圖案MP的布局的實施態樣進行説明。
然而，作為變化實施例，亦可在高壓側用的金屬圖案MPH與沿著X方向並排的金屬圖案MPU、MPV、MPW之間設置低壓側用的金屬圖案MPL。此時，宜於低壓側用的金屬圖案MPL所具有的邊之中的與金屬圖案MPH互相對向的邊MLs2（參照圖9），設置凸部PR4（參照圖9）以及凸部PR4的兩旁的凹部DT4（參照圖9）。另外，設置在金屬圖案MPH與金屬圖案MPL之間，且從金屬圖案MP露出的區域，宜沿著金屬圖案MPH的延伸方向曲折狀延伸。
另外，宜於低壓側用的金屬圖案MPL所具有的邊之中的與金屬圖案MPU、MPV、MPW分別互相對向的邊（圖式省略）設置凹部以及上述凹部的兩旁的凸部。
＜變化實施例3＞ 另外，例如，如上所述的係針對各種的變化實施例進行説明，惟亦可將上述所説明的各變化實施例組合應用之。
此外，以下記載實施態樣所記載之內容的一部分。
（1）一種半導體裝置的製造方法，其特徵為包含：（a）準備具有第1面與位於該第1面的相反側的第2面，且於該第1面形成了複數個金屬圖案的陶瓷基板的步驟；（b）於該複數個金屬圖案之中的第1金屬圖案搭載複數個第1半導體晶片的步驟；以及（c）將該複數個第1半導體晶片之中的至少一部分與該複數個金屬圖案之中的第2金屬圖案電連接的步驟；該複數個金屬圖案具有：第1金屬圖案，其具備第1邊，且搭載了該複數個半導體晶片之中的複數個第1半導體晶片；以及第2金屬圖案，其具有與該第1金屬圖案的該第1邊互相對向的第2邊；在該陶瓷基板的該第1面之中，設置在該第1金屬圖案與該第2金屬圖案之間，且從該複數個金屬圖案露出的第1區域，沿著該第1金屬圖案所延伸的第1方向，曲折狀延伸。
BD1‧‧‧接合材料
BW‧‧‧接線（導電性構件）
CD、CP、CTH、CTL‧‧‧半導體晶片
CMD‧‧‧控制電路
CNV‧‧‧變壓器電路
CPb‧‧‧底面
CPt‧‧‧頂面
CS1、CS2、CSh1‧‧‧陶瓷基板
CSb‧‧‧底面
CSs1、CSs2、CSs3、CSs4‧‧‧基板邊
CSt‧‧‧頂面
CV‧‧‧蓋材（帽蓋、蓋構件）
CVb‧‧‧底面
CVs1、CVs2、CVs3、CVs4‧‧‧邊
CVt‧‧‧頂面
D1‧‧‧二極體
DT1、DT2、DT3、DT4‧‧‧凹部
DTC‧‧‧配電電路
E1、E2‧‧‧電位
EX1、EX2‧‧‧區域
FLG‧‧‧凸緣部
INV‧‧‧變流器電路
LD‧‧‧端子
HT、LT‧‧‧端子
MG‧‧‧封裝材料
MHs1、MHs2、MLs1、MLs2、MUs1、MUs2、MVs1、MVs2、MWs1、MWs2‧‧‧邊
MP、MPB、MPH、MPL、MPT、MPU、MPV、MPW‧‧‧金屬圖案
MPm‧‧‧頂面
PD、PDA、PDC、PDE、PDG、PDK‧‧‧電極
PKG1‧‧‧半導體裝置
PKT‧‧‧收納部（袋部）
PR1、PR2、PR3、PR4‧‧‧凸部
Q1‧‧‧電晶體
SCM‧‧‧太陽電池模組
SD‧‧‧焊料
THH、THL‧‧‧貫通孔
U、V、W‧‧‧節點
UT、VT、WT‧‧‧輸出端子
VL1‧‧‧假想線（中心線）
WEX1‧‧‧寬度
X、Y、Z‧‧‧方向
A-A‧‧‧剖面線
［圖1］係表示組裝了實施態樣之半導體裝置的電力轉換系統的構造例的説明圖。 ［圖2］係表示圖1所示之半導體裝置的外觀的立體圖。 ［圖3］係表示圖2所示之半導體裝置的背面側的俯視圖。 ［圖4］係沿著圖3的A－A線的剖面圖。 ［圖5］係表示圖3所示之陶瓷基板的頂面側的布局的俯視圖。 ［圖6］係以示意方式表示圖5所示之複數個半導體晶片所構成之變流器電路的説明圖。 ［圖7］係將圖5所示之半導體晶片的周邊部位放大表示的放大俯視圖。 ［圖8］係沿著圖7的A－A線的放大剖面圖。 ［圖9］係表示圖5所示之複數個金屬圖案的布局的俯視圖。 ［圖10］係表示相對於圖9的變化實施例的俯視圖。 ［圖11］係表示圖2所示之半導體裝置的組裝流程的説明圖。 ［圖12］係表示在圖11所示之固晶步驟中於陶瓷基板上搭載了複數個半導體晶片的狀態的俯視圖。 ［圖13］係表示將圖12所示之複數個半導體晶片與複數個金屬圖案透過接線電連接的狀態的俯視圖。 ［圖14］係表示相對於圖9的檢討例的俯視圖。
CS1‧‧‧陶瓷基板
CSs1、CSs2、CSs3、CSs4‧‧‧基板邊
CSt‧‧‧頂面
DT1、DT2、DT3、DT4‧‧‧凹部
EX1、EX2‧‧‧區域
LD‧‧‧端子
MHs1、MHs2、MLs1、MLs2、MUs1、MUs2、MVs1、MVs2、MWs1、MWs2‧‧‧邊
MP、MPH、MPL、MPT、MPU、MPV、MPW‧‧‧金屬圖案
PKG1‧‧‧半導體裝置
PR1、PR2、PR3、PR4‧‧‧凸部
VL1‧‧‧假想線(中心線)
WEX1‧‧‧寬度
Y、Z‧‧‧方向

Claims (19)

  1. 一種半導體裝置，其特徵為包含： 陶瓷基板，其具有第1面以及位於該第1面的相反側的第2面； 複數個金屬圖案，其形成於該陶瓷基板的該第1面；以及 複數個半導體晶片，其搭載於該複數個金屬圖案之中的一部分； 該複數個金屬圖案具有： 第1金屬圖案，其具備第1邊，並搭載了該複數個半導體晶片之中的複數個第1半導體晶片；以及 第2金屬圖案，其具備與該第1金屬圖案的該第1邊互相對向的第2邊，且與該第1金屬圖案相互分離； 該第1金屬圖案的該第1邊，在俯視下，具有向該第2金屬圖案的該第2邊突出的複數個第1凸部，以及形成在該複數個第1凸部之間的第1凹部； 該第2金屬圖案的該第2邊，在俯視下，具有向該第1金屬圖案的該第1邊突出的第2凸部，以及形成在該第2凸部的兩旁的複數個第2凹部； 該複數個第1凸部係以向該複數個第2凹部突出的方式設置，而該第2凸部係以向該第1凹部突出的方式設置。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該陶瓷基板的該第1面具有：沿著第1方向延伸的第1基板邊、位於該第1基板邊的相反側的第2基板邊、沿著與該第1方向交叉的第2方向延伸的第3基板邊，以及位於該第3基板邊的相反側的第4基板邊； 該第1基板邊以及該第2基板邊的長度，比該第3基板邊以及該第4基板邊的長度更長； 該第1金屬圖案的該第1邊以及該第2金屬圖案的該第2邊，分別沿著該第1方向設置。
  3. 如申請專利範圍第1項之半導體裝置，其中， 對該第1金屬圖案，供給第1電位； 對該第2金屬圖案，供給與該第1電位不同的第2電位。
  4. 如申請專利範圍第1項之半導體裝置，其中， 在俯視下，該複數個第1凸部，設置在被該複數個第2凹部所包圍的區域內；該第2凸部，設置在被該第1凹部所包圍的區域內。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該複數個第1半導體晶片之中的至少一部分，透過複數條接線與該第2金屬圖案電連接； 該複數條接線，分別接合於該第2金屬圖案的該第2凸部。
  6. 如申請專利範圍第5項之半導體裝置，其中， 該第2凸部的面積，比該複數個第1凸部之各自的面積更大。
  7. 如申請專利範圍第1項之半導體裝置，其中， 該第2金屬圖案，具備位於該第2邊的相反側的第3邊； 該複數個金屬圖案具有第3金屬圖案，其具備與該第2金屬圖案的該第3邊互相對向的第4邊，且與該第1金屬圖案以及該第2金屬圖案相互分離； 該第2金屬圖案的該第3邊，在俯視下，具有向該第3金屬圖案的該第4邊突出的複數個第3凸部，以及形成在該複數個第3凸部之間的第3凹部； 該第3金屬圖案的該第4邊，在俯視下，具有向該第2金屬圖案的該第3邊突出的第4凸部，以及形成在該第4凸部的兩旁的複數個第4凹部； 該複數個第3凸部係以向該複數個第4凹部突出的方式設置，而該第4凸部係以向該第3凹部突出的方式設置。
  8. 如申請專利範圍第7項之半導體裝置，其中， 該複數個第1凸部設置在被該複數個第2凹部所包圍的區域內，而該第2凸部設置在被該第1凹部所包圍的區域內。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該複數個第1半導體晶片之中的至少一部分，透過複數條接線與該第2金屬圖案電連接； 該複數條接線，分別接合於該第2金屬圖案的該第2凸部。
  10. 如申請專利範圍第9項之半導體裝置，其中， 該第2凸部的面積，比該複數個第1凸部之各自的面積更大。
  11. 如申請專利範圍第7項之半導體裝置，其中， 該陶瓷基板的該第1面具有：沿著第1方向延伸的第1基板邊、位於該第1基板邊的相反側的第2基板邊、沿著與該第1方向交叉的第2方向延伸的第3基板邊，以及位於該第3基板邊的相反側的第4基板邊； 該第1基板邊以及該第2基板邊的長度，比該第3基板邊以及該第4基板邊的長度更長； 該複數個金屬圖案具有複數個第4金屬圖案，該複數個第4金屬圖案係配置在該陶瓷基板的該第1基板邊與該第1金屬圖案之間以及該陶瓷基板的該第2基板邊與該第3金屬圖案之間； 該第1金屬圖案，具備位於該第1邊的相反側，且以與該複數個第4金屬圖案互相對向的方式沿著該第1方向直線延伸的第5邊； 該第3金屬圖案，具備位於該第4邊的相反側，且以與該複數個第4金屬圖案互相對向的方式沿著該第1方向直線延伸的第6邊； 連結該陶瓷基板的該第3基板邊的中心與該第4基板邊的中心的第1假想線，存在於該第1金屬圖案的該第1邊與該第3金屬圖案的該第4邊之間。
  12. 如申請專利範圍第1項之半導體裝置，其中， 該複數個金屬圖案具有： 該第1金屬圖案，其受到第1電位的供給； 第3金屬圖案，其受到比該第1電位更低的第2電位的供給；以及 複數個該第2金屬圖案，其設置在該第1金屬圖案與該第3金屬圖案之間，相互分離，且受到周期性變動的電位之供給； 該複數個半導體晶片之中的複數個第1半導體晶片，搭載在該第1金屬圖案上； 該複數個半導體晶片之中的複數個第2半導體晶片，分別搭載在複數個該第2金屬圖案上； 在該第1金屬圖案的該第1邊中，在俯視下，該複數個第1凸部與複數個該第1凹部交替排列； 複數個該第2金屬圖案，各自具有向該第1金屬圖案的該第1邊突出的該第2邊的該第2凸部，以及形成在該第2凸部的兩旁的複數個該第2凹部。
  13. 如申請專利範圍第12項之半導體裝置，其中， 該複數個第1凸部係設置在被複數個該第2凹部所包圍的區域內，而複數個該第2凸部係設置在被複數個該第1凹部所包圍的區域內。
  14. 如申請專利範圍第13項之半導體裝置，其中， 該複數個第1半導體晶片，透過複數條接線與複數個該第2金屬圖案分別電連接； 該複數條接線，分別接合於複數個該第2金屬圖案各自所具有的該第2凸部。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第2凸部的面積，比該複數個第1凸部之各自的面積更大。
  16. 一種半導體裝置，其特徵為包含： 陶瓷基板，其具有第1面以及位於該第1面的相反側的第2面； 複數個金屬圖案，其形成於該陶瓷基板的該第1面；以及 複數個半導體晶片，其搭載於該複數個金屬圖案之中的一部分； 該複數個金屬圖案具有： 第1金屬圖案，其具備第1邊，並搭載了該複數個半導體晶片之中的複數個第1半導體晶片，且受到第1電位的供給；以及 第2金屬圖案，其具備與該第1金屬圖案的該第1邊互相對向的第2邊，且受到與該第1電位不同的第2電位的供給； 在該陶瓷基板的該第1面之中，設置在該第1金屬圖案與該第2金屬圖案之間且從該複數個金屬圖案露出的第1區域，沿著該第1金屬圖案延伸的第1方向，曲折狀延伸。
  17. 如申請專利範圍第16項之半導體裝置，其中， 該陶瓷基板的該第1面具有：沿著該第1方向延伸的第1基板邊、位於該第1基板邊的相反側的第2基板邊、沿著與該第1方向交叉的第2方向延伸的第3基板邊，以及位於該第3基板邊的相反側的第4基板邊； 該第1基板邊以及該第2基板邊的長度，比該第3基板邊以及該第4基板邊的長度更長。
  18. 如申請專利範圍第16項之半導體裝置，其中， 該第2金屬圖案，具備位於該第2邊的相反側的第3邊； 該複數個金屬圖案具有第3金屬圖案，其具備與該第2金屬圖案的該第3邊互相對向的第4邊，且與該第1金屬圖案以及該第2金屬圖案相互分離； 在該陶瓷基板的該第1面之中，設置在該第2金屬圖案與該第3金屬圖案之間，且從該複數個金屬圖案露出的第2區域，沿著該第1方向曲折狀延伸。
  19. 如申請專利範圍第18項之半導體裝置，其中， 該陶瓷基板的該第1面具有：沿著第1方向延伸的第1基板邊、位於該第1基板邊的相反側的第2基板邊、沿著與該第1方向交叉的第2方向延伸的第3基板邊，以及位於該第3基板邊的相反側的第4基板邊； 該第1基板邊以及該第2基板邊的長度，比該第3基板邊以及該第4基板邊的長度更長； 該複數個金屬圖案具有複數個第4金屬圖案，該複數個第4金屬圖案配置在該陶瓷基板的該第1基板邊與該第1金屬圖案之間以及該陶瓷基板的該第2基板邊與該第3金屬圖案之間； 該第1金屬圖案，具備位於該第1邊的相反側，且以與該複數個第4金屬圖案互相對向的方式沿著該第1方向直線延伸的第5邊； 該第3金屬圖案，具備位於該第4邊的相反側，且以與該複數個第4金屬圖案互相對向的方式沿著該第1方向直線延伸的第6邊； 連結該陶瓷基板的該第3基板邊的中心與該第4基板邊的中心的第1假想線，存在於該第1金屬圖案的該第1邊與該第3金屬圖案的該第4邊之間。
TW104130363A 2014-09-30 2015-09-15 半導體裝置 TW201624666A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014199925A JP6357394B2 (ja) 2014-09-30 2014-09-30 半導体装置

Publications (1)

Publication Number Publication Date
TW201624666A true TW201624666A (zh) 2016-07-01

Family

ID=54238292

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104130363A TW201624666A (zh) 2014-09-30 2015-09-15 半導體裝置

Country Status (7)

Country Link
US (2) US9698125B2 (zh)
EP (1) EP3010040A1 (zh)
JP (1) JP6357394B2 (zh)
KR (1) KR20160038771A (zh)
CN (2) CN105470248B (zh)
HK (1) HK1224079A1 (zh)
TW (1) TW201624666A (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102143890B1 (ko) * 2013-10-15 2020-08-12 온세미컨덕터코리아 주식회사 파워 모듈 패키지 및 이의 제조 방법
JP6357394B2 (ja) * 2014-09-30 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置
DE102016008918B4 (de) 2016-07-21 2023-08-03 Mercedes-Benz Group AG Elektrode, elektrochemischer Energiespeicher mit einer Elektrode und Verfahren zur Herstellung einer Elektrode
JP6844993B2 (ja) * 2016-11-25 2021-03-17 古河電気工業株式会社 レーザ装置及び光源装置
EP3555914B1 (en) * 2016-12-16 2021-02-03 ABB Schweiz AG Power semiconductor module with low gate path inductance
JP6625044B2 (ja) * 2016-12-28 2019-12-25 三菱電機株式会社 半導体装置およびその製造方法
JP6717238B2 (ja) * 2017-03-07 2020-07-01 三菱マテリアル株式会社 ヒートシンク付パワーモジュール用基板
KR102391008B1 (ko) * 2017-08-08 2022-04-26 현대자동차주식회사 파워 모듈 및 그 파워 모듈을 포함하는 전력 변환 시스템
DE102017129707A1 (de) * 2017-12-13 2019-06-13 Semikron Elektronik Gmbh & Co. Kg Verfahren zur Herstellung eines leistungselektronischen Systems
DE112021002615T5 (de) 2020-08-05 2023-03-23 Rohm Co., Ltd. Halbleiterbauteil
US11678468B2 (en) * 2020-09-24 2023-06-13 Dana Tm4 Inc. High density power module
DE102020212748A1 (de) * 2020-10-08 2022-04-14 Zf Friedrichshafen Ag Leistungsmodul zum Betreiben eines Elektrofahrzeugantriebs mit einem Zwischenkreiskondensator
DE102022205513A1 (de) 2022-05-31 2023-11-30 Vitesco Technologies GmbH Halbbrückenmodul mit isolierten Anschlussflächen zwischen zwei Transistor-Streifenabschnitten

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085611A (ja) 1999-09-10 2001-03-30 Mitsubishi Electric Corp パワーモジュール
JP2003332481A (ja) 2002-05-10 2003-11-21 Sumitomo Metal Electronics Devices Inc 半導体モジュール用基板
JP4164810B2 (ja) * 2004-01-27 2008-10-15 富士電機デバイステクノロジー株式会社 電力用半導体モジュール
KR101493865B1 (ko) * 2007-11-16 2015-02-17 페어차일드코리아반도체 주식회사 구조가 단순화된 반도체 파워 모듈 패키지 및 그 제조방법
KR101505551B1 (ko) * 2007-11-30 2015-03-25 페어차일드코리아반도체 주식회사 온도 감지소자가 장착된 반도체 파워 모듈 패키지 및 그제조방법
JP2011077087A (ja) 2009-09-29 2011-04-14 Sumitomo Metal Electronics Devices Inc パワーモジュール用基板及びその製造方法
DE102009045181B4 (de) * 2009-09-30 2020-07-09 Infineon Technologies Ag Leistungshalbleitermodul
DE102010006850A1 (de) * 2010-02-04 2011-08-04 Compact Dynamics GmbH, 82319 Elektronische Baugruppe zum Schalten elektrischer Leistung
US9209176B2 (en) * 2011-12-07 2015-12-08 Transphorm Inc. Semiconductor modules and methods of forming the same
JP2012235164A (ja) * 2012-08-20 2012-11-29 Renesas Electronics Corp 半導体装置
JP6357394B2 (ja) * 2014-09-30 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20160093589A1 (en) 2016-03-31
EP3010040A1 (en) 2016-04-20
CN105470248B (zh) 2020-03-27
JP2016072421A (ja) 2016-05-09
US9698125B2 (en) 2017-07-04
KR20160038771A (ko) 2016-04-07
CN205039141U (zh) 2016-02-17
HK1224079A1 (zh) 2017-08-11
US20170263587A1 (en) 2017-09-14
US10236274B2 (en) 2019-03-19
CN105470248A (zh) 2016-04-06
JP6357394B2 (ja) 2018-07-11

Similar Documents

Publication Publication Date Title
TW201624666A (zh) 半導體裝置
JP6765469B2 (ja) パワーモジュール半導体装置
CN105470226B (zh) 半导体器件
CN106158839B (zh) 半导体器件
JP5259016B2 (ja) パワー半導体モジュール
US20120236500A1 (en) Wiring board and power conversion device
US9088226B2 (en) Power module for converting DC to AC
CN1797765A (zh) 功率模块、相脚和三相变换器
CN110506330B (zh) 功率电子模块以及包含该模块的电功率变换器
JP6148830B2 (ja) パワーモジュール半導体装置
JP6560407B2 (ja) 半導体装置
JP6574019B2 (ja) 半導体装置
JP7428679B2 (ja) パワー半導体装置および電力変換装置
CN218647917U (zh) 一种功率模块