KR102143890B1 - 파워 모듈 패키지 및 이의 제조 방법 - Google Patents

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Abstract

파워 모듈 패키지는, 기판과, 상기 기판 상에 배치되는 적어도 하나의 전극, 및 상기 기판의 적어도 일부를 덮고, 상기 전극을 수용하는 수용부를 구비하는 봉지부재를 포함하고, 상기 전극은 상기 봉지부재와 이격되는 것을 특징으로 한다.

Description

파워 모듈 패키지 및 이의 제조 방법{Power module package and method for manufacturing the same}
본 발명의 기술적 사상은 파워 모듈 패키지 및 이의 제조 방법에 관한 것으로, 단순화된 구조를 갖는 파워 모듈 패키지 및 이의 제조 방법에 관한 것이다.
최근 자동차, 산업기기 및 가전제품에 적용되는 전력 소자 산업이 발전함에 따라, 무게가 가볍고 크기가 작으면서도 성능이 우수한 전력 소자(power device)에 대한 요구가 증대되고 있다. 이에 따라, 하나의 패키지에 다수개의 반도체 칩을 탑재하는 멀티칩 파워 모듈 패키지가 일반화되고 있으며, 멀티칩 파워 모듈 패키지의 구조를 단순화시키고 크기를 축소시키기 위한 연구가 활발하게 진행되고 있다.
일 예로, 리드 프레임을 사용하지 않고 반도체 칩과 반도체 칩 외부의 단자들과의 연결을 위한 복수의 전극들을 상기 반도체 칩이 배열되는 기판상에 장착하여 몰딩시켜 주는 구조가 제안되었다. 상기 구조를 채용한 멀티칩 파워 모듈 패키지의 경우는, 고집적화 시에도 리드 프레임을 사용하지 않음에 따라 구조의 단순화 및 경박 단소화가 가능할 수 있으나, 전사 몰딩(transfer molding) 공정에서 빈번하게 전극이 파손되어 오작동 등이 유발되는 문제가 있었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 단순화된 구조를 가지면서도 전극의 파손이 효율적으로 방지되어 신뢰성의 향상이 가능한 파워 모듈 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 파워 모듈 패키지는, 기판과, 상기 기판 상에 배치되는 적어도 하나의 전극, 및 상기 기판의 적어도 일부를 덮고 상기 전극을 수용하는 수용부를 구비하는 봉지부재를 포함하고, 상기 전극은, 상기 봉지부재와 이격되는 것을 특징으로 한다.
일부 실시예에서, 상기 수용부는, 상기 기판의 상면을 향하는 방향에 대한 수직 단면이 닫힌 단면(closed cross-section)일 수 있다.
일부 실시예에서, 상기 수용부는, 상기 기판의 상면을 향하는 방향에 대한 수직 단면이 열린 단면(open cross-section)일 수 있다.
일부 실시예에서, 상기 수용부는, 두 개 이상의 전극을 수용할 수 있다.
일부 실시예에서, 상기 전극은, 상면 및 측면이 노출될 수 있다.
일부 실시예에서, 상기 전극의 상면은, 상기 기판의 상면을 기준으로 상기 봉지부재의 상면보다 높게 위치할 수 있다.
일부 실시예에서, 상기 전극은, 기둥 형상을 가질 수 있다.
일부 실시예에서, 상기 전극은, 상기 기판의 상면을 향하는 방향에 대한 수직 단면의 면적이 상기 기판의 상면을 향하는 방향을 따라 일정하거나 변할 수 있다.
일부 실시예에서, 상기 전극은, 상기 기판과 접하는 소켓부재 및 상기 소켓부재에 결합되는 핀 부재를 포함할 수 있다.
일부 실시예에서, 상기 소켓부재는, 상기 기판의 상면과 접하는 베이스부 및 상기 베이스부로부터 상기 기판의 상면을 향하는 방향을 따라 연장되며, 상기 핀 부재가 결합되는 홀이 형성된 바디부를 포함할 수 있다.
일부 실시예에서, 상기 핀 부재는, 상기 기판의 상면을 향하는 방향을 따라 연장되며, 상기 기판의 상면을 기준으로 상기 소켓부재의 높이보다 큰 높이를 가질 수 있다.
일부 실시예에서, 상기 기판은, 절연 바디와, 상기 절연 바디의 상면에 형성되고 상기 전극이 배치되는 상부 도전 패턴 및 상기 절연 바디의 하면에 형성되는 하부 도전 패턴을 포함할 수 있다.
일부 실시예에서, 상기 기판 상에 배치되는 적어도 하나의 반도체 칩, 및 상기 반도체 칩과 상기 전극을 전기적으로 연결시키는 배선부재를 더 포함할 수 있고, 상기 반도체 칩 및 상기 배선부재는, 상기 봉지부재에 의해 덮일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 파워 모듈 패키지의 제조 방법은, 기판 상에 적어도 하나의 반도체 칩을 배치하는 단계와, 상기 기판 상에 적어도 하나의 전극을 배치하는 단계와, 상기 반도체 칩과 상기 전극을 전기적으로 연결하는 배선부재를 형성하는 단계와, 하부 몰드 다이 상에 상기 기판을 장착하고, 상기 반도체 칩 및 상기 배선부재가 수용되는 제1 스페이스를 정의하는 제1 부분 및 상기 전극이 수용되는 제2 스페이스를 정의하는 제2 부분을 구비하는 상부 몰드 다이를 하부 몰드 다이와 결합하는 단계, 및 상기 기판의 적어도 일부, 상기 반도체 칩 및 상기 배선부재를 덮도록, 상기 제1 스페이스로 봉지부재를 주입하는 단계를 포함할 수 있다.
일부 실시예에서, 상기 봉지부재를 주입하는 단계는, 상기 제2 스페이스로 상기 봉지부재를 주입하지 않을 수 있다.
일부 실시예에서, 상기 제2 부분은, 상기 전극과 이격될 수 있다.
일부 실시예에서, 상기 제2 부분은, 상기 기판 상면을 기준으로 상기 제1 부분의 깊이보다 큰 깊이를 가질 수 있다.
본 발명의 기술적 사상에 의한 파워 모듈 패키지 및 이의 제조 방법은, 리드 프레임을 사용하지 않고, 또한 몰딩 공정에서 상부 몰드 다이가 전극과 이격되도록 함으로써, 봉지부재에 형성된 수용부 내에서 전극이 봉지부재와 이격되도록 배치되는 것을 특징으로 한다.
이로 인해 파워 모듈 패키지의 구조를 단순화하고 크기를 축소시킴과 동시에 몰드 다이에 의해 상기 전극이 파손되는 문제를 원천적으로 방지할 수 있게 된다. 따라서, 고집적화 시에도 파워 모듈 패키지의 오작동이 현저하게 줄어들어 파워 모듈 패키지의 신뢰성이 향상될 수 있으며, 제조 단계에서 불량이 감소됨에 따라 수율도 향상될 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 파워 모듈 패키지의 일 부분을 개략적으로 나타낸 사시도이고, 도 1b는 도 1a의 AA - AA' 선을 따라 취한 일부 구성들을 나타낸 단면도이고, 도 1c는 도 1a의 제1 전극의 구조를 설명하기 위한 도면들이다.
도 2a 내지 2g는 도 1a의 파워 모듈 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 3은 본 발명의 실시예의 변형에 따른 파워 모듈 패키지를 설명하기 위한 도면이다.
도 4a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 파워 모듈 패키지의 일 부분을 개략적으로 나타낸 사시도이고, 도 4b는 도 4a의 BB - BB' 선을 따라 취한 일부 구성들을 나타낸 단면도이고, 도 4c는 도 4a의 제1 전극 및 제6 수용부의 구조를 설명하기 위한 도면들이다.
도 5는 본 발명의 실시예의 변형에 따른 파워 모듈 패키지를 설명하기 위한 도면이다.
도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 파워 모듈 패키지의 일 부분을 개략적으로 나타낸 사시도이다.
도 7은 본 발명의 실시예의 변형에 따른 파워 모듈 패키지를 설명하기 위한 도면이다.
도 8a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 파워 모듈 패키지의 일 부분을 개략적으로 나타낸 사시도이고, 도 8b는 도 8a의 CC - CC' 선을 따라 취한 일부 구성들을 나타낸 단면도이고, 도 8c는 도 8a의 제3 전극의 일부 구조를 설명하기 위한 도면들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 파워 모듈 패키지(10_1)의 일 부분을 개략적으로 나타낸 사시도이고, 도 1b는 도 1a의 AA - AA' 선을 따라 취한 일부 구성들을 나타낸 단면도이고, 도 1c는 도 1a의 제1 전극(141)의 구조를 설명하기 위한 도면들이다.
도 1a 및 도 1b를 참조하면, 파워 모듈 패키지(10_1)는 기판(110)과, 기판(110) 상에 배치되는 제1 및 제2 반도체 칩(131, 133)과, 제1 내지 제3 배선부재(151, 153, 155)와, 기판(110)의 적어도 일부, 제1 및 제2 반도체 칩(131, 133), 및 제1 내지 제3 배선부재(151, 153, 155)를 덮고 복수의 제1 및 제2 수용부(A11, A12)를 구비하는 봉지부재측와, 각각 대응하는 복수의 제1 수용부(A11) 내에서 기판(110) 상에 배치되는 복수의 제1 전극(141), 및 각각 대응하는 복수의 제2 수용부(A12) 내에서 기판(110) 상에 배치되는 복수의 제2 전극(142)을 포함할 수 있다.
기판(110)은, 예컨대 DBC(direct bonding copper) 기판일 수 있다. 그러나 이에 한정되는 것은 아니다. 일부 실시예에서, 기판(110)은 DPC(direct plated copper) 기판, 또는 TFC(thick or thin film copper) 기판 일 수 있다. 다른 실시예에서, 기판(110)은 절연 금속 기판(insulated metal substrate) 또는 메탈라이징 세라믹(metallizing ceramic) 기판일 수 있다. 또 다른 실시예에서, 기판(110)은 예컨대 인쇄회로기판(PCB), 가요성 인쇄회로기판(flexible PCB)일 수 있다. 이하에서는, 설명의 편의를 위해 기판(110)이 DBC 기판인 경우를 예로 들어 설명한다.
기판(110)은, 절연 물질, 예컨대 세라믹 등으로 이루어지는 절연 바디(111), 절연 바디(111)의 상면에 형성된 상부 도전 패턴(113) 및 절연 바디(111)의 하면에 형성된 하부 도전 패턴(115)을 포함할 수 있다. 상부 도전 패턴(113)은, 서로 이격되거나 적어도 둘 이상이 상호 연결되는 제1 내지 제5 상부 도전 패턴(113a 내지 113e)을 포함할 수 있다. 한편, 하부 도전 패턴(115)은 열방출 효율을 증가시키기 위하여 봉지부재(160)의 외부로 노출될 수 있다. 도시되지는 않았으나, 일부 실시예에서 봉지부재(160)의 외부로 노출되는 하부 도전 패턴(115)은 히트 싱크와 결합될 수 있다. 제1 내지 제5 상부 도전 패턴(113a 내지 113e) 및 하부 도전 패턴(115)은 도전성 물질, 예컨대 구리 등으로 이루어질 수 있다.
기판(110)의 제2 상부 도전 패턴(113b) 상에는 제1 반도체 칩(131)이 배치될 수 있고, 기판(110)의 제5 상부 도전 패턴(113e) 상에는 제2 반도체 칩(133)이 배치될 수 있다.
제1 및 제2 반도체 칩(131, 133)은, 각각 전력용 반도체 소자 또는 제어용 반도체 소자를 포함할 수 있다. 예컨대, 제1 및 제2 반도체 칩(131, 133)은 바이폴라 정션 트랜지스터(BJT), 절연게이트 바이폴라 트랜지스터(IGBT) 또는 다이오드 소자를 포함할 수 있다. 또는, 제1 및 제2 반도체 칩(131, 133)은, 각각 서보 드라이버, 인버터, 전력 레귤레이터 또는 컨버터 등과 같은 전력 제어를 위한 모스펫(MOSFET)을 포함할 수 있다. 제1 및 제2 반도체 칩(131, 133)은, 각각 구동을 위한 다수의 수동소자들을 포함할 수도 있다.
제1 반도체 칩(131)과 제2 상부 도전 패턴(113b) 사이, 제2 반도체 칩(133)과 제5 상부 도전 패턴(113e) 사이에는 제1 접합부재(121)가 개재될 수 있다. 즉, 제1 및 제2 반도체 칩(131, 133)은, 각각 제1 접합부재(121)를 매개로 하여 대응하는 제2 및 제5 상부 도전 패턴(113b, 113e)과 본딩될 수 있다. 제1 접합부재(121)는, 예컨대 솔더 또는 금속 성분이 포함된 에폭시와 같은 도전성 접착 물질로 이루어질 수 있다.
제1 반도체 칩(131)은 제1 배선부재(151)를 통해 제1 상부 도전 패턴(113a)과 전기적으로 연결될 수 있다. 후술되는 바와 같이 제1 상부 도전 패턴(113a) 상에 제1 전극(141)이 배치되므로, 제1 반도체 칩(131)은 제1 전극(141)과 전기적으로 연결될 수 있다. 제1 배선부재(151)는 일정 폭 및 두께를 갖는 도전성 배선부재, 예컨대 본딩 클립(bonding clip) 또는 본딩 리본(bonding ribbon) 등으로 구성될 수 있다. 다른 실시예에서, 제1 배선부재(151)가 라인 형상의 본딩 와이어(bonding wire)로 구성될 수 있음은 물론이다.
제1 반도체 칩(131)은 제2 배선부재(153)를 통해 제3 상부 도전 패턴(113c)과 전기적으로 연결될 수 있다. 도 1b에서는 제3 상부 도전 패턴(113c)이 제1 및 제2 상부 도전 패턴(113a, 113b), 제4 및 제5 상부 도전 패턴들(113d, 113e)과 이격되는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 도시되지는 않았으나, 제3 상부 도전 패턴(113c)은 제1 및 제2 상부 도전 패턴(113a, 113b), 제4 및 제5 상부 도전 패턴들(113d, 113e) 중 적어도 하나와 연결될 수도 있다. 제2 배선부재(153)는, 예컨대 본딩 와이어로 구성될 수 있다.
제1 반도체 칩(131)이 IGBT로 구성되는 경우를 예로 들어, 제1 반도체 칩(131)와 제1 내지 제3 상부 도전 패턴(113a, 113b, 113c) 사이의 연결 관계를 더 상세히 설명한다. 제1 반도체 칩(131)의 상면에 상호 이격되도록 형성된 에미터 전극, 베이스 전극, 또는 게이트 전극 중 어느 하나 위에 제2 접합부재(123)가 형성되고, 제1 상부 도전 패턴(113a) 상에 제2 접합부재(123)가 형성되며, 제2 접합부재(123) 상에 제1 배선부재(151)가 본딩되어, 제1 반도체 칩(131)이 제1 상부 도전 패턴(113a)과 전기적으로 연결될 수 있다. 그리고, 제1 반도체 칩(131)의 상면에 상호 이격되도록 형성된 에미터 전극, 베이스 전극, 또는 게이트 전극 중 어느 하나와 제3 상부 도전 패턴(113c)이 제2 배선부재(153)에 의해 전기적으로 연결될 수 있다. 그리고, 제1 반도체 칩(131)의 하면에 형성된 컬렉터 전극이 제2 상부 도전 패턴(131b)과 전기적으로 연결될 수 있다.
제2 반도체 칩(133)은 제3 배선부재(155)를 통해 제4 상부 도전 패턴(113d)과 전기적으로 연결될 수 있다. 도 1b에서는 제4 상부 도전 패턴(113d)이 제1 내지 제3 상부 도전 패턴(113a, 113b, 113c), 및 제5 상부 도전 패턴(113e)과 이격되는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 도시되지는 않았으나, 제4 상부 도전 패턴(113d)은 제1 내지 제3 상부 도전 패턴(113a, 113b, 113c), 및 제5 상부 도전 패턴(113e) 중 적어도 하나와 연결될 수도 있다. 제2 배선부재(153)는, 예컨대 본딩 와이어로 구성될 수 있다.
그리고, 제2 반도체 칩(133)은 제5 상부 도전 패턴(113e) 상에 배치되므로 제2 전극(143)과 전기적으로 연결될 수 있다. 제3 배선부재(155)는, 예컨대 본딩 와이어일 수 있다.
제2 반도체 칩(133)과 제4 및 제5 상부 도전 패턴(113d, 113e) 사이의 연결 관계는, 전술한 제1 반도체 칩(133)과 유사하게 연결될 수 있으므로, 자세한 설명은 생략한다.
봉지부재(160)는 기판(110), 제1 및 제2 반도체 칩(131, 133)과 제1 내지 제3 배선부재(151, 153, 155)를 덮도록 형성될 수 있다. 봉지부재(160)는, 예컨대 에폭시 몰드 컴파운드(epoxy mold compound, EMC)일 수 있으나, 이에 한정되는 것은 아니다. 봉지부재(160)는, 예컨대 열경화성 물질, 열가소성 물질, UV 처리 물질, 또는 실리콘 계열 물질들 중 어느 하나로 이루어 질 수 있다.
봉지부재(160)는 복수의 제1 및 제2 수용부(A11, A12)를 구비할 수 있다. 도 1a에서는, 복수의 제1 및 제2 수용부(A11, A12)가 각각 Y 방향으로 배열되는 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 복수의 제1 및 제2 수용부(A11, A12)는 각각 X 방향으로 배열될 수 있다. 또는, 복수의 제1 및 제2 수용부(A11, A12)는 각각 서로 다른 방향으로 교차 배열될 수 있으며, 동일한 방향에서 서로 교번적으로 연속하여 배치될 수도 있다.
복수의 제1 및 제2 수용부(A11, A12)는 각각 봉지부재(160)에서 제1 및 제2 전극(141, 143)이 수용되는 공간을 정의하는 부분일 수 있다. 일부 실시예에서, 복수의 제1 및 제2 수용부(A11, A12)는 각각 제1 및 제2 전극(141, 143)이 수용되는 공간으로 봉지부재(160)를 관통하는 홀을 정의하는 부분일 수 있다.
복수의 제1 및 제2 수용부(A11, A12)는 Z 방향에 대한 수직 단면이 닫힌 단면(closed cross-section)일 수 있다. 즉, 복수의 제1 및 제2 수용부(A11, A12)는 상기 Z 방향에 대한 수직 단면의 형상이 닫힌 도형 형상을 가질 수 있다. 예컨대, 복수의 제1 및 제2 수용부(A11, A12)는 상기 Z 방향에 대한 수직 단면 형상이 닫힌 원형일 수 있다. 그러나 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 복수의 제1 및 제2 수용부(A11, A12)의 상기 Z 방향에 대한 수직 단면 형상은 닫힌 다각형일 수도 있다. 한편, 도 1a 및 도 1b에서 복수의 제1 및 복수의 제2 수용부(A11, A12) 각각은 균일한 폭을 갖는 것으로 도시되고 있으나 이에 한정되는 것은 아니다.
복수의 제1 수용부(A11)는 각각 제1 전극(141)을 수용할 수 있다. 즉, 복수의 제1 수용부(A11) 각각의 내부에서 기판(110) 상에는 제1 전극(141)이 배치될 수 있다. 상세하게는, 복수의 제1 수용부(A11) 각각의 내부에서 제1 전극(141)이 제1 접합 부재(121)를 매개로 하여 제1 상부 도전 패턴(113a) 상에 본딩될 수 있다. 제1 상부 도전 패턴(113a)이 제1 배선부재(151)를 통해 제1 반도체 칩(131)과 전기적으로 연결됨에 따라, 제1 전극(141)은 외부기기로부터 제공되는 전원 등을 제1 반도체 칩(131)으로 전송할 수 있다.
제1 전극(141)은 폭(w1)을 갖는 기둥(pillar) 형상을 가질 수 있다. 도 1a 및 도 1b에 도시된 바와 같이 제1 전극(141)은 상기 Z 방향에 대한 수직 단면 형상이 원형인 기둥 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 제1 전극(141)은 상기 Z 방향에 대한 수직 단면 형상이 다각형인 기둥 형상을 가질 수도 있다.
제1 전극(141) 구조에 대해 도 1c를 참조하여 더 자세히 설명한다. 도 1c를 참조하면, 제1 전극(141)은 (a)에 도시된 바와 같이 도전성 물질, 예컨대 Au로 이루어진 기둥 형상(141a)을 가질 수 있다. 또는, 제1 전극(141)은 (b)에 도시된 바와 같이 기둥 형상(141a)의 표면에 도전성 코팅막(142), 예컨대 Ni 또는 Sn이 더 형성된 구조를 가질 수 있다. 또는, 제1 전극(141)은 (c)에 도시된 바와 같이 역 T자형 구조의 기둥 형상(141b), 즉, 연장되는 방향에 대한 수직 단면 면적이 변하는 구조를 가질 수 있으며, 표면에 도전성 코팅막(142)이 더 형성된 구조를 가질 수 있다.
제1 전극(141)은 간격(d1)을 두고 대응하는 제1 수용부(A11)와 이격될 수 있다. 즉, 제1 전극(141)은 봉지부재(160)와 직접 접촉되지 않으며, 상면 및 측면이 외부로 노출될 수 있다. 이에 따라, 복수의 제1 수용부(A11)는 기판(110)의 상면을 노출시킬 수 있다. 예컨대, 복수의 제1 수용부(A11)는 각각 대응하는 제1 상부 도전 패턴(113a)의 일부를 노출시킬 수 있다. 또는, 복수의 제1 수용부(A11)는 각각 대응하는 제1 상부 도전 패턴(113a)의 일부와 절연 바디(111)의 일부를 함께 노출 시킬 수도 있다.
제1 전극(141)의 상면은 기판(110)의 상면을 기준으로 봉지부재(160)의 상면보다 높게 위치할 수 있다. 제1 전극(141)의 측면은, 봉지부재(160)의 두께에 대응하는 부분까지 대응하는 제1 수용부(A11)에 의해 포위될 수 있다. 즉, 제1 전극(141)의 측면 중 봉지부재(160)의 두께에 대응하는 부분은, 대응하는 제1 수용부(A11)와 전부 대면할 수 있다.
일부 실시예에서, 제1 전극(141)의 상면은 기판(110)의 상면을 기준으로 봉지부재(160)의 상면보다 낮게 위치할 수 있으며, 봉지부재(160)의 상면과 동일 평면을 이룰 수도 있다. 이 경우는, 제1 전극(141)의 측면이 전부 대응하는 제1 수용부(A11)에 의해 포위될 수 있다. 즉, 제1 전극(141)의 측면 전부가 대응하는 제1 수용부(A11)와 대면할 수 있다.
복수의 제2 수용부(A12)는 각각 제2 전극(143)을 수용할 수 있다. 즉, 복수의 제2 수용부(A12) 각각의 내부에서 기판(110) 상에는 제2 전극(143)이 배치될 수 있다. 상세하게는, 복수의 제2 수용부(A12) 각각의 내부에서 제2 전극(143)이 제1 접합 부재(121)를 매개로 제5 상부 도전 패턴(113e) 상에 본딩될 수 있다. 제5 상부 도전 패턴(113e) 상에 제2 반도체 칩(131)이 배치됨에 따라, 제2 전극(143)은 외부기기로부터 제공되는 다양한 신호들을 제2 반도체 칩(133)으로 전송할 수 있다.
제2 전극(143)은 폭(w2)을 갖는 기둥 형상을 가질 수 있다. 일부 실시예에서, 제2 전극(143)의 폭(w2)은 제1 전극(141)의 폭(w1)보다 작을 수 있다. 즉, 제1 전극(141)이 파워 전극으로 기능하고 제2 전극(143)이 신호 전극으로 기능하는 경우의 전류 정격(current rate)을 고려하여 제1 및 제2 전극(141, 143)의 폭의 크기를 조절할 수 있다.
제2 전극(143)도 상기 Z 방향에 대한 수직 단면 형상이 원형인 기둥 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 제1 전극(141)과 유사하게 상기 Z 방향에 대한 수직 단면 형상이 다각형인 기둥 형상을 가질 수도 있다. 또한, 도 1c에 도시된 제1 전극(141) 구조의 예들과 같이, 제2 전극(143)의 구조도 변형될 수 있음은 물론이다.
제2 전극(143)은 간격(d2)을 두고 대응하는 제2 수용부(A12)와 이격될 수 있다. 즉, 제2 전극(143)은 봉지부재(160)와 직접 접촉되지 않으며, 상면 및 측면이 외부로 노출될 수 있다. 이에 따라, 복수의 제2 수용부(A12)는 기판(110)의 상면을 노출시킬 수 있다. 예컨대, 복수의 제2 수용부(A12)는 각각 대응하는 제5 상부 도전 패턴(113e)의 일부를 노출시킬 수 있다. 또는, 복수의 제2 수용부(A12)는 각각 대응하는 제5 상부 도전 패턴(113e)의 일부와 절연 바디(111)의 일부를 함께 노출 시킬 수도 있다. 한편, 제2 전극(143)과 제2 수용부(A12) 사이의 간격(d2)은, 제1 전극(143)과 제1 수용부(A11) 사이의 간격(d1)보다 작을 수 있다. 그러나 이에 한정되는 것은 아니다. 제2 전극(143)과 제2 수용부(A12) 사이의 간격(d2)은, 제1 전극(143)과 제1 수용부(A11) 사이의 간격(d1)과 실질적으로 동일할 수 있다.
제2 전극(143)의 상면은 기판(110)의 상면을 기준으로 봉지부재(160)의 상면보다 높게 위치할 수 있다. 제2 전극(143)의 측면은 봉지부재(160)의 두께에 대응하는 부분이 제2 수용부(A12)에 의해 포위될 수 있다. 즉, 제2 전극(143)의 측면 중 봉지부재(160)의 두께에 대응하는 부분이 대응하는 제2 수용부(A12)와 전부 대면할 수 있다.
일부 실시예에서, 제2 전극(143)의 상면은 기판(110)의 상면을 기준으로 봉지부재(160)의 상면보다 낮게 위치할 수 있으며, 봉지부재(160)의 상면과 동일 평면을 이룰 수도 있다. 이 경우는, 제2 전극(143)의 측면이 전부 제2 수용부(A12)에 의해 포위될 수 있다. 즉, 제2 전극(143)의 측면 전부가 제2 수용부(A12)에 의해 포위될 수 있다.
한편, 도 1a 및 도 1b에서는 제2 전극(143)의 상면이 제1 전극(141)의 상면과 동일 평면을 이루는 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 제2 전극(143)의 상면은 기판(110)의 상면을 기준으로 제1 전극(141)의 상면보다 높거나 낮게 위치할 수도 있다.
이와 같이 파워 모듈 패키지(10_1)는, 각각 봉지부재(160)를 관통하는 홀을 정의하는 복수의 제1 및 제2 수용부(A11, A12) 내에서 대응하는 제1 및 제2 전극(141, 143)이 봉지부재(160)와 이격되도록 배치된 구조를 갖는다.
상기 구조는, 제1 및 제2 전극(141, 143)이 상부 몰드 다이(TMD, 도 2e 및 도 2f 참조)와 직접 접촉하지 않도록 함에 따라 형성된 구조로, 파워 모듈 패키지(10_1)는 제조 시 제1 및 제2 전극(141, 143)의 파손이 원천적으로 방지될 수 있어 신뢰성이 향상될 수 있다. 또한 파워 모듈 패키지(10_1)는 리드 프레임을 사용하지 않고 제1 및 제2 전극(141, 143)을 직접 기판(110) 상에 배치하는 구조를 채용하여 패키지 구조의 단순화 및 패키지의 경박 단소화가 가능해진다.
제1 전극(141)이 수용된 제1 수용부(A11) 및/또는 제2 전극(143)이 수용된 제2 수용부(A12) 내에는 충진재(미도시)가 형성될 수 있다. 상기 충진재는 제1 수용부(A11) 내에서 제1 전극(141) 이외의 공간의 전부 또는 일부를 채울 수 있다. 상기 충진재는 제2 수용부(A12) 내에서 제2 전극(143) 이외의 공간의 전부 또는 일부를 채울 수 있다.
상기 충진재는 봉지부재(160)와 제1 전극(141) 또는 봉지부재(160)와 제2 전극(143) 사이의 공간의 전부 또는 일부를 채울 수 있다. 상기 충진재는 제1 전극 또는 제2 전극(143)의 측면의 일부와 접할 수 있다.
상기 충진재는 별도로 형성되어 제1 수용부(A11) 및/또는 제2 수용부(A12)에 삽입될 수 있다. 또는 상기 충진재는 액상 형태로 제1 수용부(A11) 및/또는 제2 수용부(A12)에 주입된 후 경화시켜 형성할 수 있다.
도 2a 내지 2g는 도 1a의 파워 모듈 패키지(10_1)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 2a 내지 도 2g를 설명함에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 2a를 참조하면, 절연 바디(111)를 구비하고, 절연 바디(111)의 상면에 제1 내지 제5 상부 도전 패턴(113a 내지 113e)이 형성되고, 절연 바디(111)의 하면에 하부 도전 패턴(115)이 형성된 기판(110)을 준비한다.
도 2b를 참조하면, 제1 내지 제5 상부 도전 패턴(113a 내지 113e) 상에서 제1 및 제2 반도체 칩(131, 133)과 제1 및 제2 전극(141, 143) 등이 배치되는 영역 상에 제1 접합부재(121)를 형성한다. 제1 접합부재(121)는, 예컨대 솔더 또는 금속 성분이 포함된 에폭시와 같은 도전성 접착 물질로 이루어질 수 있다. 제1 접합부재(121)는, 예컨대 도팅(dotting) 방식, 스크린 프린팅(screen printing) 방식, 또는 디스펜싱(dispensing) 방식 등으로 형성할 수 있다.
도 2c를 참조하면, 오토 컴퍼넌트 마운터(auto component mounter, 도시 생략)를 이용하여 제1 접합부재(121) 상에 제1 및 제2 반도체 칩(131, 133)과 제1 및 제2 전극(141, 143)을 배치한다. 상세하게는, 제1 상부 도전 패턴(113a) 상의 제1 접합부재(121) 위로 제1 전극(141)을 배치하고, 제2 상부 도전 패턴(113b) 상의 제1 접합부재(121) 위로 제1 반도체 칩(131)을 배치하고, 제5 상부 도전 패턴(113e) 상의 제1 접합부재(121) 위로 제2 반도체 칩(133) 및 제2 전극(143)을 배치한다.
이어서, 리플로우 공정을 수행하여 제1 상부 도전 패턴(113a)과 제1 전극(141), 제2 상부 도전 패턴(113b)과 제1 반도체 칩(131), 제5 상부 도전 패턴(113ed)과 제2 반도체 칩(133) 및 제2 전극(143)을 본딩한다. 이 때, 제5 상부 도전 패턴(113e) 상의 제2 반도체 칩(133)과 제2 전극(143)이 전기적으로 연결된다.
한편, 도시되지는 않았으나, 제1 및 제2 반도체 칩(131, 133)이 접착 테이프와 같은 접합부재를 매개로 하여 대응하는 제2 및 제5 상부 도전 패턴(113b, 113e)에 접합되는 경우에는 변형된 순서로 공정이 진행될 수 있다.
예컨대, 도 2b 및 도 2c에서와 같이 먼저 제1 및 제2 전극(141, 143)을 대응하는 제1 및 제5 상부 도전 패턴(113a, 113e)에 접합한 후, 접착 테이프가 부착된 제1 및 제2 반도체 칩(131, 133)을 대응하는 제2 및 제5 상부 도전 패턴(113b, 113e)에 접합할 수 있다. 이와 반대로, 접착 테이프가 부착된 제1 및 제2 반도체 칩(131, 133)을 대응하는 제2 및 제5 상부 도전 패턴(113b, 113e)에 접합한 후, 도 2b 및 도 2c에서와 같이 제1 및 제2 전극(141, 143)을 대응하는 제1 및 제5 상부 도전 패턴(113a, 113e)에 접합할 수 있다.
한편, 도시되지는 않았으나, 기판(110) 상에 잔존하는 제1 접합부재(121)의 잔유물을 제거하기 위한 세정공정이 수행될 수 있다.
도 2d를 참조하면, 도 2b 및 도 2c에서와 유사하게, 제1 상부 도전 패턴(113a) 및 제1 반도체 칩(131) 각각의 본딩 영역에 제2 접합부재(123)를 형성하고, 제2 접합부재(123) 위로 제1 배선부재(151)를 배치한 후 리플로우 공정을 통해 제1 반도체 칩(131)과 제1 상부 도전 패턴(113a)을 전기적으로 연결한다. 이에 따라, 제1 반도체 칩(131)과 제1 전극(141)이 전기적으로 연결된다.
또한, 와이어 본딩 공정을 통해 제2 및 제3 배선부재(153, 155)를 형성하여, 제1 반도체 칩(131)을 제3 상부 도전 패턴(113c)과 전기적으로 연결하고, 제2 반도체 칩(131)을 제4 상부 도전 패턴(113d)과 전기적으로 연결한다.
도 2e 및 도 2f를 함께 참조하면, 제1 및 제2 반도체 칩(131, 133), 제1 및 제2 전극(141, 143), 및 제1 내지 제3 배선부재(151, 153, 155)가 형성된 기판(110)을 하부 몰드 다이(BMD) 상에 장착하고, 기판(110) 상면을 향하여 상부 몰드 다이(TMD)를 결합한 후 봉지물질, 예컨대, 에폭시 몰드 컴파운드와 같은 봉지물질을 상부 몰드 다이(TMD)가 정의하는 스페이스로 주입한 후 경화하여 봉지부재(160)를 형성한다. 즉, 전사 몰딩(transfer molding) 공정을 수행하여 봉지부재(160)를 형성한다.
상부 몰드 다이(TMD)는, 제1 및 제2 반도체 칩(131, 133), 및 제1 내지 제3 배선부재(151, 153, 155)를 수용할 수 있는 제1 스페이스(S1)를 정의하는 제1 부분(P1), 기판(110) 에지 측에서 제2 스페이스(S2)를 정의하는 제2 부분(P2), 제1 전극(141)을 수용할 수 있는 제3 스페이스(S3)를 정의하는 제3 부분(P3), 및 제2 전극(143)을 수용할 수 있는 제4 스페이스(S4)를 정의하는 제4 부분(P4)을 구비할 수 있다.
제3 및 제4 부분(P3, P4)은 각기 형성하고자 하는 제1 및 제2 수용부(A11, A12)의 형상에 대응하는 형상을 가질 수 있다.
제3 및 제4 부분(P3, P4)은, 기판(110) 상면을 기준으로 제1 및 제2 부분(P1, P2)의 깊이보다 큰 깊이를 가질 수 있다.
제3 및 제4 부분(P3, P4)은 각각의 폭이 제1 및 제2 전극(141, 143)의 폭(w1, w2)보다 큰 폭을 가질 수 있다. 즉, 제3 및 제4 부분(P3, P4)이 정의하는 제3 및 제4 스페이스(S3, S4)의 폭이 각각 대응하는 제1 및 제2 전극(141, 143)의 폭(w1, w2)보다 클 수 있다.
제3 및 제4 부분(P3, P4)이 정의하는 제3 및 제4 스페이스(S3, S4)의 폭은 서로 동일할 수 있다. 그러나 이에 한정되는 것은 아니며, 제3 및 제4 부분(P3, P4)이 정의하는 제3 및 제4 스페이스(S3, S4)의 폭은 서로 다를 수도 있다.
상기 전사 몰딩 공정 시, 제1 및 제2 부분(P1, P2)이 정의하는 제1 및 제2 스페이스(S1, S2)는 상기 봉지물질에 의해 채워지고, 제3 및 제4 부분(P3, P4)이 정의하는 제3 및 제4 스페이스(S3, S4)는 상기 봉지물질에 의해 채워지지 않게 된다.
이에 따라, 봉지부재(160)는 기판(110)의 적어도 일부, 제1 및 제2 반도체 칩(131, 133), 및 제1 내지 제3 배선부재(151, 153, 155)를 덮되, 각각 상면 및 측면이 노출되는 제1 및 제2 전극(141, 143)을 수용하는 제1 및 제2 수용부(A11, A12)를 구비하게 된다.
이와 같이, 상기 전사 몰딩 공정 시, 상부 몰드 다이(TMD)가 제1 및 제2 전극(141, 143)과 직접적으로 접촉하지 않게 됨에 따라, 제1 및 제2 전극(141, 143)의 파손이 방지될 수 있다.
도 2g를 참조하면, 하부 몰드 다이(BMD) 및 상부 몰드 다이(TMD)를 제거하여, 파워 모듈 패키지(10_1)를 완성한다.
도시되지는 않았으나, 이어서 클리닝 공정을 비롯, 도금 공정 및 최종적인 파워 모듈 패키지(10_1)에 대한 테스트 및 패킹(packing) 공정 등을 수행할 수 있다.
도 3은 본 발명의 실시예의 변형에 파워 모듈 패키지(10_2)를 설명하기 위한 도면이다. 도 3을 설명함에 있어서, 도 1a 및 도 1b에서와 동일하거나 유사한 참조 부호는 동일하거나 유사한 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략하고 차이점 위주로 설명한다.
도 3을 참조하면, 파워 모듈 패키지(10_2)는 제3 수용부 내지 제5 수용부(A21, A22, A23)가 형성된 봉지부재(160)를 구비할 수 있다. 도 1a 및 도 1b에 도시된 바와 같이 복수의 제1 및 제2 수용부(A11, A12)와 달리, 제3 수용부 내지 제5 수용부(A21, A22, A23)는 각각 Y 방향을 따라 연장되는 라인 형상의 닫힌 단면 형상을 갖고 적어도 둘 이상의 전극을 포위할 수 있다. 예를 들면, 제3 수용부(A21) 내에는 상면 및 측면을 노출하는 적어도 둘 이상의 제1 전극(141)이 배치되고, 제4 및 제5 수용부(A22, A23) 내에는 적어도 둘 이상의 제2 전극(143)이 배치될 수 있다.
이와 같이, 필요에 따라 도 1a 및 도 1b에 도시된 복수의 제1 및 제2 수용부(A11, A12)의 크기를 달리하여, 제3 내지 제5 수용부(A21, A22, A23)와 같이 각각이 복수의 전극을 포위하도록 함으로써, 다수개의 반도체 칩들 및 전극들이 고집적화되는 경우에도 효율적으로 전극들의 파손을 방지할 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 파워 모듈 패키지(20_1)의 일 부분을 개략적으로 나타낸 사시도이고, 도 4b는 도 4a의 BB - BB' 선을 따라 취한 일부 구성들을 나타낸 단면도이고, 도 4c는 도 4a의 제1 전극(141) 및 제6 수용부(A31)의 구조를 설명하기 위한 도면들이다. 도 4a 및 도 4b를 설명함에 있어서, 도 1a 및 도 1b에서와 동일하거나 유사한 참조 부호는 동일하거나 유사한 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략하고 차이점 위주로 설명한다.
도 4a 및 도 4b를 참조하면, 파워 모듈 패키지(20_1)는 기판(110)의 에지측을 덮지 않고 제1 및 제2 반도체 칩(131, 133)과 제1 내지 제3 배선부재(151, 153, 155)가 형성된 중심 영역을 덮되, 복수의 제6 및 제7 수용부(A31, A32)를 구비하는 봉지부재(160)를 포함할 수 있다.
복수의 제6 및 제7 수용부(A31, A32)는, 각각 봉지부재(160)에서 제1 및 제2 전극(141, 143)이 수용되는 공간을 정의하는 부분일 수 있으며, 제1 및 제2 전극(141, 143)이 수용되는 공간으로 봉지부재(160)의 일측면에서 Z 방향을 따라 연장되는 홈(groove)을 정의하는 부분일 수 있다. 즉, 복수의 제6 및 제7 수용부(A31, A32)는, 각각 봉지부재(160)의 일측면에서 기판(110)의 중심을 향하는 X 방향으로 오목한(concave) 영역을 정의하는 부분일 수 있다.
복수의 제6 및 제7 수용부(A31, A32)는 상기 Z 방향에 대한 수직 단면이 열린 단면(open cross-section)을 가질 수 있다. 예컨대, 복수의 제6 및 제7 수용부(A31, A32)는 상기 Z 방향에 대한 수직 단면이 열린 반원 형상일 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 복수의 제6 및 제7 수용부(A31, A32)는 상기 Z 방향에 대한 수직 단면이 열린 다각형 형상일 수도 있다.
복수의 제6 수용부(A31)는 각각 제1 전극(141)을 수용할 수 있다. 즉, 복수의 제6 수용부(A31) 내부에서 기판(110) 상에는 제1 전극(141)이 배치될 수 있다. 이 경우, 제1 전극(141)의 일 측면은, 간격(d1)을 두고 이격된 상태로 제6 수용부(A31)와 대면할 수 있으며, 제1 전극(141)의 다른 측면은 제6 수용부(A31)의 내측벽과 대면하지 않을 수 있다.
제1 전극(141)과 대응하는 제6 수용부(A31)의 구조에 대해 도 4c를 참조하여 더 자세히 설명하되, 제1 전극(141)의 상기 Z 방향에 대한 수직 단면이 원형이고, 대응하는 제6 수용부(A31)의 상기 Z 방향에 대한 수직 단면이 열린 원형인 경우를 예로 들어 설명한다.
도 4c를 참조하면, (a)에 도시된 바와 같이 제1 전극(141)의 상기 Z 방향에 대한 수직 단면은, 대응하는 제6 수용부(A31)의 상기 Z 방향에 대한 수직 단면이 닫힌 단면이 되도록 하는 선(VL), 즉 봉지부재(160)에서 평행한 측면의 연장선을 기준으로 대칭일 수 있다. 즉, 제1 전극(141)의 상기 Z 방향에 대한 수직 단면의 1/2이 대응하는 제6 수용부(A31)에 의해 포위될 수 있다.
또한, (b) 및 (c)에 도시된 바와 같이 제1 전극(141)의 상기 Z 방향에 대한 수직 단면은, 선(VL)을 기준으로 비대칭일 수 있다. 즉, (b)에 도시된 바와 같이, 제1 전극(141)의 상기 Z 방향에 대한 수직 단면의 1/2보다 큰 부분이 대응하는 제6 수용부(A31)에 의해 포위될 수 있다. 또는, (c)에 도시된 바와 같이, 제1 전극(141)의 상기 Z 방향에 대한 수직 단면의 1/2 보다 작은 부분이 대응하는 제6 수용부(A31)에 의해 포위될 수 있다.
복수의 제7 수용부(A32)는 각각 제2 전극(143)을 수용할 수 있다. 즉, 복수의 제7 수용부(A32) 각각의 내부에서 기판(110) 상에는 제2 전극(143)이 배치될 수 있다. 이 경우, 제2 전극(143)의 일 측면은 간격(d2)을 두고 이격된 상태로 제7 수용부(A32)과 대면할 수 있으며, 제2 전극(143)의 다른 측면은 제7 수용부(A32)와 대면하지 않을 수 있다. 도 4c에 도시된 제1 전극(141)과 대응하는 제6 수용부(A31)의 구조에 대한 예들과 같이, 제2 전극(143)과 대응하는 제7 수용부(A32)의 구조도 변형될 수 있음은 물론이다.
이와 같이, 파워 모듈 패키지(20_1)는, 도 1a 및 도 1b에 도시된 파워 모듈 패키지(10_1)와 실질적으로 동일한 원리로 제1 및 제2 전극(141, 143)의 파손이 방지될 수 있어, 오동작이 감소될 수 있고 제조 시 수율이 향상될 수 있다.
또한, 파워 모듈 패키지(20_1)의 경우는 복수의 제6 및 제7 수용부(A31, A32)의 상기 Z 방향에 대한 수직 단면이 열린 단면을 갖도록 봉지부재(160)가 제1 및 제2 전극(141, 143)의 일 측으로부터 기판(110)의 에지까지는 덮지 않도록 형성되는데, 전사 몰딩 공정에 사용되는 상부 몰드 다이를 도 2e 및 도 2f에 도시된 상부 몰드 다이(TMD)에서 기판(110)의 제2 스페이스(S2)를 정의하는 제2 부분(P2) 부분이 제거된 형태로 용이하게 가공할 수 있어, 고집적화에 유리할 수 있으며 제조비용 절감도 가능할 수 있다.
도 5는 본 발명의 실시예의 변형에 따른 파워 모듈 패키지(20_2)를 설명하기 위한 도면이다. 도 5를 설명함에 있어서, 도 4a 및 도 4b에서와 동일하거나 유사한 참조 부호는 동일하거나 유사한 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략하고 차이점 위주로 설명한다.
도 5를 참조하면, 파워 모듈 패키지(20_2)는 제8 수용부 내지 제10 수용부(A41, A42, A43)가 형성된 봉지부재(160)를 구비할 수 있다. 도 4a 및 도 4b에 도시된 바와 같이 복수의 제6 및 제7 수용부(A21, A22)와 달리, 제8 수용부 내지 제10 수용부(A41, A42, A43)는 각각 Z 방향에 대한 수직 단면이 열린 단면 형상을 갖되 Y 방향을 따라 더 연장되어 적어도 둘 이상의 전극의 일측을 포위할 수 있다. 예를 들면, 제8 수용부(A41) 내에는 상면 및 측면을 노출하는 적어도 둘 이상의 제1 전극(141)이 배치될 수 있고, 제9 및 제10 수용부(A42, A43) 내에는 적어도 둘 이상의 제2 전극(143)이 배치될 수 있다.
이와 같이, 필요에 따라 도 4a 및 도 4b에 도시된 복수의 제6 및 제7 수용부(A31, A32)의 크기를 변형하여, 제8 내지 제10 수용부(A41, A42, A43)와 같이 각각이 복수의 전극을 포위하도록 함으로써, 다수개의 반도체 칩들 및 전극들이 고집적화되는 경우에도 효율적으로 전극들의 파손을 방지할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 파워 모듈 패키지(30_1)의 일 부분을 개략적으로 나타낸 사시도이고, 도 7은 본 발명의 실시예의 변형에 따른 파워 모듈 패키지(30_2)를 설명하기 위한 도면이다. 도 6 및 도 7을 설명함에 있어서, 도 1a 내지 도 5에서와 동일하거나 유사한 참조 부호는 동일하거나 유사한 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략하고 차이점 위주로 설명한다.
도 6을 참조하면, 파워 모듈 패키지(30_1)는 도 1a 및 도 1b에 도시된 복수의 제1 수용부(A11)에 대응하는 복수의 제11 수용부(A51)와, 도 4a 및 도 4b에 도시된 복수의 제7 수용부(A32)에 대응하는 복수의 제12 수용부(A52)가 형성된 봉지부재(160)를 구비할 수 있다.
즉, 파워 모듈 패키지(30_1)에서 제1 전극(141)은 Z 방향에 대한 수직 단면이 닫힌 단면을 갖는 제11 수용부(A51) 내에 배치되며, 제2 전극(143)은 상기 Z 방향에 대한 수직 단면이 열린 단면을 갖는 제12 수용부(A52) 내에 배치될 수 있다. 이와 반대로, 제1 전극(141)이 상기 Z 방향에 대한 수직 단면이 열린 단면을 갖는 수용부(도 4a 및 도 4b의 제6 수용부(A31) 참조) 내에 배치되고, 제2 전극(143)이 상기 Z 방향에 대한 수직 단면이 닫힌 단면을 갖는 수용부(도 1a 및 도 1b의 제2 수용부(A12) 참조) 내에 배치될 수도 있음은 물론이다.
도 7을 참조하면, 파워 모듈 패키지(30_2)는, 도 6에 도시된 파워 모듈 패키지(30_1)의 제12 수용부(A52) 각각이 복수의 제2 전극(143)을 포함하는 제12 및 제13 수용부(A53, H54)로 크기가 달라진 경우를 예시한다. 파워 모듈 패키지(30_2)에서 제11 수용부(A51) 각각이 복수의 제1 전극(141)을 포함하도록 크기가 달라질 수 있음은 물론이다(도 3의 제3 수용부(A21) 참조).
도 8a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 파워 모듈 패키지(40_1)의 일 부분을 개략적으로 나타낸 사시도이고, 도 8b는 도 8a의 CC - CC' 선을 따라 취한 일부 구성들을 나타낸 단면도이고, 도 8c는 도 8a의 제3 전극(171)의 일부 구조를 설명하기 위한 도면들이다. 도 8a 및 도 8b를 설명함에 있어서, 도 1a 및 도 1b에서와 동일하거나 유사한 참조 부호는 동일하거나 유사한 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략하고 차이점 위주로 설명한다.
도 8a 및 도 8b를 참조하면, 파워 모듈 패키지(40_1)는, 도 1a 및 도 1b에 도시된 파워 모듈 패키지(10_1)에 구비되는 복수의 제1 및 제2 수용부(A11, A12)와 유사하게 복수의 제15 및 제16 수용부(A61, A62)를 구비하는 봉지부재(160)를 포함하되, 제1 및 제2 전극(141, 143)과 달리 제3 및 제4 전극(171, 173)이 각각 대응하는 복수의 제15 및 제16 수용부(A61, A62) 내에 배치될 수 있다.
제3 전극(171)은 제1 전극(141)과 마찬가지로 대응하는 복수의 제15 수용부(A61)와 간격(d3)을 두고 이격될 수 있고, 제4 전극(173)은 제2 전극(143)과 마찬가지로 대응하는 제16 수용부(A62)와 간격(d3)보다 작은 간격(d4)을 두고 이격될 수 있다. 그러나 이에 한정되는 것은 아니고, 간격(d3)와 간격(d4)는 실질적으로 동일할 수도 있다.
제3 전극(171)은, 제1 접합 부재(121)를 매개로 하여 기판(110) 상면의 제1 상부 도전 패턴(113a)과 접합되며 폭(w3)을 갖는 소켓부재(174) 및 소켓부재(174)에 삽입되며 폭(w3)보다 작은 폭(w4)을 갖는 핀 부재(175)를 포함할 수 있다.
도 8c를 더 참조하여 소켓부재(174)의 구조를 더 상세히 설명한다. 도 8c를 더 참조하면, 소켓부재(174)는 (a)에 도시된 바와 같이 상부 도전 패턴(113a)과 접하는 베이스부(174_1) 및 베이스부(174_1)로부터 Z 방향을 따라 연장되며 핀 부재(175)가 삽입되는 홀(h)을 정의하는 바디부(174_2)로 구성될 수 있다. 즉, 소켓부재(174)는 베이스부(174_1)와 바디부(174_2)가 일정한 폭을 가지는 기둥 형상을 가질 수 있다.
또는, 소켓부재(174)는 (b)에 도시된 바와 같이, 바디부(174_2)의 상부가 홀(h)의 중심을 향하여 경사진 구조를 가질 수도 있다.
또는, 소켓부재(174)는 (c)에 도시된 바와 같이 베이스부(174_1)의 폭이 바디부(174_2)의 폭보다 큰 구조를 갖되, 바디부(174_1)에 의해 정의되는 홀(h)이 베이스부(174_1)로 연장되는 구조를 가질 수도 있다.
또는, 소켓부재(174)는 (d)에 도시된 바와 같이 바디부(174_2) 상에 위치하는 숄더부(174_3)를 더 포함할 수 있다. (d)에서 숄더부(174_3)의 폭이 베이스부(174_1)와 동일한 것으로 도시되고 있으나 이에 한정되는 것은 아니다. 숄더부(174_3)의 폭이 베이스부(174_1)의 폭보다 크거나 작을 수도 있다. 이하에서는, 설명의 편의를 위해 소켓부재(174)가 도 8c의 (a)의 구조를 갖는 경우를 예로 들어 설명한다.
제3 전극(171)의 소켓부재(174) 및 핀 부재(175)는 상기 Z 방향에 대한 수직 단면이 원형일 수 있으나, 이에 한정되는 것은 아니다. 제3 전극(171)의 소켓부재(174) 및 핀 부재(175)는 상기 Z 방향에 대한 수직 단면이 다각형일 수도 있다. 그리고, 핀 부재(175)는 폭(w4)이 일정한 기둥 형상을 가질 수 있으나 이에 한정되는 것은 아니다. 핀 부재(175)는, 상기 Z 방향을 따라 폭(w4)이 변하는 기둥 형상을 가질 수도 있으며, 또는 최상부가 환형(annular)을 갖는 변형된 기둥 형상을 가질 수도 있다.
제3 전극(171)의 소켓부재(174) 및 핀 부재(175)는 상기 Z 방향으로 연장되어 봉지부재(160)의 상면으로부터 돌출될 수 있다. 즉, 소켓부재(174) 및 핀 부재(175)의 높이는 상기 Z 방향으로 봉지부재(160)의 두께보다 클 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 소켓부재(174)는 상기 Z 방향으로 봉지부재(160)의 두께보다 같거나 작은 높이를 가질 수 있다.
제4 전극(173)은, 제1 접합 부재(121)를 매개로 하여 기판(110) 상면의 제5 상부 도전 패턴(113e)과 접합되며 폭(w5)를 갖는 소켓부재(176) 및 소켓부재(176)에 삽입되며 폭(w5)보다 작은 폭(w6)을 갖는 핀 부재(177)를 포함할 수 있다. 제4 전극(173)의 소켓부재(176) 및 핀 부재(177)는, 제3 전극(171)의 소켓부재(174) 및 핀 부재(175)와 상기 X 방향으로의 폭이 상이할 뿐 실질적으로 동일하다.
파워 모듈 패키지(40_1)도, 도 1a 및 도 1b에 도시된 파워 모듈 패키지(10_1)과 실질적으로 동일한 원리로 제3 및 제4 전극(171, 173)의 파손이 방지될 수 있어, 오동작이 감소될 수 있고 제조 시 수율이 향상될 수 있다.
한편, 도시되지는 않았으나, 파워 모듈 패키지(40_1)에서 복수의 제15 수용부(A61)는 도 3에 도시된 제3 수용부(A21), 도 4a에 도시된 제6 수용부(A31), 또는 도 5에 도시된 제8 수용부(A41)와 같이 변형될 수 있다. 마찬가지로, 파워 모듈 패키지(40_1)에서 복수의 제16 수용부(A62)는 도 3에 도시된 제4 수용부(A22), 도 4a에 도시된 제7 수용부(A32), 또는 도 5에 도시된 제9 수용부(A42)와 같이 변형될 수 있다.
또한, 도시되지는 않았으나, 파워 모듈 패키지(40_1)가 도6 또는 도 7에 도시된 파워 모듈 패키지들(30_1, 30_2)과 같이 상기 Z 방향에 대한 수직 단면의 형상이 닫힌 단면 및 열린 단면인 복수의 홀들을 포함하고, 상기 복수의 홀들에 전극이 배치되는 구조를 가질 수 있음은 물론이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10_1 내지 40_1: 파워 모듈 패키지
110: 기판
121, 123: 접합 부재
131, 133: 반도체 칩
141, 143, 171, 173: 전극
151, 153, 155: 배선부재
161: 봉지부재

Claims (18)

  1. 기판;
    상기 기판 상에 배치되는 적어도 하나의 전극; 및
    상기 기판의 적어도 일부를 덮고, 상기 적어도 하나의 전극을 수용하는 수용부를 구비하는 봉지부재를 포함하고,
    상기 적어도 하나의 전극은 상기 봉지부재에 노출된 도전성 측벽을 구비하고,
    상기 적어도 하나의 전극의 도전성 측벽은, 상기 봉지부재와 이격되어 있고, 상기 적어도 하나의 전극의 상단으로부터 하단까지 상기 봉지부재와 접촉하지 않는, 상기 봉지부재와 이격되는 것을 특징으로 하는 파워 모듈 패키지.
  2. 제1 항에 있어서,
    상기 수용부는, 상기 기판의 상면을 향하는 방향에 대한 수직 단면이 닫힌 단면(closed cross-section)인 것을 특징으로 하는 파워 모듈 패키지.
  3. 제1 항에 있어서,
    상기 수용부는, 상기 기판의 상면을 향하는 방향에 대한 수직 단면이 열린 단면(open cross-section)인 것을 특징으로 하는 파워 모듈 패키지.
  4. 제1 항에 있어서,
    상기 수용부는, 상기 적어도 하나의 전극을 포함하는 두 개 이상의 전극을 수용하는 것을 특징으로 하는 파워 모듈 패키지.
  5. 제1 항에 있어서,
    상기 적어도 하나의 전극은, 노출된 상면, 및 상기 봉지부재의 상면 위에 연장되는 상기 도전성 측벽의 노출된 일부를 가지는 것을 특징으로 하는 파워 모듈 패키지.
  6. 제1 항에 있어서,
    상기 적어도 하나의 전극의 상면은, 상기 기판의 상면을 기준으로 상기 봉지부재의 상면보다 높게 위치하는 것을 특징으로 하는 파워 모듈 패키지.
  7. 제1 항에 있어서,
    상기 적어도 하나의 전극은, 일정 폭을 갖는 기둥 형상을 갖는 것을 특징으로 하는 파워 모듈 패키지.
  8. 제7 항에 있어서,
    상기 적어도 하나의 전극은, 상기 기판의 상면을 향하는 방향에 대한 수직 단면의 면적이 상기 기판의 상면을 향하는 방향을 따라 일정하거나 변하는 것을 특징으로 하는 파워 모듈 패키지.
  9. 제1 항에 있어서,
    상기 적어도 하나의 전극은,
    상기 기판과 접하며 외부 핀 부재가 착탈될 수 있는 홀이 형성된 소켓부재를 포함하는 것을 특징으로 하는 파워 모듈 패키지.
  10. 제9 항에 있어서,
    상기 소켓부재는,
    상기 기판의 상면과 접하는 베이스부; 및
    상기 베이스부로부터 상기 기판의 상면을 향하는 방향을 따라 연장되며 상기 홀이 형성된 바디부를 포함하는 것을 특징으로 하는 파워 모듈 패키지.
  11. 제9 항에 있어서,
    상기 적어도 하나의 전극은 상기 소켓부재에 결합되는 핀 부재를 더 포함하며,
    상기 핀 부재는 상기 기판의 상면을 향하는 방향을 따라 연장되며, 상기 핀 부재의 상부 면은 상기 소켓부재의 상면보다 큰 높이를 갖는 것을 특징으로 하는 파워 모듈 패키지.
  12. 제1 항에 있어서,
    상기 기판은,
    절연 바디;
    상기 절연 바디의 상면에 형성되는 상부 도전 패턴; 및
    상기 절연 바디의 하면에 형성되는 하부 도전 패턴을 포함하고,
    상기 적어도 하나의 전극이 상기 상부 도전 패턴의 일부 상에 배치되는 것을 특징으로 하는 파워 모듈 패키지.
  13. 제12 항에 있어서,
    상기 수용부는, 상기 상부 도전 패턴의 일부 또는 상기 절연 바디의 일부를 노출시키는 것을 특징으로 하는 파워 모듈 패키지.
  14. 제1 항에 있어서,
    상기 기판 상에 배치되는 적어도 하나의 반도체 칩; 및
    상기 적어도 하나의 반도체 칩과 상기 적어도 하나의 전극을 전기적으로 연결시키는 배선부재를 더 포함하고,
    상기 적어도 하나의 반도체 칩 및 상기 배선부재는, 상기 봉지부재에 의해 덮이는 것을 특징으로 하는 파워 모듈 패키지.
  15. 기판 상에 적어도 하나의 반도체 칩을 배치하는 단계;
    상기 기판 상에 적어도 하나의 전극을 배치하는 단계;
    상기 적어도 하나의 반도체 칩과 상기 적어도 하나의 전극을 전기적으로 연결하는 배선부재를 형성하는 단계;
    하부 몰드 다이 상에 상기 기판을 장착하고, 상기 적어도 하나의 반도체 칩 및 상기 배선부재가 수용되는 제1 스페이스를 정의하는 제1 부분 및 상기 적어도 하나의 전극이 수용되는 제2 스페이스를 정의하는 제2 부분을 구비하는 상부 몰드 다이를 하부 몰드 다이와 결합하는 단계; 및
    적어도 일부의 상기 기판, 상기 적어도 하나의 반도체 칩 및 상기 배선부재를 덮도록, 상기 제1 스페이스로 봉지부재를 주입하는 단계;
    를 포함하고,
    상기 봉지부재를 주입하는 단계는, 상기 제1 스페이스로 상기 봉지부재를 주입하고 상기 제2 스페이스로 상기 봉지부재를 주입하지 않는 것을 포함하여, 상기 봉지부재가 상기 적어도 하나의 전극의 각각의 측벽으로부터 이격되어 있도록 하는, 파워 모듈 패키지의 제조 방법.
  16. 삭제
  17. 제15 항에 있어서,
    상기 제2 부분은, 상기 적어도 하나의 전극과 이격되는 것을 특징으로 하는 파워 모듈 패키지의 제조 방법.
  18. 제15 항에 있어서,
    상기 제2 부분은, 상기 기판 상면을 기준으로 상기 제1 부분의 깊이보다 큰 깊이를 갖는 것을 특징으로 하는 파워 모듈 패키지의 제조 방법.
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