TW201622134A - 用於減少微影毒化之氧化電漿後處理技術及相關結構 - Google Patents

用於減少微影毒化之氧化電漿後處理技術及相關結構 Download PDF

Info

Publication number
TW201622134A
TW201622134A TW104127167A TW104127167A TW201622134A TW 201622134 A TW201622134 A TW 201622134A TW 104127167 A TW104127167 A TW 104127167A TW 104127167 A TW104127167 A TW 104127167A TW 201622134 A TW201622134 A TW 201622134A
Authority
TW
Taiwan
Prior art keywords
interface region
etch stop
stop layer
layer
concentration
Prior art date
Application number
TW104127167A
Other languages
English (en)
Inventor
約翰 布魯克斯
史瑞尼瓦 科薩
帕佛 波利哈諾
亞莎 伊克波
Original Assignee
英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 英特爾股份有限公司 filed Critical 英特爾股份有限公司
Publication of TW201622134A publication Critical patent/TW201622134A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本揭露之實施例描述減少微影毒化之氧化電漿後處理之技術。在一實施例中，設備包括介電層，具複數路由部件；以及蝕刻停止層，具有與介電層耦接之第一介面區，及配置在第一介面區對面之第二介面區。第一介面區具有峰值二氧化矽(SiO2)濃度位準，均勻地分佈遍及第一介面區，及第二介面區具有實質上零之二氧化矽(SiO2)濃度位準。可描述及/或主張其他實施例。

Description

用於減少微影毒化之氧化電漿後處理技術及相關結構
本揭露之實施例一般關於積體電路領域，更特別地關於用於減少微影毒化之氧化電漿後處理技術及相關結構。
在若干圖案化程序中，可於蝕刻停止(ES)層沉積以覆蓋金屬線之後執行微影步驟。來自ES層之化學物質可直接擴散進入微影材料以顯示圖案化部件之尺寸，及/或顯示顯影程序中之蝕刻率。此毒化影響可於後圖案化顯影檢查臨界尺寸(DCCD)及/或最後檢查臨界尺寸(FCCD)測量中呈現。
文中提供之背景描述一般用於呈現揭露之上下文。除非文中指定，本段中所描述之材料，並非本申請案中申請項之習知技術，亦不認為是習知技藝或習知技藝之建議，而包括在本段中。
150‧‧‧晶圓形式
160‧‧‧單一形式
152‧‧‧晶圓
154、156、158、210‧‧‧晶粒
162‧‧‧電晶體結構
200‧‧‧積體電路總成
212‧‧‧半導體基板
214‧‧‧裝置層
216、310、320、330、340、350‧‧‧互連層
220‧‧‧晶粒級互連結構
230‧‧‧封裝基板
240‧‧‧電路板
250‧‧‧焊球
260‧‧‧焊墊
300‧‧‧積體電路裝置
302‧‧‧介電材料
304、342、344、346‧‧‧互連結構
306‧‧‧通孔結構
308‧‧‧穿渠結構
332‧‧‧通孔
334‧‧‧穿渠
348‧‧‧障壁內襯
360‧‧‧區段
362、552‧‧‧第一介面區
366、554‧‧‧第二介面區
368‧‧‧氧化電漿
370‧‧‧密封介電層
400‧‧‧程序
510、520、530、540‧‧‧深度設定檔(DP)
512、514、522、524‧‧‧峰值濃度位準(PCL)
516‧‧‧可觀察位準
532、542‧‧‧深度
534、544‧‧‧最外層表面
562、564‧‧‧實驗
600‧‧‧運算裝置
602‧‧‧主機板
604‧‧‧處理器
606‧‧‧通訊晶片
S1‧‧‧作用側
S2‧‧‧不活動側
藉由下列詳細描述結合附圖，將易於了解實施例。為促進本描述，相似代號指配相似結構元件。實施例係藉由範例描繪，而非藉由侷限於附圖之圖中。
圖1示意地描繪依據若干實施例之晶圓形式及單一形式之範例晶粒之俯視圖。
圖2示意地描繪依據若干實施例之積體電路(IC)總成之截面側視圖。
圖3示意地描繪依據若干實施例之IC裝置之互連層之截面側視圖。
圖4示意地描繪依據若干實施例之氧化電漿後處理之方法之流程圖。
圖5示意地描繪依據若干實施例之晶圓上各處之SiO2及SiN之深度設定檔。
圖6示意地描繪依據若干實施例之範例系統，其如文中所描述可包括電晶體接點總成。
【發明內容及實施方式】
本揭露之實施例描述用於減少微影毒化之氧化電漿後處理技術及相關結構。在下列詳細描述中，參考形成其一部分之附圖，其中，相似編號指配通篇之相似零件，且其中係藉由可實現本揭露之技術主題之描繪實施例顯示。應了解的是可利用其他實施例，並可實施結構或邏 輯改變而未偏離本揭露之範圍。因此，並未以限制之意義採取下列詳細描述，且實施例之範圍係由申請項及其等效論述定義。
為本揭露之目的，「A及/或B」用語表示(A)、(B)、或(A及B)。為本揭露之目的，「A、B、及/或C」用語表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
描述可使用基於視角之描述，諸如頂部/底部、側面、之上/之下等。該等描述僅用以促進討論，不希望將文中所描述之實施例之應用限制為任何特定方向。
描述可使用「在實施例中」用語，其可指一或更多相同或不同實施例。此外，如相對於本揭露之實施例使用之「包含」、「包括」、「具有」等用詞為同義。
文中可使用「與....耦接」用詞連同其衍生字。「耦接」可表示一或更多下列意涵。「耦接」可表示二或更多元件直接物理或電接觸。然而，「耦接」亦可表示二或更多元件相互間接接觸，但仍合作或相互互動，並可表示一或更多其他元件於據稱相互耦接之元件之間耦接或連接。「直接耦接」用詞可表示二或更多元件直接接觸。
在各式實施例中，「第一部件形成、沉積或配置於第二部件上」之用語可表示第一部件係形成、沉積或配置於第二部件上，且至少部分第一部件可直接接觸(例如直接物理及/或電接觸)或間接接觸(例如第一部 件及第二部件之間具有一或更多其他部件)至少部分第二部件。
如文中所使用，「模組」用詞可指部分或包括專用積體電路(ASIC)、電子電路、處理器(共用、專用、或群組)、及/或執行一或更多軟體或韌體程式之記憶體(共用、專用、或群組)、組合邏輯電路、及/或提供所描述功能性之其他適當組件。
圖1示意地描繪依據若干實施例之晶圓形式150及單一形式160之範例晶粒154的俯視圖。在若干實施例中，晶粒154可為晶圓152之複數晶粒(例如晶粒154、156、158)之一，由例如矽或其他適當材料之半導體材料組成。複數晶粒可形成於晶圓152之表面。每一晶粒可為半導體產品之重複單元，包括如文中所描述之一或更多路由部件(例如圖3之各式通孔及穿渠)。例如，晶粒154可包括電路系統，具有電晶體結構162，例如一或更多通道體(例如鰭部結構、奈米線、平面體等)，提供一或更多電晶體裝置或源極/汲極區之行動電荷載子的通道路徑。
例如終端接點、穿渠及/或通孔之電互連結構可形成於一或更多電晶體結構162之上並與其耦接，以按路徑傳送電能量至或自電晶體結構162。例如，互連結構可與通道體電耦接以提供閘極電極用於遞送閾值電壓及/或源極/汲極電流，以提供電晶體裝置作業之行動電荷載子。互連結構例如可配置於圖2之互連層216中。儘管 為求簡潔以穿越圖1中很大一部分晶粒154之列來描繪電晶體結構162，應理解的是在其他實施例中，電晶體結構162可以晶粒154上任何廣泛其他適當配置組配，包括例如具有遠小於所描繪尺寸之垂直及水平部件。
在晶粒中體現之半導體產品的製造程序完成後，晶圓152可經歷單片化程序，其中每一晶粒(例如晶粒154)相互分開以提供半導體產品之分離「晶片」。晶圓152可為任何各種尺寸。在若干實施例中，晶圓152具有介於約25.4mm至約450mm範圍之直徑。在其他實施例中，晶圓152可包括其他尺寸及/或其他形狀。依據各式實施例，電晶體結構162可以晶圓形式150或單一形式160配置於半導體基板上。文中所描述之電晶體結構162可併入晶粒154用於邏輯或記憶體，或其組合。在若干實施例中，電晶體結構162可為部分系統晶片(SoC)總成。
圖2示意地描繪依據若干實施例之積體電路(IC)總成200之截面側視圖。在若干實施例中，IC總成200可包括一或更多晶粒(以下稱為「晶粒210」)與封裝基板230電及/或物理耦接。在若干實施例中，晶粒210可與圖1之晶粒154有關之所描述之實施例相稱。在若干實施例中，封裝基板230可與電路板240電耦接，如同可見。在若干實施例中，積體電路(IC)總成200可包括依據各式實施例之晶粒154、封裝基板230及/或電路板240之一或更多項。文中所描述之實施例用於減少微影 毒化之氧化電漿後處理技術及相關結構可以依據各式實施例之任何適當IC裝置實施。
晶粒210可代表從半導體材料(例如矽)使用半導體製造技術，諸如結合形成互補金屬氧化物半導體(CMOS)裝置使用之薄膜沉積、微影、蝕刻等製造之不同產品。在若干實施例中，晶粒210可包括處理器、記憶體、系統單晶片(SoC)、或專用積體電路(ASIC)，或為其一部分。在若干實施例中，例如模製化合物或填膠材料(未顯示)之電絕緣材料可封裝至少一部分晶粒210及/或晶粒級互連結構220。
依據廣泛適當組態，包括例如與覆晶組態之封裝基板230直接耦接，晶粒210可依附至封裝基板230，如同所描繪。在覆晶組態中，包括電路系統之晶粒210的作用側S1依附至封裝基板230之表面，其係使用晶粒級互連結構220，諸如凸塊、柱體、或亦可電耦接晶粒210與封裝基板230之其他適當結構。晶粒210之作用側S1可包括作用裝置，例如電晶體裝置。不活動側S2可配置在作用側S1對面，如同可見。
晶粒210一般可包括半導體基板212、一或更多裝置層(以下稱為「裝置層214」)、及一或更多互連層(以下稱為「互連層216」)。在若干實施例中，半導體基板212可實質上由塊體半導體材料組成，例如矽。裝置層214可代表諸如電晶體裝置之作用裝置形成於半導體基板上之區。裝置層214可包括例如電晶體結構，諸如電 晶體裝置之通道體及/或源極/汲極區。互連層216可包括互連結構(例如電極端子)，經組配以按路線傳送電信號至或自裝置層214中之作用裝置。例如互連層216可包括水平線路(例如穿渠)及/或垂直柱塞(例如通孔)，或其他適當部件，以提供電路由及/或觸點。
在若干實施例中，晶粒級互連結構220可與互連層216電耦接，並經組配而於晶粒210及其他電裝置之間按路線傳送電信號。電信號可包括例如輸入/輸出(I/O)信號及/或電源/接地信號，與晶粒210之作業結合使用。
在若干實施例中，封裝基板230為環氧類層壓基板，具有核心及/或內建層，例如積層薄膜(ABF)基板。在其他實施例中，封裝基板230可包括其他適當類型基板，包括例如從玻璃、陶瓷、或半導體材料形成之基板。
封裝基板230可包括電路由部件，經組配而按路線傳送電信號至或自晶粒210。電路由部件可包括例如配置於封裝基板230之一或更多表面上的焊墊或跡線(未顯示)，及/或內部路由部件(未顯示)，例如穿渠、通孔、或其他互連結構，而按路線傳送電信號穿過封裝基板230。例如，在若干實施例中，封裝基板230可包括電路由部件，諸如焊墊(未顯示)，經組配而接收晶粒210之個別晶粒級互連結構220。
電路板240可為諸如環氧層壓板之電絕緣材 料組成之印刷電路板(PCB)。例如，電路板240可包括電絕緣層，由例如聚四氟乙烯、諸如阻燃劑4(FR-4)之酚醛棉紙材料、FR-1、棉紙及使用環氧樹脂預浸材料層壓在一起之諸如CEM-1或CEM-3或玻璃織物材料之環氧類材料的材料組成。諸如跡線、穿渠或通孔之互連結構(未顯示)可形成穿過電絕緣層，而按路線傳送晶粒210之電信號穿過電路板240。在其他實施例中，電路板240可由其他適當材料組成。在若干實施例中，電路板240為主機板(例如圖6之主機板602)。
例如焊球250之封裝級互連可耦接至封裝基板230及/或電路板240上之一或更多焊墊(以下稱為「焊墊260」)，以形成相應焊接點，經組配而於封裝基板230及電路板240之間進一步按路線傳送電信號。焊墊260可以諸如金屬之任何適當導電材料組成，包括例如鎳(Ni)、鈀(Pd)、金(Au)、銀(Ag)、銅(Cu)，及其組合。在其他實施例中，可使用物理及/或電耦接封裝基板230與電路板240之其他適當技術。
在其他實施例中，IC總成200可包括廣泛其他適當組態，包括例如覆晶及/或引線接合組態、互連體、及包括系統級封裝(SiP)及/或封裝相疊(PoP)組態之多晶片封裝組態的適當組合。在若干實施例中，可使用其他適當技術而在晶粒210及IC總成200之其他組件之間按路線傳送電信號。
圖3示意地描繪依據若干實施例之IC裝置 300之互連層310、320、330、340、及350的截面側視圖。在若干實施例中，IC裝置300之互連層310、320、330、340、或350可為圖2之互連層216的一部分。在各式實施例中，互連層可包括各式互連結構，可由包括金屬之導電材料組成，例如銅或鋁。
在若干實施例中，互連結構304可包括穿渠結構308(有時稱為「線路」)及/或通孔結構306(有時稱為「孔洞」)，以例如銅之導電材料填充。互連結構304可為層際互連，其提供穿過互連層堆疊之電信號路由。
在若干實施例中，穿渠結構308可經組配而以實質上與互連層平行之平面的方向，例如互連層310，按路線傳送電信號。在若干實施例中，例如，穿渠結構308可以進出圖3之透視頁面的方向按路線傳送電信號。通孔結構306可經組配而以實質上與穿渠結構308垂直之平面的方向，按路線傳送電信號。在若干實施例中，通孔結構306可將不同互連層320及330之穿渠結構308電耦接在一起。
如同可見，互連層310、320、330、340、及350可包括配置於互連結構304之間之介電材料302。介電材料302可包括任何廣泛適當電絕緣材料，包括例如層際介電(ILD)材料。介電材料302可使用已知適用於積體電路結構之介電材料形成，諸如低k介電材料。可使用之介電材料範例包括但不侷限於二氧化矽(SiO2)、摻碳 氧化物(CDO)、氮化矽、諸如全氟環丁烷或聚四氟乙烯之有機聚合物、氟矽玻璃(FSG)、及諸如矽倍半氧烷、矽氧烷、或有機矽酸鹽玻璃之有機矽酸鹽。介電材料302可包括微孔或其他空孔以進一步減少其介電常數。在其他實施例中，介電材料302可包括其他適當材料。
在若干實施例中，互連層310、320、330、340、或350可包括障壁內襯348。在若干實施例中，如同可見，障壁內襯348可配置於互連結構304之金屬及介電材料302之間，及/或不同互連層(例如互連層330、340)之鄰近互連結構304之金屬之間。在若干實施例中，障壁內襯348可由Cu以外之材料組成，例如鉭(Ta)、鈦(Ti)、或鎢(W)。在若干實施例中，障壁內襯348可包括氮化鉭(TaN)。在其他實施例中，障壁內襯348可包括其他適當材料。
互連層340可包括密封介電層370，其經組配以避免其下層中零件氧化或其他腐蝕。密封介電層370可配置於形成互連層340之介電層的介電材料302及形成互連層330之介電層的介電材料302之間。密封介電層370可具有與介電材料302不同化學成分。在若干實施例中，密封介電層370可由氮化矽(SiN)、碳化矽(SiC)、氮氧化矽、摻碳氮化矽、摻碳氮氧化矽等組成。密封介電層370可具有小於介電材料302之厚度的厚度。在各式實施例中，與互連層340類似組配之其他互連層可堆疊於互連層340上。
在各式實施例中，密封介電層370亦可已知為雙鑲嵌程序中之蝕刻停止(ES)層370或覆蓋層，其中可同時製造通孔結構及穿渠結構。在各式實施例中，氧化電漿後處理可施加於ES層370，用於減少對於互連層340之微影毒化影響。ES層370之區段360放大以顯示ES層370內之不同區。在若干實施例中，ES層370可具有與互連層330耦接之第一介面區362，及與互連層340耦接之第二介面區366。在各式實施例中，第二介面區366在進一步裝配互連層340之前可依據氧化電漿368接收後處理。
互連結構304、306、308、332、334、342、344、或346可組配於互連層310、320、330、340、或350內，以依據廣泛設計而按路線傳送電信號，且不侷限於圖3中所描繪之互連結構的特定組態。儘管圖3中描繪特定互連層310、320、330、340、及350，本揭露之實施例包括具有較所描繪更多或較少互連層之IC裝置。
圖4示意地描繪依據若干實施例之氧化電漿後處理(例如施加於圖3之蝕刻停止層370)之程序400的流程圖。程序400可與結合圖1-3所描述之實施例相稱，反之亦然。
在410，程序400可包括於介電層中形成複數路由部件。在若干實施例中，形成複數路由部件包含於雙鑲嵌程序中形成複數通孔及穿渠。關於結合圖3之範例，可於雙鑲嵌程序中製造路由部件，例如通孔332及穿渠 334。雙鑲嵌程序可始自於互連層330上形成通孔332及穿渠334之空圖案，例如藉由在介電材料302上使用微影及蝕刻技術而沉積及圖案化。其次，可針對通孔332及穿渠334之空圖案沉積擴散障壁(例如基於鉭(Ta)，未顯示)。擴散障壁可改進Cu黏附，及避免Cu原子遷徙入ILD。其次，在擴散障壁沉積之後可沉積薄Cu晶種(未顯示)，例如藉由物理氣相沉積(PVD)。其次，選擇之金屬，例如Cu，可用以填充通孔332及穿渠334之圖案，例如藉由金屬電鍍。
在420，程序400可包括於介電層上沉積蝕刻停止層。在各式實施例中，在例如藉由化學機械拋光程序(CMP)從先前形成之路由部件移除任何過量金屬(例如Cu)之後，可藉由例如沉積而於其下介電層(例如圖3之互連層330)之上形成ES層(例如圖3之ES層370)。在各式實施例中，可以氮化矽(SiN)、碳化矽(SiC)、氮氧化矽、摻碳氮化矽、摻碳氮氧化矽等組成ES層。
ES層可於上覆介電層之蝕刻期間，例如圖3之互連層340，保護其下互連結構，例如圖3之通孔332及穿渠334。在若干實施例中，ES層亦可做為擴散障壁。在若干實施例中，ES層亦可做為抗反射塗層(ARC)以促進通孔結構之形成。
在430，程序400可包括以包括二氧化碳(CO2)及氮(N2)之電漿處理(以下稱為「CO2/N2電漿」)來氧化蝕刻停止層。在各式實施例中，以CO2/N2 電漿之氧化電漿後處理可氧化ES層之表面(例如第二區366)，而未改變塊體ES膜屬性，例如用於第一區362。因而，ES層可保持其屬性，諸如厄米性、正形性、介電常數等。
關於結合圖3之範例，氧化電漿368可施加於ES層370，例如在電漿增強化學氣相沉積(PFCVD)程序中。基於從ES層370之第二介面區366剝離微影有效化學之影響，氧化電漿368可氧化第二介面區366。
在若干實施例中，可使用N2O/O2電漿。雖然N2O/O2電漿有效，但在處理室中以H2源鉛封可能形成安全風險。然而，CO2已知與H2相容；因此，甚至PFCVD程序期間在以H2源鉛封之系統中，CO2/N2電漿後處理較安全。此外，氧化電漿中N2氣體可驅動離子深度滲透入ES層。因此，在用於減少微影毒化影響之胺驅動圖案化程序中，CO2/N2電漿為較安全解決方案。
在各式實施例中，CO2/N2電漿後處理可致使ES層之表面區上顯著的SiN減少及SiO增加，因而減少微影毒化。例如，可於CO2/N2電漿後處理之後的傅立葉轉換紅外線光譜(FTIR)頻譜中觀察到減少之SiN峰值以及增加之SiO峰值。
在各式實施例中，氧化電漿中N2氣體之角色可包括驅動離子深度滲透入薄膜，並調變晶圓內(WIW)離子設定檔。在若干實施例中，無N2，電漿可氧化晶圓邊緣，但該等處理之效果在晶圓中心非常有限。增加N2 增加在晶圓中心之效果，亦驅動離子深入薄膜。因此，N2氣體可增加整體信號密度，以及改進WIW氧化均勻性。
在若干實施例中，CO2/N2電漿中9：2及1：1之間二氧化碳(CO2)對氮(N2)之比例可用以氧化晶圓之蝕刻停止層。在若干實施例中，CO2/N2電漿中3：1及4：1之間二氧化碳(CO2)對氮(N2)之比例可均勻地氧化晶圓之蝕刻停止層。關於範例，具每分鐘3000標準立方公分(SCCM)N2之CO2/N2電漿結合9000SCCM CO2可保持適當動量以滲透ES層及均勻地氧化晶圓上之ES層，但不可過深侵入ES層而改變ES層之基本屬性。基於CO2/N2電漿後處理，不僅可減少微影毒化影響，WIW離子設定檔亦可變得更符合。此外，可調整ES層之塊體膜屬性以滿足其他重要膜特性，諸如厄米性、低k、蝕刻停止能力等。
在各式實施例中，可重複程序400以建立具不同圖案互連結構之更多層。各式作業以更有助於理解所主張技術主題之方式，被描述為依次之多個個別作業。然而，描述之順序不應解譯為暗示該些作業必須依據順序。此外，本揭露之實施例可於使用任何適當硬體及/或軟體視需要組配之系統中實施。
圖5示意地描繪依據若干實施例之晶圓各處SiO2及SiN之深度設定檔。在以包括二氧化碳(CO2)及氮(N2)之電漿後處理氧化ES層之後，飛行時間二次離子質譜(TOF-SIMS)濺射深度設定檔可用以顯示ES層之 各式改變。例如，深度設定檔(DP)510顯示晶圓中心之SiO2的TOF-SIMS濺射深度設定檔，及DP 520顯示晶圓邊緣之SiO2的TOF-SIMS濺射深度設定檔。類似地，DP 530顯示晶圓中心之SiN的TOF-SIMS濺射深度設定檔，DP 540顯示晶圓邊緣之SiN的TOF-SIMS濺射深度設定檔。
DP 510、520、530、或540展示不同化學種類(例如SiO2、SiN)之分佈做為距晶圓表面之深度的函數。脈衝離子束(例如銫(Cs)或鎵(Ga))可用於TOF-SIMS中以逐出及離子化來自晶圓之樣本表面的種類。從樣本表面移除之粒子(例如二次離子)可加速進入質譜儀。該等粒子之質量接著可依據從樣本表面至檢測器之飛行時間決定。因此可從二次離子確定特定化學物質(例如SiO2或SiN)，且DP 510、520、530、或540可於晶圓表面相繼濺射後顯示晶圓上之化學地層。
DP 510包括二實驗之結果。實驗562代表包括二氧化碳(CO2)但排除氮(N2)之電漿後處理後，晶圓上SiO2或SiN之DP。另一方面，實驗564代表CO2/N2電漿後處理後，晶圓上SiO2或SiN之DP，例如如圖4之430中所描述。二實驗透露晶圓之不同區中SiO2或SiN之不同表現，諸如第一區552及第二區554。在各式實施例中，區552及554可分別相稱於圖3之區362及366。
如DP 510中所示，實驗562產生第二區554之二氧化矽(SiO2)的峰值濃度位準(PCL)512。類似 地，實驗564產生第二區554之二氧化矽(SiO2)的其他PCL 514。PCL 512及PCL 514展示氧化電漿後處理已施加於第二區554而非第一區552。此外，如DP 510中所示，在第一區552不存在二氧化矽(SiO2)，展示氧化電漿藉由塊體膜而衰減，且僅顯示對於直接暴露於處理之膜之上部區的影響。因而，第一區552之至少塊體膜成分不受處理影響。
此外，可注意的是第二區554之最外層表面之SiO2濃度已達可觀察位準516(例如相較於第一區552之SiO2之實質上零濃度)，其通常可證明氧化電漿後處理之效力。此外，PCL 514大於PCL位準512二或更多量級，此通常可證明CO2/N2電漿後處理之效力，例如相較於無N2之氧化電漿後處理。該等差異可由CO2/N2電漿後處理中N2驅動更深入晶圓之效力造成。
如DP 520中所示，實驗562產生第二區554之SiO2之PCL 522。類似地，實驗564產生第二區554之SiO2之PCL 524。相對於DP 510中之相應者，無N2之實驗562展示晶圓之中心處及邊緣處之間氧化的差異。然而，具CO2/N2電漿後處理之實驗564展示中心處及邊緣處之間氧化的一般均勻性。
如DP 530所示，實驗562及實驗564顯示第二區554之最外層表面534之SiN的濃度為ES層中最低濃度位準。之後，遍及第二區554之SiN濃度增加至深度532附近之峰值位準，且之後變成實質上恆定。DP 530中 從蝕刻停止層之最外層表面534增加之SiN濃度設定檔可證明一般氧化電漿後處理之效力，將來自第二區554接收氧化電漿之微影毒化化學物質(例如包括SiN之胺)逐出。因此，後續微影處理期間可減少蝕刻停止層之毒化影響。
DP 540可例示SiN已大部分從最外層表面544逐出直至深度542之類似影響。組合DP 530及DP 510，可證明在ES層之最外層區氧化電漿後處理可將SiN轉換為SiO2，諸如在第二區554，但未進一步深入ES層，諸如第一區552。
圖6示意地描繪範例系統(例如運算裝置600)，其可包括依據若干實施例之如文中所描述之具有ES層(例如圖3之ES層370)的IC裝置(例如圖3之IC裝置300)。運算裝置600之組件可容納於外殼(未顯示)中。主機板602可包括若干組件，包括但不侷限於處理器604及至少一通訊晶片606。處理器604可物理及電耦接至主機板602。在若干實施中，至少一通訊晶片606亦可物理及電耦接至主機板602。在進一步實施中，通訊晶片606可為處理器604之一部分。
依據其應用，運算裝置600可包括其他組件，可或不可物理及電耦接至主機板602。該些其他組件可包括但不侷限於揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(例如唯讀記憶體(ROM))、快閃記憶體、圖形處理器、數位信號處理 器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數器、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟、光碟(CD)、數位影音光碟(DVD)等)。
通訊晶片606可致能無線通訊用於轉移資料至及自運算裝置600。「無線」用詞及其衍生字可用以描述可經由使用調變電磁輻射通過非固態媒體而可傳遞資料之電路、裝置、系統、方法、技術、通訊通道等。用詞並非暗示相關裝置不包含任何線路，儘管在若干實施例中可能不包含任何線路。通訊晶片606可實施任何數量之無線標準或協定，包括不侷限於電氣及電子工程師學會(IEEE)標準，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16標準(例如IEEE 802.16-2005修訂)、長期演進(LTE)計畫連同任何修訂、更新及/或修正(例如先進LTE計畫、超行動寬頻(UMB)計畫(亦稱為「3GPP2」)等)。IEEE 802.16相容寬頻無線存取(BWA)網路通常稱為WiMAX網路，為微波存取全球互通之縮寫，為通過IEEE 802.16標準之一致性及互通測試之產品的證明標章。通訊晶片606可依據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用移動電信系統(UMTS)、高速封包存取(HSPA)、演進式HSPA(E-HSPA)、或LTE網路操作。通訊晶片606可依 據GSM增強數據率演進(EDGE)、GSM EDGE無線電存取網路(GERAN)、通用陸地無線電存取網路(UTRAN)、或演進式UTRAN(E-UTRAN)操作。通訊晶片606可依據碼分多路進接(CDMA)、時分多路進接(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)、其衍生物，以及指配予3G、4G、5G及更先進者之任何其他無線協定操作。在其他實施例中，通訊晶片606可依據其他無線協定操作。
運算裝置600可包括複數通訊晶片606。例如，第一通訊晶片606可專用於短距離無線通訊，諸如Wi-Fi及藍牙，第二通訊晶片606可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、及其他。
運算裝置600之處理器604可包括具有至少一ES層(例如圖3之ES層370)之晶粒(例如圖2之晶粒210)，該ES層使用CO2/N2電漿後處理氧化以減少微影毒化。晶粒210可安裝於封裝總成中，封裝總成係安裝於諸如主機板602之電路板上。「處理器」用詞可指處理來自暫存器及/或記憶體之電子資料，將其轉換為可儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或部分裝置。
通訊晶片606亦可包括具有至少一ES層(例如圖3之ES層370)之晶粒(例如圖2之晶粒210)，如文中所描述，該ES層使用CO2/N2電漿後處理氧化以減少 微影毒化。在進一步實施中，容納於運算裝置600內之另一組件(例如記憶體裝置或其他積體電路裝置)亦可包含具有至少一ES層(例如圖3之ES層370)之晶粒(例如圖2之晶粒210)，如文中所描述，該ES層使用CO2/N2電漿後處理氧化以減少微影毒化。
在各式實施中，運算裝置600可為行動運算裝置、膝上型電腦、輕省筆電、筆記型電腦、超筆電、智慧手機、平板電腦、個人數位電腦(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實施中，運算裝置600可為處理資料之任何其他電子裝置。
範例
依據各式實施例，本揭露描述一種設備(例如包括積體電路(IC)結構)。範例1之設備可包括介電層，具複數路由部件；以及蝕刻停止層，具有與介電層耦接之第一介面區，及配置在第一介面區對面之第二介面區；其中，第一介面區具有峰值二氧化矽(SiO2)濃度位準，均勻地分佈遍及第一介面區，及第二介面區具有實質上零之二氧化矽(SiO2)濃度位準。
範例2可包括範例1之設備，其中，峰值二氧化矽(SiO2)濃度位準為每立方公分至少3×1020原子。範例3可包括範例1或2之設備，其中，峰值二氧化矽 (SiO2)濃度位準為每立方公分至少4×1020原子。範例4可包括範例1-3任一項之設備，其中，第二介面區之最外層表面的SiN濃度為蝕刻停止層中SiN的最低濃度；且其中，第二介面區中之SiN濃度增加至峰值位準，且遍及第一區為實質上恆定。
範例5可包括範例1-4任一項之設備，其中，第一介面區及第二介面區中SiO2濃度位準之設定檔符合將由電漿處理來處理之蝕刻停止層，電漿處理包括來自第二介面區之二氧化碳(CO2)及氮(N2)。範例6可包括範例1-5任一項之設備，其中，介電層為第一介電層，設備進一步包括晶粒或晶圓之半導體基板，其中，第一介電層係配置於半導體基板上；以及第二介電層，與第一介電層之第二介面區耦接。
範例7可包括範例1-6任一項之設備，其中，第一介面區及第二介面區具有相同厚度。範例8可包括範例1-7任一項之設備，其中，複數路由部件包含複數通孔及穿渠，且其中，蝕刻停止層為具有碳化矽(SiC)之蝕刻停止層。
依據各式實施例，本揭露描述一種方法(例如製造)IC結構)。範例9之方法可包括於介電層中形成複數路由部件；於介電層之上沉積蝕刻停止層；以及以包括二氧化碳(CO2)及氮(N2)之電漿處理氧化蝕刻停止層。
範例10可包括範例9之方法，其中，形成複 數路由部件包含於雙鑲嵌程序中形成複數通孔及穿渠。範例11可包括範例9或10之方法，其中，沉積蝕刻停止層包含沉積碳化矽(SiC)。範例12可包括範例9-11任一項之方法，其中，氧化蝕刻停止層包含將3：1及4：1間之比例的二氧化碳(CO2)對氮(N2)用於電漿處理。範例13可包括範例9-12任一項之方法，其中，氧化蝕刻停止層包含僅在蝕刻停止層之最外層區將SiN轉換為SiO2。範例14可包括範例9-13任一項之方法，其中，氧化蝕刻停止層包含僅在蝕刻停止層之一表面產生峰值SiO2濃度位準。
範例15可包括範例9-14任一項之方法，其中，氧化蝕刻停止層包含產生從蝕刻停止層之表面增加之SiN濃度設定檔。範例16可包括範例15之方法，其中，SiN濃度設定檔達到峰值位準，且實質上以朝向蝕刻停止層之相對表面的方向保持峰值位準。範例17可包括範例9-16任一項之方法，其中，氧化蝕刻停止層包含減少後續微影處理期間蝕刻停止層之毒化影響。範例18可包括範例9-17任一項之方法，其中，氧化係於電漿增強化學氣相沉積(PECVD)程序中執行。範例19可包括範例9-17任一項之方法，其中，氧化係於具有氫(H2)之電漿增強化學氣相沉積(PECVD)處理室中執行。
範例20為至少一儲存媒體，具有指令經組配以回應於設備執行指令而致使設備實現方法9-19之任何技術主題。範例21為一種設備用於製造積體電路(IC) 結構，其可包括機制以實現方法9-19之任何技術主題。
依據各式實施例，本揭露描述一種系統(例如運算裝置)。範例22之運算裝置可包括電路板；以及晶粒，與電路板電耦接，晶粒包括介電層，具複數路由部件；以及蝕刻停止層，具有與介電層耦接之第一介面區，及配置在第一介面區對面之第二介面區；其中，第一介面區及第二介面區中SiO2濃度位準之設定檔符合將由電漿處理來處理之蝕刻停止層，電漿處理包括來自第二介面區之二氧化碳(CO2)及氮(N2)。
範例23可包括範例22之系統，其中，第一介面區具有峰值二氧化矽(SiO2)濃度位準，均勻地分佈遍及蝕刻停止層，及第二介面區具有實質上零之二氧化矽(SiO2)濃度位準。範例24可包括範例22或23之系統，其中，第二介面區之最外層表面的SiN濃度為蝕刻停止層中SiN之最低濃度；且其中，SiN濃度持續於第二區中增加至峰值位準，且遍及第一區為實質上恆定。範例25可包括範例22-24任一項之運算裝置，其中，晶粒為處理器；以及運算裝置為行動運算裝置，包括天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數器、加速計、陀螺儀、揚聲器、及相機之一或更多者。
各式實施例可包括上述實施例之任何適當組合，包括以上以結合形式(及)描述之實施例的替代 (或)實施例(例如「及」可為「及/或」)。此外，若干實施例可包括一或更多製品(例如非暫態電腦可讀取媒體)具有儲存於其上之指令，當執行指令時導致任一上述實施例之動作。再者，若干實施例可包括具有任何適當機制用於實施上述實施例之各式作業的設備或系統。
所描繪實施之以上描述，包括摘要中所描述者，不希望排除或侷限本揭露之實施例於所揭露之精準形式。雖然文中為描繪目的而描述特定實施及說明，如熟悉相關技藝之人士將認同，可在本揭露之範圍內實施各式等效修改。
鑑於以上詳細描述可針對本揭露之實施例實施該些修改。下列申請項中使用之用詞不應解譯為侷限本揭露之各式實施例為說明書及申請項中所揭露之特定實施。而是，範圍完全由下列申請項決定，其係依據申請項解譯所建立學說來解釋。
210‧‧‧晶粒
200‧‧‧積體電路總成
212‧‧‧半導體基板
214‧‧‧裝置層
216‧‧‧互連層
220‧‧‧晶粒級互連結構
230‧‧‧封裝基板
240‧‧‧電路板
250‧‧‧焊球
260‧‧‧焊墊
S1‧‧‧作用側
S2‧‧‧不活動側

Claims (23)

  1. 一種設備，包含：介電層，具複數路由部件；以及蝕刻停止層，具有與該介電層耦接之第一介面區，及配置在該第一介面區對面之第二介面區；其中，該第一介面區具有峰值二氧化矽(SiO2)濃度位準，均勻地分佈遍及該第一介面區，及該第二介面區具有實質上零之二氧化矽(SiO2)濃度位準。
  2. 如申請專利範圍第1項之設備，其中，該峰值二氧化矽(SiO2)濃度位準為每立方公分至少3×1020原子。
  3. 如申請專利範圍第1項之設備，其中，該峰值二氧化矽(SiO2)濃度位準為每立方公分至少4×1020原子。
  4. 如申請專利範圍第1項之設備，其中，該第二介面區之最外層表面的SiN濃度為該蝕刻停止層中SiN的最低濃度；且其中，該第二介面區中之該SiN濃度增加至峰值位準，且遍及該第一區為實質上恆定。
  5. 如申請專利範圍第1項之設備，其中，該第一介面區及該第二介面區中SiO2濃度位準之設定檔符合將由電漿處理來處理之該蝕刻停止層，該電漿處理包括來自該第二介面區之二氧化碳(CO2)及氮(N2)。
  6. 如申請專利範圍第1項之設備，其中，該介電層為第一介電層，該設備進一步包含：晶粒或晶圓之半導體基板，其中，該第一介電層係配置於該半導體基板上；以及 第二介電層，與該第一介電層之該第二介面區耦接。
  7. 如申請專利範圍第1項之設備，其中，該第一介面區及該第二介面區具有相同厚度。
  8. 如申請專利範圍第1項之設備，其中，該複數路由部件包含複數通孔及穿渠，且其中，該蝕刻停止層為具有碳化矽(SiC)之蝕刻停止層。
  9. 一種方法，包含：於介電層中形成複數路由部件；於該介電層之上沉積蝕刻停止層；以及以包括二氧化碳(CO2)及氮(N2)之電漿處理氧化該蝕刻停止層。
  10. 如申請專利範圍第9項之方法，其中，形成該複數路由部件包含於雙鑲嵌程序中形成複數通孔及穿渠。
  11. 如申請專利範圍第9項之方法，其中，沉積該蝕刻停止層包含沉積碳化矽(SiC)。
  12. 如申請專利範圍第9項之方法，其中，氧化該蝕刻停止層包含將3：1及4：1間之比例的二氧化碳(CO2)對氮(N2)用於該電漿處理。
  13. 如申請專利範圍第9項之方法，其中，氧化該蝕刻停止層包含僅在該蝕刻停止層之最外層區將SiN轉換為SiO2。
  14. 如申請專利範圍第9項之方法，其中，氧化該蝕刻停止層包含僅在該蝕刻停止層之一表面產生峰值SiO2濃度位準。
  15. 如申請專利範圍第9項之方法，其中，氧化該蝕刻停止層包含產生從該蝕刻停止層之表面增加之SiN濃度設定檔。
  16. 如申請專利範圍第15項之方法，其中，該SiN濃度設定檔達到峰值位準，且實質上以朝向該蝕刻停止層之相對表面的方向保持該峰值位準。
  17. 如申請專利範圍第9項之方法，其中，氧化該蝕刻停止層包含減少後續微影處理期間該蝕刻停止層之毒化影響。
  18. 如申請專利範圍第9項之方法，其中，該氧化係於電漿增強化學氣相沉積(PECVD)程序中執行。
  19. 如申請專利範圍第9項之方法，其中，該氧化係於具有氫(H2)之電漿增強化學氣相沉積(PECVD)處理室中執行。
  20. 一種運算裝置，包含：電路板；以及晶粒，與該電路板電耦接，該晶粒包括介電層，具複數路由部件；以及蝕刻停止層，具有與該介電層耦接之第一介面區，及配置在該第一介面區對面之第二介面區；其中，該第一介面區及該第二介面區中SiO2濃度位準之設定檔符合將由電漿處理來處理之該蝕刻停止層，該電漿處理包括來自該第二介面區之二氧化碳(CO2)及氮(N2)。
  21. 如申請專利範圍第20項之運算裝置，其中，該第一介面區具有峰值二氧化矽(SiO2)濃度位準，均勻地分佈遍及該蝕刻停止層，及該第二介面區具有實質上零之二氧化矽(SiO2)濃度位準。
  22. 如申請專利範圍第20項之運算裝置，其中，該第二介面區之最外層表面的SiN濃度為該蝕刻停止層中SiN之最低濃度；且其中，該SiN濃度持續於該第二區中增加至峰值位準，且遍及該第一區為實質上恆定。
  23. 如申請專利範圍第20項之運算裝置，其中：該晶粒為處理器；以及該運算裝置為行動運算裝置，包括天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋格計數器、加速計、陀螺儀、揚聲器、及相機之一或更多者。
TW104127167A 2014-09-26 2015-08-20 用於減少微影毒化之氧化電漿後處理技術及相關結構 TW201622134A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/057711 WO2016048354A1 (en) 2014-09-26 2014-09-26 Technique for oxidizing plasma post-treatment for reducing photolithography poisoning and associated structures

Publications (1)

Publication Number Publication Date
TW201622134A true TW201622134A (zh) 2016-06-16

Family

ID=55581670

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104127167A TW201622134A (zh) 2014-09-26 2015-08-20 用於減少微影毒化之氧化電漿後處理技術及相關結構

Country Status (7)

Country Link
US (1) US20170278700A1 (zh)
EP (1) EP3198630A4 (zh)
JP (1) JP6541279B2 (zh)
KR (1) KR102351411B1 (zh)
CN (1) CN106716606B (zh)
TW (1) TW201622134A (zh)
WO (1) WO2016048354A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658281B2 (en) * 2017-09-29 2020-05-19 Intel Corporation Integrated circuit substrate and method of making

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140024A (en) * 1997-12-31 2000-10-31 Texas Instruments Incorporated Remote plasma nitridation for contact etch stop
US6255233B1 (en) * 1998-12-30 2001-07-03 Intel Corporation In-situ silicon nitride and silicon based oxide deposition with graded interface for damascene application
US6642619B1 (en) * 2000-07-12 2003-11-04 Advanced Micro Devices, Inc. System and method for adhesion improvement at an interface between fluorine doped silicon oxide and tantalum
KR100420119B1 (ko) * 2001-05-04 2004-03-02 삼성전자주식회사 엘디디형 소오스/드레인 영역을 갖는 반도체소자 및 그제조방법
US7091137B2 (en) * 2001-12-14 2006-08-15 Applied Materials Bi-layer approach for a hermetic low dielectric constant layer for barrier applications
US20040124420A1 (en) * 2002-12-31 2004-07-01 Lin Simon S.H. Etch stop layer
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
TW200428586A (en) * 2003-04-08 2004-12-16 Matsushita Electric Ind Co Ltd Electronic device and the manufacturing method thereof
KR100615661B1 (ko) * 2003-04-08 2006-08-25 마츠시타 덴끼 산교 가부시키가이샤 전자디바이스 및 그 제조방법
JP4198631B2 (ja) * 2004-04-28 2008-12-17 富士通マイクロエレクトロニクス株式会社 絶縁膜形成方法及び半導体装置
US7456093B2 (en) * 2004-07-03 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving a semiconductor device delamination resistance
US6974772B1 (en) * 2004-08-19 2005-12-13 Intel Corporation Integrated low-k hard mask
US7473614B2 (en) * 2004-11-12 2009-01-06 Intel Corporation Method for manufacturing a silicon-on-insulator (SOI) wafer with an etch stop layer
US7250364B2 (en) * 2004-11-22 2007-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with composite etch stop layers and methods of fabrication thereof
US8120114B2 (en) * 2006-12-27 2012-02-21 Intel Corporation Transistor having an etch stop layer including a metal compound that is selectively formed over a metal gate
US7682989B2 (en) * 2007-05-18 2010-03-23 Texas Instruments Incorporated Formation of a silicon oxide interface layer during silicon carbide etch stop deposition to promote better dielectric stack adhesion
US20100252930A1 (en) * 2009-04-01 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Improving Performance of Etch Stop Layer
JP5665557B2 (ja) * 2011-01-14 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2012164869A (ja) * 2011-02-08 2012-08-30 Renesas Electronics Corp 半導体装置およびその製造方法
US8846536B2 (en) * 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
US9130022B2 (en) * 2013-03-15 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of back-end-of-line (BEOL) fabrication, and devices formed by the method
US9847222B2 (en) * 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces

Also Published As

Publication number Publication date
KR102351411B1 (ko) 2022-01-17
KR20170063535A (ko) 2017-06-08
US20170278700A1 (en) 2017-09-28
JP2017528913A (ja) 2017-09-28
EP3198630A4 (en) 2018-05-02
WO2016048354A1 (en) 2016-03-31
CN106716606A (zh) 2017-05-24
EP3198630A1 (en) 2017-08-02
CN106716606B (zh) 2022-09-13
JP6541279B2 (ja) 2019-07-10

Similar Documents

Publication Publication Date Title
US10629525B2 (en) Seam healing of metal interconnects
KR102596788B1 (ko) 팬 아웃 스케일링을 위한 필러 및 비아 접속부를 구비한 고밀도 상호접속 층을 가진 패키지 기판
KR102073176B1 (ko) 등각 저온 밀봉 유전체 확산 장벽들
US9123727B2 (en) Airgap interconnect with hood layer and method of forming
KR102310801B1 (ko) 조밀 피치 인터커넥트 구조체들을 갖는 인터커넥트 층들을 형성하기 위한 방법들
KR20170097005A (ko) 누화 완화를 위한 접지 비아 클러스터링
KR102245667B1 (ko) 집적 회로 디바이스의 금속들 간의 선택적 확산 장벽
TW201620053A (zh) 用於填充高深寬比之技術，具有多層金屬層之窄結構及相關聯組態
WO2017052559A1 (en) Methods, apparatuses and systems for integrated circuit structures with a replacement inter-layer dielectric (ild)
TW201622134A (zh) 用於減少微影毒化之氧化電漿後處理技術及相關結構
KR102244115B1 (ko) 주입을 통한 자기 특성들의 조절 및 연관 구조체들
TW201717279A (zh) 防止在熱固化介電膜中膜破裂之技術以及相關配置