TW201619963A - 電阻式隨機存取記憶體以及其製作方法 - Google Patents

電阻式隨機存取記憶體以及其製作方法 Download PDF

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Abstract

一種高可靠度的電阻式隨機存取記憶體，包括一記憶單元以及一控制單元。該記憶單元位於一記憶單元陣列中，由一字線、一位線、一源線控制以及一切換邏輯電路。該控制單元包括一字線解碼器、一位線解碼器以及一源線解碼器。該字線解碼器用於設定該字線上的電位。該位線解碼器用於設定該位線上的電位。該源線解碼器用於設定該源線上的電位。該切換邏輯電路係於一第一狀態以及一第二狀態間切換運作，使該記憶單元之複數次讀取操作係該位線解碼器以及該源線解碼器輪替操作使讀取電壓輪替施加於該位線以及該源線上。

Description

電阻式隨機存取記憶體以及其製作方法
本發明係有關於電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)，特別有關於電阻式隨機存取記憶體之讀取操作。
電阻式隨機存取記憶體常用的記憶單元結構包括一電晶體與一電阻，係利用外加偏壓改變記憶單元其中電阻的阻值，以執行寫入與抹除的動作，使元件形成高、低電阻的狀態，也就是數位訊號中的「0」與「1」。電阻式隨機存取記憶單元不僅架構單純，更允許採堆疊方式製作，有利提升記憶單元密度。此外，電阻式隨機存取記憶單元操作電壓相當低，為極具發展前景的記憶體技術。
然而，記憶單元頻繁使用可能使得記憶體單元之讀/寫電子特性受損，儲存其中的數位信息無法被正確讀出。特別是，半導體元件製作所需的可靠度測試一般採高溫環境(如，85度C)，且係反覆操作一待測元件以測試其耐受度。記憶單元之讀/寫電子特性也可能因可靠度測試而受損。
本案揭露一種高可靠度的電阻式隨機存取記憶體，以及其控制、與製作方法。
根據本案一種實施方式所實現的一種電阻式隨機存取記憶體包括：一記憶單元以及一控制單元。該記憶單元位於一記憶單元陣列中，由一字線、一位線以及一源線控制。該控制單元包括：一字線解碼器、一位線解碼器、一源線解碼器以及一切換邏輯電路。該字線解碼器用以設定該字線上的電位。該位線解碼器用以設定該位線上的電位。該源線解碼器用以設定該源線上的電位。該切換邏輯電路係於一第一狀態以及一第二狀態間切換運作，用以使該記憶單元之複數次讀取操作係該位線解碼器以及該源線解碼器輪替操作，使讀取電壓輪替施加於該位線以及該源線上。
一種實施方式中，該控制單元每M次操作該位線解碼器施加讀取電壓於該位線作該記憶單元之讀取後，即切換該切換邏輯電路，改操作該源線解碼器施加讀取電壓於該源線作該記憶單元之讀取。更甚者，該控制單元每N次操作該源線解碼器施加讀取電壓於該源線作該記憶單元之讀取後，即切換該切換邏輯電路，改操作該位線解碼器施加讀取電壓於該位線作該記憶單元之讀取。
根據本案一種實施方式所實現的一種電阻式隨機存取記憶體製作方法包括：於一電阻式隨機存取記憶體的一控制單元製作一切換邏輯電路，該切換邏輯電路係於一第一狀態以及一第二狀態間切換運作；以及，對該電阻式隨機存取記憶體的一記憶單元作複數次讀取操作以測試該記憶單元的可靠度，其中係藉由於該第一狀態以及該第二狀態間切換運作的該切換邏輯電路，使該記憶單元上述複數次讀取操作係一位線解 碼器以及一源線解碼器輪替操作使讀取電壓輪替施加於一位線以及一源線上。該記憶單元係位於一記憶單元陣列中，由一字線以及上述位線以及源線控制。
下文特舉實施例，並配合所附圖示，詳細說明本發明內容。
100‧‧‧電阻式隨機存取記憶體
102‧‧‧記憶單元陣列
104‧‧‧控制單元
106‧‧‧記憶單元
108‧‧‧字線解碼器
110‧‧‧位線解碼器
112‧‧‧源線解碼器
114‧‧‧切換邏輯電路
BL、BLn、BLn+1、BLn+2‧‧‧位線
IBL_read‧‧‧位線讀取時，記憶單元之電阻電流
ISL_read‧‧‧源線讀取時，記憶單元之電阻電流
R‧‧‧電阻
S302…S310‧‧‧步驟
SL、SLn、SLn+1、SLn+2‧‧‧源線
WL、WLn、WLn+1、WLn+2‧‧‧字線
第1圖圖解根據本案一種實施方式所實現的一電阻式隨機存取記憶體100；第2A圖以及第2B圖圖解該切換邏輯電路114之兩不同狀態下，一記憶單元如何被讀取；第3圖為流程圖，描述一電阻式隨機存取記憶體之讀取操作；第4A圖圖解高組態狀態(HRS)之記憶單元電流如何隨讀取次數增加而變化；且第4B圖圖解低組態狀態(LRS)之記憶單元之衰減係數(反比於電流)如何隨讀取次數增加而變化。
以下敘述列舉本發明的多種實施例。以下敘述介紹本發明的基本概念，且並非意圖限制本發明內容。實際發明範圍應依照申請專利範圍界定之。
第1圖圖解根據本案一種實施方式所實現的一電阻式隨機存取記憶體100，包括一記憶單元陣列102以及一控制單元104。記憶單元陣列102包括複數個記憶單元，由複數條字 線(word lines)WLn、WLn+1、WLn+2…等、複數條位線(bit lines)BLn、BLn+1、BLn+2…等、以及複數條源線(source lines)SLn、SLn+1、SLn+2…等控制。各記憶單元包括串接的一電阻以及一電晶體，且該電晶體的閘極、汲極以及源極分別耦接該記憶單元所對應的字線、位線以及源線。於字線上供電將導通該字線所連結之各記憶單元的電晶體。字線所啟動的記憶單元之讀、寫，則是由對應之位線以及源線上的電位決定。以下說明簡化只描述單一記憶單元106之操作。如圖所示，記憶單元106供應於記憶單元陣列102中，係由字線WLn、位線BLn+2以及源線SLn+2控制。
控制單元104包括一字線解碼器108、一位線解碼器110、一源線解碼器112以及一切換邏輯電路114。字線WLn上的電位係由該字線解碼器108設定。位線BLn+2上的電位係由該位線解碼器110設定。源線SLn+2上的電位係由該源線解碼器112設定。切換邏輯電路114係於一第一狀態以及一第二狀態間切換運作。例如，切換邏輯電路114可為一正反器(flip-flop)。於兩狀態間切換運作的切換邏輯電路114將使得該記憶單元106之複數次讀取操作係該位線解碼器110以及該源線解碼器112輪替操作，使讀取電壓輪替施加於該位線BLn+2以及該源線SLn+2上。
一種實施方式中，該控制單元104每M次操作該位線解碼器110施加讀取電壓於該位線BLn+2以讀取該記憶單元106後，即切換該切換邏輯電路114，改操作該源線解碼器112施加讀取電壓於該源線SLn+2以讀取該記憶單元106。更甚者， 該控制單元104每N次操作該源線解碼器112施加讀取電壓於該源線SLn+2以讀取該記憶單元106後，即切換該切換邏輯電路114，改操作該位線解碼器110施加讀取電壓於該位線BLn+2以讀取該記憶單元106。M與N為非零計數。例如，M可等於N等於1；控制單元104每次操作該位線解碼器110施加讀取電壓於該位線BLn+2以讀取該記憶單元106後，即切換該切換邏輯電路114，改操作該源線解碼器112施加讀取電壓於該源線SLn+2以讀取該記憶單元106，並且，該控制單元104每次操作該源線解碼器112施加讀取電壓於該源線SLn+2以讀取該記憶單元106後，即切換該切換邏輯電路114，改操作該位線解碼器110施加讀取電壓於該位線BLn+2以讀取該記憶單元106。
第2A圖以及第2B圖圖解該切換邏輯電路114之兩不同狀態下，一記憶單元如何被讀取。
第2A圖顯示切換邏輯電路114處於第一狀態時，控制單元104係操作該位線解碼器110施加讀取電壓於位線BL上。例如，位線BL電位0.2~0.3伏特，源線SL電位0伏特，電流IBL_read流經電阻R，反映該記憶單元的數位信息。
第2B圖顯示切換邏輯電路114處第二狀態時，控制單元104係操作該源線解碼器112施加讀取電壓於源線SL上。例如，源線SL電位0.2~0.3伏特，位線BL電位0伏特，電流ISL_read流經電阻R，反映該記憶單元的數位信息。
輪替使用流向相反之讀取電流IBL_read(第2A圖)、ISL_read(第2B圖)將使得記憶單元之讀/寫電子特性不易受損。電阻式隨機存取記憶體之使用壽命有效延長。
第3圖為流程圖，係關於一電阻式隨機存取記憶體之讀取操作。讀取指令係於步驟S302接收。步驟S304負責判斷讀取模式切換條件是否滿足；例如，判斷一記憶單元是否累積M次位線讀取操作(第2A圖)、或一記憶單元是否累積N次源線讀取操作(第2B圖)。倘若讀取模式切換條件尚未滿足，則流程進行步驟S306，以現行設定之讀取模式作資料讀取。倘若讀取模式切換條件滿足，則流程進行步驟S308，切換讀取模式；例如，由第2A圖位線讀取模式切換為第2B圖源線讀取模式，或由第2B圖源線讀取模式切換為第2A圖位線讀取模式。步驟S310是以切換後的讀取模式作資料讀取。
第3圖所描述的讀取操作更可應用於電阻式隨機存取記憶體之製作，設計於可靠度測試。一種實施方式係於高溫環境(例如，85度C)，循第3圖反覆做讀取操作，以剔除電子特性不佳的成品。
第4A圖圖解高組態狀態(HRS)之記憶單元電流如何隨讀取次數增加而變化。顯然，輪替以第2A圖以及第2B圖方法作讀取操作會優於固定以位線施加讀取電壓作讀取操作。輪替以第2A圖以及第2B圖方法作讀取操作不易使高組態狀態記憶單元之讀取電流上飆。
第4B圖圖解低組態狀態(LRS)之記憶單元的衰減係數(反比於電流)如何隨讀取次數增加而變化。顯然，輪替以第2A圖以及第2B圖方法作讀取操作會優於固定以源線施加讀取電壓作讀取操作。輪替以第2A圖以及第2B圖方法作讀取操作不易使低組態狀態記憶單元之衰減係數上飆。
在其他實施方式中，同一讀取模式之計數可不以個別記憶單元為計數對象，而是以整個記憶單元陣列102為考量。記憶單元陣列102所有記憶單元每累積M次位線讀取即切換整個記憶單元陣列102之讀取為源線讀取。記憶單元陣列102所有記憶單元每累積N次源線讀取即切換整個記憶單元陣列102之讀取為位線讀取。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧電阻式隨機存取記憶體
102‧‧‧記憶單元陣列
104‧‧‧控制單元
106‧‧‧記憶單元
108‧‧‧字線解碼器
110‧‧‧位線解碼器
112‧‧‧源線解碼器
114‧‧‧切換邏輯電路
BLn、BLn+1、BLn+2‧‧‧位線
SLn、SLn+1、SLn+2‧‧‧源線
WLn、WLn+1、WLn+2‧‧‧字線

Claims (10)

  1. 一種電阻式隨機存取記憶體，包括：一記憶單元，位於一記憶單元陣列中，由一字線、一位線以及一源線控制；以及一控制單元，包括：一字線解碼器，用以設定該字線上的電位；一位線解碼器，用以設定該位線上的電位；一源線解碼器，用以設定該源線上的電位；以及一切換邏輯電路，於一第一狀態以及一第二狀態間切換運作，使該記憶單元之複數次讀取操作係該位線解碼器以及該源線解碼器輪替操作，使讀取電壓輪替施加於該位線以及該源線上。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中：該控制單元每M次操作該位線解碼器施加讀取電壓於該位線作該記憶單元之讀取後，即切換該切換邏輯電路，改操作該源線解碼器施加讀取電壓於該源線作該記憶單元之讀取；且M為非零計數。
  3. 如申請專利範圍第2項所述之電阻式隨機存取記憶體，其中：該控制單元每N次操作該源線解碼器施加讀取電壓於該源線作該記憶單元之讀取後，即切換該切換邏輯電路，改操 作該位線解碼器施加讀取電壓於該位線作該記憶單元之讀取；且N為非零計數。
  4. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中：該記憶單元包括串接的一電阻以及一電晶體；且該電晶體的一閘極耦接該字線，該電晶體的一汲極耦接該位線，且該電晶體的一源極耦接該源線。
  5. 如申請專利範圍第1項所述之電阻式隨機存取記憶體，其中：該切換邏輯電路為正反器。
  6. 一種電阻式隨機存取記憶體製作方法，包括：於一電阻式隨機存取記憶體的一控制單元製作一切換邏輯電路，該切換邏輯電路係於一第一狀態以及一第二狀態間切換運作；以及對該電阻式隨機存取記憶體的一記憶單元作複數次讀取操作以測試該記憶單元的可靠度，其中係藉由於該第一狀態以及該第二狀態間切換運作的該切換邏輯電路，使該記憶單元上述複數次讀取操作係一位線解碼器以及一源線解碼器輪替操作使讀取電壓輪替施加於一位線以及一源線上，其中，該記憶單元係位於一記憶單元陣列中，由一字線以及上述位線以及源線控制。
  7. 如申請專利範圍第6項所述之電阻式隨機存取記憶體製作方法，包括： 每M次操作該位線解碼器施加讀取電壓於該位線作該記憶單元之讀取後，即切換該切換邏輯電路，改操作該源線解碼器施加讀取電壓於該源線作該記憶單元之讀取；其中，M為非零計數。
  8. 如申請專利範圍第7項所述之電阻式隨機存取記憶體製作方法，包括：每N次操作該源線解碼器施加讀取電壓於該源線作該記憶單元之讀取後，即切換該切換邏輯電路，改操作該位線解碼器施加讀取電壓於該位線作該記憶單元之讀取；其中，N為非零計數。
  9. 如申請專利範圍第6項所述之電阻式隨機存取記憶體製作方法，包括：製作串接的一電阻以及一電晶體於該記憶單元；以及令該電晶體的一閘極耦接該字線，該電晶體的一汲極耦接該位線，且該電晶體的一源極耦接該源線。
  10. 如申請專利範圍第6項所述之電阻式隨機存取記憶體製作方法，包括：製作一正反器為該切換邏輯電路。
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