TW201618462A - 正反電路 - Google Patents

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劉祈麟
謝尚志
魯立忠
吳長餘
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Abstract

正反電路係包含第一閂鎖器、第二閂鎖器以及觸發階段。該第一閂鎖器係用以基於第一閂鎖輸入信號與時脈信號而設定第一閂鎖輸出信號。該第二閂鎖器係用以基於第二閂鎖輸入信號與該時脈信號而設定第二閂鎖輸出信號。該觸發階段係用以基於該第一閂鎖輸出信號而產生該第二閂鎖輸入信號。該觸發階段係用以基於該第一閂鎖輸出信號與該第二閂鎖輸出信號而造成該第二輸入信號具有不同的電壓擺動。

Description

正反電路
本發明係關於正反電路及其操作方法。
在系統單晶片(silicon-on-chip，SOC)設計中，例如D型正反器(D-type flip-flops，DFF)或是掃描DFF(SDFF，亦稱為掃描正反器)的正反電路(flip-flop circuit)係用於進行電路設計所欲之功能。例如，包括複數個互連掃描正反器的掃描鏈係用以獲取積體電路(IC)的內部節點，藉由將測試數據傳送通過該掃描正反器(scan flip-flop)，以簡化該IC的測試。該掃描正反器係用於以兩種模式其中之一操作，該兩種模式為數據模式與掃描模式。當掃描正反器的掃描賦能信號(scan enable signal)設定為低邏輯值時，該掃描正反器係於數據模式。當該掃描正反器的掃描賦能信號設定為高邏輯值時，該掃描正反器係於掃描模式。關於全掃描設計，在掃描測試期間，所有的正反器以及連接至該正反器的所有組合邏輯可同時觸變(toggling)，造成相對高的功率消耗(power consumption)。由於IC晶片密度與速度增加，此高功率消耗(power consumption)可能超過電路的功率額定(consumption rating)。
本申請案揭示內容的一些實施例係提供一種正反電路，其包括：第一閂鎖器，其係用以基於第一閂鎖輸入信號與時脈信號而設定第一閂鎖輸出信號；第二閂鎖器，其係用以基於第二閂鎖輸入信號與該時脈信號而設定第二閂鎖輸出信號；以及觸發階段，其係與該第一閂鎖器與該第二閂鎖器耦合，該觸發階段係用以基於該第一閂鎖輸出信號而產生該第二閂鎖輸入信號，該觸發階段係用以基於該第一閂鎖輸出信號與該第二閂鎖輸出信號而造成該第二閂鎖輸入信號具有不同的電壓擺動。
在一實施例中，其中該觸發階段係用以造成該第二閂鎖輸入信號具有第一電壓擺動以響應該第二閂鎖輸出信號之第一狀態，以及具有第二電壓擺動以響應該第二閂鎖輸出信號的第二狀態與該第一閂鎖輸出信號的第一狀態，該第二電壓擺動係小於該第一電壓擺動。
在一實施例中，其中該第二電壓擺動係大於該第一閂鎖器的N型電晶體之門檻電壓，或是大於該第二閂鎖器的N型電晶體之門檻電壓。
在一實施例中，其中該觸發階段包括：電壓設定電路，其包括輸出節點，並且用以設定該電壓設定電路的該輸出節點之電壓為具有：第一功率供應電壓位準，以響應該第二閂鎖輸出信號的該第一狀態，以及第二功率供應電壓位準，以響應該第二閂鎖輸出信號的該第二狀態，該第二功率供應電壓位準係小於該第一功率供應電壓位準；以及NAND閘，其包括第一P型電晶體，該NAND閘的該第一P型電晶體之源極係與該電壓設定電路的該輸出節點耦合。
在一實施例中，其中該電壓設定電路進一步包括：功率節點，其係用以攜載具有該第一功率供應電壓位準的第一供應電壓；P型電晶體，其具有與該功率節點耦合的源極、用以接收該第二閂鎖輸出信號的閘極，以及與該電壓設定電路的該輸出節點耦合的汲極；以及N 型電晶體，其具有與該功率節點耦合的汲極、用以接收該第二閂鎖輸出信號的閘極，以及與該電壓設定電路的該輸出節點耦合的源極。
在一實施例中，其中該電壓設定電路進一步包括：功率節點，其係用以攜載具有該第一功率供應電壓位準的第一供應電壓；P型電晶體，其具有與該功率節點耦合的源極、用以接收該第二閂鎖輸出信號的閘極，以及與該電壓設定電路的該輸出節點耦合的汲極；以及二極體，其具有與該功率節點耦合的陽極以及與該電壓設定電路的該輸出節點耦合的陰極。
在一實施例中，其中該電壓設定電路進一步包括：第一功率節點，其係用以攜載具有該第一功率供應電壓位準的第一供應電壓；第二功率節點，其係用以攜載具有該第二功率供應電壓位準的第二供應電壓；第一切換裝置，係用以將該第一功率節點電耦合至該電壓設定電路的該輸出節點以響應該第二閂鎖輸出信號的該第一狀態，以及將來自該電壓設定電路的該輸出節點之該第一功率節點電性去耦合以響應該第二閂鎖輸出信號的該第二狀態；以及第二切換裝置，其係用以將該第二功率節點電耦合至該電壓設定電路的該輸出節點以響應該第二閂鎖輸出信號的該第二狀態，以及將來自該電壓設定電路的該輸出節點之該第二功率節點電性去耦合以響應該第二閂鎖輸出信號的該第一狀態。
在一實施例中，其中該NAND閘進一步包括：第二P型電晶體，其包括：汲極，其係與該第一P型電晶體的汲極耦合；以及閘極，其係用以接收該第一閂鎖輸出信號；第一N型電晶體，其包括與該第一P型電晶體的該汲極耦合的汲極；以及第二N型電晶體，其包括與該第一N型電晶體的源極耦合的汲極，其中該第一P型電晶體的閘極係用以接收該時脈信號；該第一N型電晶體的閘極係用以接收該時脈信號與該第一閂鎖輸出信號其中之一；以及該第二N型電晶體的閘極係 用以接收該時脈信號與該第一閂鎖輸出信號中的另一者。
在一實施例中，正反電路進一步包括與該第一閂鎖器耦合的輸入階段，該輸入階段係用以基於複數個輸入信號其中之一而輸出該第一閂鎖輸入信號。
在一實施例中，其中該第一閂鎖器係用以基於該第一閂鎖輸入信號而更新該第一閂鎖輸出信號的邏輯狀態以響應該時脈信號的第一狀態；以及維持該第一閂鎖輸出信號的該邏輯狀態以響應該時脈信號的第二狀態，該時脈信號的該第一狀態與該第二狀態係彼此邏輯互補；以及該第二閂鎖器係用以基於該第二閂鎖輸入信號而更新該第二閂鎖輸出信號的邏輯狀態以響應該時脈信號的該第二狀態；以及維持該第二閂鎖輸出信號的該邏輯狀態以響應該時脈信號的該第一狀態。
在一實施例中，其中該第一閂鎖器包括AND-OR-INV複合邏輯閘；以及該第二閂鎖器包括OR-AND-INV複合邏輯閘。
本申請案揭示內容的一些實施例係提供一種正反電路，其包括：第一閂鎖器，其係用以基於第一信號且響應時脈信號而產生第二信號；觸發階段，其係與該第一閂鎖器耦合且用以基於該時脈信號、該第二信號與第四信號而產生第三信號；以及第二閂鎖器，其係與該觸發階段耦合且用以基於該第三信號及響應該時脈信號而產生該第四信號。該觸發階段包括：電壓設定電路，其包括輸出節點且用以設定該電壓設定電路的該輸出節點之電壓以響應該第四信號；以及邏輯閘電路，其具有與該電壓設定電路的該輸出節點電耦合的功率節點。
在一實施例中，其中該電壓設定電路進一步包括：功率供應節點，其係用以攜載具有該第一功率供應電壓位準的第一供應電壓；P型電晶體，其具有與該功率供應節點耦合的源極、用以接收該第四信號的閘極，以及與該電壓設定電路的該輸出節點耦合的汲極；以及N型電晶體，其具有與該功率供應節點耦合的汲極、用以接收該第四信 號的閘極，以及與該電壓設定電路的該輸出節點耦合的源極。
在一實施例中，其中該電壓設定電路進一步包括：功率供應節點，其係用以攜載具有該第一功率供應電壓位準的第一供應電壓；P型電晶體，其具有與該功率供應節點耦合的源極、用以接收該第四信號的閘極，以及與該電壓設定電路的該輸出節點耦合的汲極；以及二極體，其具有與該功率供應節點耦合的陽極以及與該電壓設定電路的該輸出節點耦合的陰極。
在一實施例中，其中該電壓設定電路進一步包括：第一功率供應節點，其係用以攜載具有該第一功率供應電壓位準的第一供應電壓；第二功率供應節點，其係用以攜載具有該第二功率供應電壓位準的第二供應電壓；第一切換裝置，其係用以將該第一功率供應節點電耦合至該電壓設定電路的該輸出節點以響應該第四信號的該第一邏輯狀態，以及將來自該電壓設定電路的該輸出節點之該第一功率供應節點電性去耦合以響應該第四信號的該第二狀態；以及第二切換裝置，其係用以將該第二功率供應節點電耦合至該電壓設定電路的該輸出節點以響應該第四信號的該第二邏輯狀態，以及將來自該電壓設定電路的該輸出節點之該第二功率供應節點電性去耦合以響應該第四信號的該第一狀態。
在一實施例中，其中該第一閂鎖器包括：AND-OR-INV複合邏輯閘，其包括：第一AND輸入，其係用以接收該第三信號；第二AND輸入，其係用以接收該第一信號；第三AND輸入，其係用以接收該時脈信號；第四AND輸入；以及NOR輸出，其係用以攜載該第二信號；以及逆變器，其包括：輸入，其係與該AND-OR-INV複合邏輯閘的該NOR輸出耦合；以及輸出，其係與該AND-OR-INV複合邏輯閘的該第四AND輸入耦合。
在一實施例中，其中該第二閂鎖器包括：OR-AND-INV複合邏輯 閘，其包括：第一OR輸入；第二OR輸入，其係用以接收該時脈信號；第一NAND輸入，其係用以接收該第三信號；NAND輸出，其係用以攜載該第四信號；以及逆變器，其包括：輸入，其係與該OR-AND-INV複合邏輯閘的該NAND輸出耦合；以及輸出，其係與該OR-AND-INV複合邏輯閘的該第一OR輸入耦合。
本申請案揭示內容的一些實施例係提供一種操作正反電路的方法，其包括：基於第一信號與響應時脈信號，藉由該正反電路之第一閂鎖器，設定第二信號；基於第三信號與響應該時脈信號，藉由該正反電路之第二閂鎖器，設定第四信號；以及基於該第二信號，藉由觸發電路，產生該第三信號，產生該第三信號包含基於該第四信號與該第二信號，設定該觸發電路，造成該第三信號具有不同的電壓擺動。
在一實施例中，其中產生該第三信號包括造成該第三信號具有：第一電壓擺動，以響應該第四信號的第一狀態；以及第二電壓擺動，以響應該第四信號的第二狀態，該第二電壓擺動係小於該第一電壓擺動。
在一實施例中，其中設定該觸發電路包括：將該觸發電路的電壓設定電路的輸出節點之電壓設定為具有：第一功率供應電壓位準，以響應該第四信號的該第一狀態；以及第二功率供應電壓位準，以響應該第四信號的該第二狀態，該第二功率供應電壓位準係小於該第一功率供應電壓位準。
100‧‧‧正反電路
110‧‧‧輸入階段
120‧‧‧第一閂鎖器
130‧‧‧第二閂鎖器
140‧‧‧觸發階段
SI‧‧‧信號
D‧‧‧數據輸入信號
SE‧‧‧掃描賦能信號
M‧‧‧第一閂鎖輸入信號
N1‧‧‧逆變器
A1、A2‧‧‧AND閘
O1‧‧‧OR閘
102a‧‧‧第一輸入
102b‧‧‧第二輸入
102c‧‧‧輸出
104a‧‧‧第一輸入
104b‧‧‧第二輸入
104c‧‧‧輸出
106a‧‧‧第一輸入
106b‧‧‧第二輸入
106c‧‧‧輸出
CP‧‧‧時脈信號
X‧‧‧第一閂鎖輸出信號
A3、A4‧‧‧AND閘
NR1‧‧‧NOR閘
N2‧‧‧逆變器
122a‧‧‧第一輸入
122b‧‧‧第二輸入
122c‧‧‧輸出
124b‧‧‧第二輸入
124a‧‧‧第一輸入
126a‧‧‧第一輸入
124c‧‧‧輸出
126c‧‧‧輸出
126b‧‧‧第二輸入
128c‧‧‧輸出
128a‧‧‧輸入
QN‧‧‧第二閂鎖輸出信號
TR‧‧‧第二閂鎖輸入信號
O2‧‧‧OR閘
Q‧‧‧輸出信號
N3、N4‧‧‧逆變器
ND1‧‧‧NAND閘
132b‧‧‧第二輸入
132a‧‧‧第一輸入
134a‧‧‧第一輸入
132c‧‧‧輸出
134c‧‧‧輸出
134b‧‧‧第二輸入
136a‧‧‧輸入
136c‧‧‧輸出
138a‧‧‧輸入
138c‧‧‧輸出
ND2‧‧‧NAND閘
VS‧‧‧電壓設定電路
142a‧‧‧第一輸入
142b‧‧‧第二輸入
142c‧‧‧輸出
142d‧‧‧可調功率節點
144c‧‧‧輸出節點
144a‧‧‧輸入節點
VSS‧‧‧電壓位準
VDD‧‧‧電壓位準
XB‧‧‧信號
VDD’‧‧‧電壓位準
302b‧‧‧第二輸入
300A‧‧‧AOI電路
304b‧‧‧第四輸入
302a‧‧‧第一輸入
312、314、316、318‧‧‧P型電晶體
304a‧‧‧第三輸入
332‧‧‧功率供應節點
306c‧‧‧輸出
300B‧‧‧電路
322、324、326、328‧‧‧N型電晶體
342b‧‧‧第二輸入
334‧‧‧功率供應節點
344b‧‧‧第四輸入
342a‧‧‧第一輸入
350‧‧‧AOI電路
344a‧‧‧第三輸入
352a‧‧‧第一輸入
346c‧‧‧輸出
354a‧‧‧第三輸入
360‧‧‧逆變器
356c‧‧‧輸出
352b‧‧‧第二輸入
362c‧‧‧輸出
354b‧‧‧第四輸入
400‧‧‧複合邏輯閘
362a‧‧‧輸入
402b‧‧‧第二輸入
400A‧‧‧OAI電路
406c‧‧‧輸出
402a‧‧‧第一輸入
422、424、426‧‧‧N型電晶體
404b‧‧‧第三輸入
434‧‧‧功率供應節點
412、414、416‧‧‧P型電晶體
442、444、446‧‧‧P型電晶體
432‧‧‧功率供應節點
500‧‧‧電路
400B‧‧‧OAI電路
520‧‧‧NAND閘
452、454、456‧‧‧N型電晶體
512c‧‧‧輸出節點
510‧‧‧電壓設定電路
522c‧‧‧輸出
512a‧‧‧輸入節點
524、525‧‧‧P型電晶體
522a、522b‧‧‧輸入
532‧‧‧功率供應節點
522d‧‧‧功率節點
600A‧‧‧電路
528、529‧‧‧N型電晶體
602c‧‧‧輸出節點
534‧‧‧功率供應節點
612‧‧‧P型電晶體
602a‧‧‧輸入節點
600B‧‧‧電路
604‧‧‧功率節點
600C‧‧‧電路
614‧‧‧N型電晶體
644‧‧‧N型電晶體
632、634‧‧‧P型電晶體
652、654‧‧‧P型電晶體
642‧‧‧P型電晶體
600D‧‧‧電路
700‧‧‧方法
662‧‧‧逆變器
由以下詳細說明與附隨圖式得以最佳了解本申請案揭示內容之各方面。注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1係根據一些實施例說明正反電路(flip-flop circuit)的電路圖。
圖2係根據一些實施例說明圖1之正反電路之各個節點的信號時序圖。
圖3A係根據一些實施例說明AND-OR-INV電路範例的電路圖。
圖3B係根據一些實施例說明可作為圖1之正反電路的輸入階段之電路範例的電路圖。
圖4A係根據一些實施例說明OR-AND-INV電路範例的電路圖。
圖4B係根據一些實施例說明另一OR-AND-INV電路範例的電路圖。
圖5係根據一些實施例說明可作為圖1之正反電路的觸發階段(trigger stage)之電路範例的電路圖。
圖6A至圖6D係根據一些實施例說明可作為圖1之正反電路的電壓設定電路之範例電路的電路圖。
圖7係根據一些實施例說明操作正反電路之方法流程圖。
上文已經概略地敍述本揭露之圖式，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應可瞭解，下文揭示之概念與特定實施例可作為基礎而相當輕易地予以修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應可瞭解，這類等效的建構並無法脫離後附之申請專利範圍所提出之本揭露的精神和範圍。
以下揭示內容提供許多不同的實施例或範例，用於實施本申請案之不同特徵。元件與配置的特定範例之描述如下，以簡化本申請案之揭示內容。當然，這些僅為範例，並非用於限制本申請案。例如，以下描述在第二特徵上或上方形成第一特徵可包含形成直接接觸的第 一與第二特徵之實施例，亦可包含在該第一與第二特徵之間形成其他特徵的實施例，因而該第一與第二特徵並非直接接觸。此外，本申請案可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非支配不同實施例與/或所討論架構之間的關係。
在一些實施例中，正反電路(flip-flop circuit)包含觸發階段，其係用以將該觸發階段的輸出信號設定為具有兩個不同電壓擺動(voltage swing)，以響應該正反電路之儲存值。相較於未調整該觸發狀態的輸出信號之電壓擺動的正反電路，當較多電晶體待觸發以響應時脈信號時，本發明的正反電路消耗較少功率。
圖1係根據一些實施例說明正反電路100的電路圖。正反電路100包含輸入階段110、耦合至輸入階段110的第一閂鎖器(latch)120、第二閂鎖器130以及耦合至第一閂鎖器120與第二閂鎖器130的觸發階段140。
輸入階段110係用以選擇複數個輸入信號其中之一，例如掃描輸入信號SI或是數據輸入信號D，以響應掃描賦能信號SE，並且基於所選擇的信號，輸入第一閂鎖輸入信號M於第一閂鎖器120。輸入階段110包含逆變器(inverter)N1、兩個AND閘A1與A2，以及OR閘O1。逆變器N1接收掃描賦能信號SE以及輸出信號/SE，其係與掃描賦能信號SE邏輯互補。AND閘A1包含第一輸入102a、第二輸入102b以及輸出102c。AND閘A1的第一輸入102a接收掃描輸入信號SI，以及AND閘A1的第二輸入接收掃描賦能信號SE。AND閘A2包含第一輸入104a、第二輸入104b以及輸出104c。AND閘A2的第一輸入104a接收信號/SE，AND閘A2的第二輸入104b接收數據輸入信號D。OR閘O1包含第一輸入106a、第二輸入106b以及輸出106c。OR閘O1的第一輸入106a係與AND閘A1的輸出102c耦合，以及OR閘O1的第二輸入106b係與AND閘A2的輸出104c耦合。OR閘O1的輸出106c係與第一閂鎖器120 耦合。
當正反電路100係於第一模式操作時，掃描賦能信號SE設定為具有高邏輯值。AND閘A2輸出低邏輯值，而與數據輸入信號D的邏輯狀態無關。因此，OR閘O1的輸出106c係取決於掃描輸入信號SI。當掃描輸入信號SI邏輯高時，OR閘O1的輸出106c亦為邏輯高。當掃描輸入信號SI邏輯低時，OR閘O1的輸出106c亦為邏輯低。因此，當掃描賦能信號SE邏輯高時，第一閂鎖輸入信號M的邏輯狀態與掃描輸入信號SI的邏輯狀態相同。
當正反電路100係於第二模式操作時，掃描賦能信號SE設為低邏輯值。AND閘A1輸出低邏輯值，而與掃描輸入信號SI的邏輯狀態無關。因此，OR閘O1的輸出106c係取決於數據輸入信號D。當數據輸入信號D邏輯高時，OR閘O1的輸出106c亦為邏輯高。當數據輸入信號D邏輯低時，OR閘O1的輸出106c亦為邏輯低。因此，當掃描賦能信號SE邏輯低時，第一閂鎖輸入信號M的邏輯狀態與數據輸入信號D的邏輯狀態相同。
在本實施例中，正反電路100可作為掃描正反電路，其中第一模式亦係指「掃描模式」，第二模式亦係指「數據模式」。在一些實施例中，正反電路100可作為非掃描正反電路，其中省略輸入階段110，並且數據輸入信號D係直接饋送至第一閂鎖輸入信號M。
第一閂鎖器120係用以基於第一閂鎖輸入信號M以及時脈信號CP，而設定第一閂鎖輸出信號X。第一閂鎖器120基於第一閂鎖輸入信號M而更新第一閂鎖輸出信號X的邏輯狀態，以響應時脈信號CP的第一狀態，並且維持該第一閂鎖輸出信號X的邏輯狀態以響應時脈信號CP的第二狀態。在一些實施例中，時脈信號CP的第一狀態與第二狀態係彼此邏輯互補。在一些實施例中，時脈信號CP的第一狀態係指低邏輯值，時脈信號CP的第二狀態係指高邏輯值。
第一閂鎖器120包含兩個AND閘A3與A4、NOR閘NR1以及逆變器N2。AND閘A3包含第一輸入122a、第二輸入122b以及輸出122c。AND閘A3的第一輸入122a係與觸發階段140耦合。AND閘A3的第二輸入122b係與OR閘O1的輸出106c耦合，並且係用以接收第一閂鎖輸入信號M。AND閘A4包含第一輸入124a、第二輸入124b以及輸出124c。AND閘A4的第一輸入124a係用以接收時脈信號CP。NOR閘NR1包含第一輸入126a、第二輸入126b以及輸出126c。NOR閘NR1的第一輸入126a係與AND閘A3的輸出122c耦合。NOR閘NR1的第二輸入126b係與AND閘A4的輸出124c耦合。NOR閘NR1的輸出126c係與觸發階段140耦合，並且攜載第一閂鎖輸出信號X。逆變器N2具有輸入128a與輸出128c。逆變器N2的輸入128a係與NOR閘NR1的輸出126c耦合，以及逆變器N2的輸出128c係與AND閘A4的第二輸入124b耦合。
第二閂鎖器130係用以基於第二閂鎖輸入信號TR與時脈信號CP，而設定第二閂鎖輸出信號QN。第二閂鎖器130亦用以基於第二閂鎖輸出信號QN而輸出信號Q。第二閂鎖器130係基於第二閂鎖輸入信號TR，而更新第二閂鎖輸出信號QN的邏輯狀態以響應時脈信號CP的第二狀態，並且維持第二閂鎖輸出信號QN的邏輯狀態以響應時脈信號CP的第一狀態。
第二閂鎖器130係包含OR閘O2、NAND閘ND1以及兩個逆變器N3與N4。OR閘O2包含第一輸入132a、第二輸入132b以及輸出132c。OR閘O2的第二輸入132b係用以接收時脈信號CP。NAND閘ND1包含第一輸入134a、第二輸入134b以及輸出134c。NAND閘ND1的第一輸入134a係與OR閘O2的輸出132c耦合。NAND閘ND1的第二輸入134b係用以接收第二閂鎖輸入信號TR。NAND閘ND1的輸出134c攜載第二閂鎖輸出信號QN。逆變器N3具有輸入136a與輸出136c。逆變器N3的輸入136a係與NAND閘ND1的輸出134c耦合，以及逆變器N3的輸出136c係 與OR閘O2的第一輸入132a耦合。逆變器N4具有輸入138a與輸出138c。逆變器N4的輸入138a係與NAND閘ND1的輸出134c耦合，並且逆變器N4的輸出138c攜載信號Q。
觸發階段140係用以基於時脈信號CP、第一閂鎖輸出信號X以及第二閂鎖輸出信號QN而產生第二閂鎖輸入信號TR。觸發階段140亦用以基於第二閂鎖輸出信號QN，而造成第二閂鎖輸出信號QN具有兩個不同的電壓擺動。在一些實施例中，第二閂鎖輸入信號TR具有第一電壓擺動以響應第二閂鎖輸出信號QN的第一狀態，以及第二電壓擺動以響應第二閂鎖輸出信號QN的第二狀態，其中第二電壓擺動係小於第一電壓擺動。在一些實施例中，第二閂鎖輸出信號QN的第一狀態係指低邏輯值，以及第二閂鎖輸出信號QN的第二狀態係指高邏輯值。在一些實施例中，第二電壓擺動的高電壓位準與低電壓位準仍可由AND閘A3與NAND閘ND1辨識，分別對應於高邏輯值與低邏輯值。
觸發階段140包含NAND閘ND2與電壓設定電路VS。NAND閘ND2包含第一輸入142a、第二輸入142b、輸出142c以及可調功率節點142d。NAND閘ND2的第一輸入142a係用以接收時脈信號CP。NAND閘ND2的第二輸入142b係與NOR閘NR1的輸出126c耦合，並且用以接收第一閂鎖輸出信號X。NAND閘ND2的輸出142c攜載第二閂鎖輸入信號TR。電壓設定電路VS包含輸入節點144a與輸出節點144c。電壓設定電路VS的輸入節點144a係與NAND閘ND1的輸出134c耦合，並且係用以接收第二閂鎖輸出信號QN。電壓設定電路VS的輸出節點係與NAND閘ND2的可調功率節點142d耦合。
在一些實施例中，電壓設定電路VS設定該電壓設定電路VS的輸出節點144c之電壓成為具有第一功率供應電壓位準以響應第二閂鎖輸出信號QN的第一狀態，以及第二功率供應電壓位準以響應第二閂鎖 輸出信號QN的第二狀態。在一些實施例中，第二功率供應電壓位準係小於第一功率供應電壓位準。
在操作中，當時脈信號具有低邏輯值時，NAND閘ND2設定第二閂鎖輸入信號TR為高邏輯值，並且當時脈信號具有高邏輯值時，NAND閘ND2設定第二閂鎖輸入信號TR為與該第一閂鎖輸出信號X互補的邏輯值。在一些實施例中，當第一閂鎖輸出信號X具有低邏輯值而無關於第二閂鎖輸出信號QN的邏輯狀態時，第二閂鎖輸入信號TR的高邏輯值係對應於該第一功率供應電壓位準；以及當第一閂鎖輸出信號X具有高邏輯值且第二閂鎖輸出信號QN具有低邏輯值時，第二閂鎖輸入信號TR的高邏輯值係對應於第二功率供應電壓位準。
關於第一閂鎖器120，逆變器N2設定信號XB與第一閂鎖輸出信號X邏輯互補(亦即「/X」)。當時脈信號CP邏輯低時，第二閂鎖輸入信號TR為邏輯高。因此，AND閘A4輸出低邏輯值，以及AND閘A3輸出與第一閂鎖輸入信號M相同的邏輯值。NOR閘NR1因而將第一閂鎖輸出信號X設定為具有與第一閂鎖輸出信號X之邏輯值互補的邏輯值。在另一方面，當時脈信號CP邏輯高時，第二閂鎖輸入信號TR的邏輯值與第一閂鎖輸出信號X的邏輯值互補並且與信號XB的邏輯值相同。因此，AND閘A4輸出與信號XB的邏輯值相同的邏輯值，以及AND閘A3輸出低邏輯值或是與信號XB之邏輯值相同的邏輯值。NOR閘NR1因而將第一閂鎖輸出信號X設定為具有與信號XB之邏輯值互補的邏輯值。
關於第二閂鎖器130，逆變器N3設定信號QNB與第二閂鎖輸出信號QN邏輯互補(亦即「/QN」)，並且逆變器N4設定信號Q與第二閂鎖輸出信號QN邏輯互補。當時脈信號CP邏輯高時，第二閂鎖輸入信號TR的邏輯值與第一閂鎖輸出信號X的邏輯值互補。因此，OR閘O2輸出高邏輯值。NAND閘ND1因而將第二閂鎖輸出信號QN設定為具有與 第二閂鎖輸入信號TR之邏輯值互補的邏輯值。在另一方面，當時脈信號CP邏輯低時，第二閂鎖輸入信號TR邏輯高。因此，OR閘O2輸出與信號QNB之邏輯值相同的邏輯值。NAND閘ND1因而將第二閂鎖輸出信號QN設定為具有與信號QNB之邏輯值互補的邏輯值。
下述表1總結正反電路100的操作。
如表1所示，當第一閂鎖輸入信號M保持邏輯低，於時脈信號CP的數個時脈週期中，第二閂鎖輸出信號QN維持邏輯高以及第一閂鎖輸出信號X維持邏輯高。然而，當時脈信號CP邏輯低時，第二閂鎖輸入信號TR為邏輯高，以及當時脈信號CP邏輯高時，第二閂鎖輸入信號TR為邏輯低。因此，雖然第一閂鎖輸入信號M、第一閂鎖輸出信號X與Q的邏輯值維持不變，但NAND閘ND1與AND閘A3的電晶體仍觸變(toggled)。在此狀況下，當第一閂鎖輸出信號X具有高邏輯值時，電壓設定電路VS將第二閂鎖輸入信號TR設定為具有降低的電壓擺動以響應第二閂鎖輸出信號QN的高邏輯值，因而觸發階段140的功率消耗減少。相較於第二閂鎖輸入信號TR不具有降低的電壓擺動之架構，當第二閂鎖輸出信號QN邏輯高且第一閂鎖輸出信號X具有高邏輯值時，正反電路100少消耗約20%至30%功率。
圖2係根據一些實施例說明圖1之正反電路100的不同節點之信號時序圖。圖1的元件係被使用於圖2的波形中，用於解釋正反電路100 的操作。電壓位準VDD對應於高邏輯值，以及電壓位準VSS對應於低邏輯值。在圖2所描述的實施例中，電壓設定電路VS可將第二閂鎖輸入信號TR設定為具有介於電壓位準VDD與電壓位準VSS之間的第一電壓擺動或是介於電壓位準VDD’與電壓位準VSS之間的第二電壓擺動。電壓差△V係介於VDD電壓位準與電壓位準VDD’之間。在一些實施例中，電壓差△V係設定為可由AND閘A3與NAND閘ND1辨識，對應於高邏輯值。
在時間T1，時脈信號CP為邏輯低，並且由於時脈信號CP的第一狀態而將第二閂鎖輸入信號TR保持邏輯高，而無論第一閂鎖輸出信號X之狀態。基於數據輸入信號D或是掃描輸入信號SI，第一閂鎖輸入信號M從邏輯高過渡至邏輯低。基於第二閂鎖輸入信號TR、第一閂鎖輸入信號M、時脈信號CP與信號XB，將第一閂鎖器120的輸出，亦即第一閂鎖輸出信號X，設定為邏輯高。再者，將第二閂鎖輸出信號QN保持於目前所儲存的值，假設為低。
在時間T2，時脈信號CP從邏輯低過渡至邏輯高。第一閂鎖輸出信號X已經被設定為邏輯高，因此由於邏輯高第一閂鎖輸出信號X而將信號XB拉至邏輯低。基於時脈信號CP與第一閂鎖輸出信號X，造成在時間T2之後接著將第二閂鎖輸入信號TR拉低。
在時間T3，由於邏輯高時脈信號CP與第一閂鎖輸出信號X，因而第二閂鎖輸入信號TR過渡至邏輯低。同時，由於第二閂鎖輸入信號TR與信號XB邏輯低，第一閂鎖輸出信號X維持在先前儲存的值(例如邏輯高)，而無論第一閂鎖輸入信號M的狀態。再者，由於第二閂鎖輸入信號TR被拉低，接著在時間T3之後拉高第二閂鎖輸出信號QN。電壓設定電路VS被設定為提供降低的電壓位準VDD’至NAND閘ND2。
接著，在時間T4，時脈信號CP從高過渡至低。在時間T5，響應 時脈信號CP的低邏輯值以及第一閂鎖輸出信號X的高邏輯值，第二閂鎖輸入信號TR設定為邏輯高，而無論第一閂鎖輸出信號X之狀態，由於電壓設定電路VS已經被設定為提供降低的電壓位準VDD’至NAND閘ND2，因而第二閂鎖輸入信號TR被拉至降低的電壓位準VDD’而非電壓位準VDD。
在時間T6之前，第一閂鎖輸入信號M被設定為邏輯低，成為來自先前週期(亦即，在時間T1)的第一閂鎖輸入信號M。第一閂鎖器120的輸出，亦即第一閂鎖輸出信號X，維持邏輯高，以及第二閂鎖輸出信號QN維持目前儲存的值，例如邏輯高。
在時間T7，時脈信號CP過渡至邏輯高。第一閂鎖輸出信號X維持邏輯高，以及信號XB維持邏輯低。基於時脈信號CP與第一閂鎖輸出信號X，造成在時間T7之後接著拉低觸發第二閂鎖輸入信號TR。在時間T8，時脈信號CP從高過渡至低。在時間T9，由於邏輯低時脈信號CP與邏輯高第一閂鎖輸出信號X，第二閂鎖輸入信號TR過渡至邏輯高。第二閂鎖輸出信號QN維持邏輯高。由於第二閂鎖輸出信號QN仍為邏輯高，因而電壓設定電路VS仍設定為提供降低的電壓位準VDD’至NAND閘ND2，以及第二閂鎖輸入信號TR被拉至降低的電壓位準VDD’而非電壓位準VDD。
在時間T10，第一閂鎖輸入信號M係設定為邏輯高，這是基於數據輸入信號D或掃描輸入信號SI，其係在時間週期T1-T3與T5-T7，攜載不同於第一閂鎖輸入信號M的值。基於第二閂鎖輸入信號TR、第一閂鎖輸入信號M、時脈信號CP以及信號XB，第一閂鎖器120的輸出，亦即第一閂鎖輸出信號X，係設定為邏輯低。同時，第二閂鎖輸出信號QN係設定為目前儲存的值，其係邏輯高。在時間T11，由於第一閂鎖輸出信號X具有高邏輯值，因而無論第二閂鎖輸出信號QN之狀態，第二閂鎖輸入信號TR被設定為電壓位準VDD。
在時間T12，時脈信號CP過渡至邏輯高。第一閂鎖輸出信號X已經被設定為邏輯低，因而由於邏輯低第一閂鎖輸出信號X，信號XB被拉至邏輯高。基於時脈信號CP與第一閂鎖輸出信號X，在時間T11之後，第二閂鎖輸入信號TR維持邏輯高。由於第一閂鎖輸出信號X具有低邏輯值，第二閂鎖輸入信號TR維持在電壓位準VDD。
在時間T13，第二閂鎖輸入信號TR與信號XB為邏輯高，第一閂鎖輸出信號X維持於先前儲存的值(例如，邏輯低)，而無論第一閂鎖輸入信號M之狀態。再者，第二閂鎖輸入信號TR為邏輯高，在時間T13將第二閂鎖輸出信號QN拉低。因而將電壓設定電路VS設定為提供電壓位準VDD至NAND閘ND2可調功率節點142d而非降低的電壓位準VDD’。由於第一閂鎖輸出信號X具有低邏輯值，因而第二閂鎖輸入信號TR維持在電壓位準VDD。
圖3A係根據一些實施例說明AND-OR-INV(AOI)電路300A範例的電路圖。AOI電路300A可作為複合邏輯閘(compound logical gate)，用於實施AND閘A3與A4以及NOR閘NR1。AOI電路300A具有第一輸入302a、第二輸入302b、第三輸入304a、第四輸入304b以及輸出306c。在一些實施例中，第一輸入302a對應於圖1中的第一輸入122a；第二輸入302b對應於第二輸入122b、第三輸入304a對應於第一輸入124a、第四輸入304b對應於第二輸入124b，以及輸出306c對應於輸出126c。
AOI電路300A包含P型電晶體312、314、316與318，以及N型電晶體322、324、326與328。。P型電晶體312具有源極，其係與功率供應節點332耦合，功率供應節點332用以攜載具有電壓位準VDD之功率供應電壓。P型電晶體312具有汲極，其係與P型電晶體314的源極耦合。P型電晶體314進一步具有與輸出306c耦合的汲極。P型電晶體316具有源極，其係與功率供應節點332耦合，以及具有汲極，其係與P型電晶體318的源極耦合。P型電晶體318進一步具有與輸出306c耦合的汲 極。P型電晶體312與316的汲極係一起耦合。
N型電晶體324具有源極，其係與另一功率供應節點334耦合，功率供應節點334用以攜載具有電壓位準VSS的參考電壓。N型電晶體324具有汲極，其係與N型電晶體322的源極耦合。N型電晶體322進一步具有與輸出306c耦合的汲極。N型電晶體328具有源極，其係與功率供應節點334耦合，以及具有汲極，其係與N型電晶體326的源極耦合。N型電晶體326進一步具有與輸出306c耦合的汲極。
再者，P型電晶體318與N型電晶體324的閘極係與第一輸入302a耦合；P型電晶體314與N型電晶體322的閘極係與第二輸入302b耦合；P型電晶體312與N型電晶體328的閘極係與第三輸入304a耦合；以及P型電晶體316與N型電晶體326的閘極係與第四輸入304b耦合。在一些實施例中，第一輸入302a與第二輸入302b的架構可互相交換。在一些實施例中，第三輸入304a與第四輸入304b的架構可互相交換。
圖3B係根據一些實施例說明可用於圖1之正反電路的輸入狀態中的電路300B範例之電路圖。電路300B係可作為複合邏輯閘，用於實施AND閘A1與A2以及OR閘O1。電路300B具有第一輸入342a、第二輸入342b、第三輸入344a、第四輸入344b以及輸出346c。在一些實施例中，第一輸入342a對應於圖1的第一輸入102a；第二輸入342b對應於第二輸入102b、第三輸入344a對應於第一輸入104a、第四輸入344b對應於第二輸入104b，以及輸出346c對應於輸出106c。
電路300B包含AOI電路350以及逆變器360。AOI電路350對應於AOI電路300A，並且具有第一輸入352a、第二輸入352b、第三輸入354a、第四輸入354b以及輸出356c。第一輸入352a對應於第一輸入302a；第二輸入352b對應於第二輸入302b；第三輸入354a對應於第三輸入304a；以及第四輸入354b對應於第四輸入304b。第一輸入352a可作為第一輸入342a；第二輸入352b可作為第二輸入342b；第三輸入 354a可作為第三輸入344a；以及第四輸入354b可作為第四輸入344b。
逆變器360具有輸入362a，其係與AOI電路350的輸出356c耦合。逆變器亦具有輸出362c可作為電路300B的輸出346c。
圖4A係根據一些實施例說明OR-AND-INV(OAI)電路400A範例的電路圖。OAI電路400A可作為複合邏輯閘400，用於實施圖1中的OR閘O2以及NAND閘ND1。複合邏輯閘400具有第一輸入402a、第二輸入402b、第三輸入404b以及輸出406c。在一些實施例中，第一輸入402a對應於圖1的第一輸入132a；第二輸入402b對應於第二輸入132b、第三輸入404b對應於第二輸入134b，以及輸出406c對應於輸出134c。
OAI電路400A包含P型電晶體412、414與416，以及N型電晶體422、424與426。P型電晶體412具有與功率供應節點432耦合的源極，功率供應節點432用以攜載具有電壓位準VDD的功率供應電壓。P型電晶體412具有與P型電晶體414的源極耦合的汲極。P型電晶體414進一步包含與輸出406c耦合的汲極。P型電晶體416具有與功率供應節點432耦合的源極，以及具有與輸出406c耦合的汲極。
N型電晶體424具有源極，其係耦合至另一功率供應節點434，功率供應節點434用以攜載具有電壓位準VSS的參考電壓。N型電晶體424具有與N型電晶體422的源極耦合的汲極。N型電晶體422進一步具有與輸出406c耦合的汲極。N型電晶體426具有與N型電晶體424的汲極耦合的源極。N型電晶體426具有與輸出406c耦合的汲極。
再者，P型電晶體412與N型電晶體426的閘極係與第一輸入402a耦合；P型電晶體414與N型電晶體422的閘極係與第二輸入402b耦合；以及P型電晶體416與N型電晶體424的閘極係與第三輸入404b耦合。在一些實施例中，第一輸入402a與第二輸入402b的架構可互相交換。
圖4B係根據一些實施例說明另一OR-AND-INV(OAI)電路400B範例的電路圖。OAI電路400B亦可作為複合邏輯閘400，用於實施圖1的OR閘O2以及NAND閘ND1。OAI電路400B包含P型電晶體442、444與446，以及N型電晶體452、454與456。P型電晶體442具有與功率供應節點432耦合的源極，以及具有與P型電晶體444的源極耦合的汲極。P型電晶體444進一步具有與輸出406c耦合的汲極。P型電晶體446具有與功率供應節點332耦合的源極，以及具有與輸出406c耦合的汲極。
N型電晶體454具有與功率供應節點434耦合的源極，以及具有與N型電晶體452的源極耦合的汲極。N型電晶體454進一步具有與輸出406c耦合的閘極。N型電晶體456具有與功率供應節點434耦合的源極，以及具有與N型電晶體454的汲極耦合的汲極。
再者，P型電晶體442與N型電晶體456的閘極係與第一輸入402a耦合；P型電晶體444與N型電晶體454的閘極係與第二輸入402b耦合；以及P型電晶體446與N型電晶體452的閘極係與第三輸入404b耦合。在一些實施例中，第一輸入402a與第二輸入402b的架構可互相交換。
圖5係根據一些實施例說明可作為圖1的正反電路之觸發階段140的電路500範例之電路圖。電路500包含電壓設定電路510以及NAND閘520。電壓設定電路510可作為圖1的電壓設定電路VS，以及NAND閘520可作為NAND閘ND2。
電壓設定電路510包含輸入節點512a以及輸出節點512c。在一些實施例中，輸入節點512a係用以接收來自第二閂鎖器130的第二閂鎖輸出信號QN。電壓設定電路510係用以設定輸出節點512c的電壓為具有第一功率供應電壓位準，例如電壓位準VDD，以響應輸入節點512a處的第二閂鎖輸出信號QN之邏輯低狀態，以及具有第二功率供應電壓位準，例如電壓位準VDD’，以響應第二閂鎖輸出信號QN的邏輯高 狀態。圖6A至圖6D進一步說明電壓設定電路的各種實施方式。
NAND閘520包含輸入522a與522b、輸出522c以及可調功率節點522d。功率節點522d對應於圖1的可調功率節點142，並且與電壓設定電路510的輸出節點512c耦合。輸入522a對應於第一輸入142a；輸入522b對應於第二輸入142b；以及輸出522c對應於輸出142c。
NAND閘520包含P型電晶體524與525，以及N型電晶體528與529。P型電晶體524包含與功率節點522d耦合的源極，以及與輸出522c耦合的汲極。P型電晶體525包含與功率供應節點532耦合的源極，功率供應節點532用以攜載具有電壓位準VDD的功率供應電壓。P型電晶體525亦包含與輸出522c耦合的汲極。N型電晶體529包含與另一功率供應節點534耦合的源極，功率供應節點534用以攜載具有電壓位準VSS的參考電壓。N型電晶體529亦包含與N型電晶體528的源極耦合的汲極。N型電晶體528進一步包含與輸出522c耦合的閘極。
再者，P型電晶體524與N型電晶體528的閘極係與輸入522a耦合，以及P型電晶體525與N型電晶體529的閘極係與輸入522b耦合。
圖6A係根據一些實施例說明可作為圖1的正反電路之電壓設定電路VS或是圖5的電壓設定電路510之電路600A範例的電路圖。
電路600A包含輸入節點602a、輸出節點602c、用以攜載具有功率供應電壓位準VSS之供應電壓的功率節點604、P型電晶體612以及N型電晶體614。在一些實施例中，輸入節點602a對應於圖5的輸入節點512a、輸出節點602c對應於輸出節點512c，以及功率節點604對應於功率供應節點532。
P型電晶體612包含與功率節點604耦合的源極，以及與輸出節點602c耦合的汲極。N型電晶體614包含與功率節點604耦合的汲極，以及與輸出節點602c耦合的源極。P型電晶體612與N型電晶體614的閘極係與輸入節點602a耦合，並且用於接收來自第二閂鎖器130的第二 閂鎖輸出信號QN。
在操作中，當輸入節點602a的第二閂鎖輸出信號QN為邏輯低時，P型電晶體612被開啟，以及N型電晶體614被關閉。功率節點604與輸出節點602c因而彼此電耦合，並且輸出節點602c輸出具有電壓位準VDD的電壓。當輸入節點602a的第二閂鎖輸出信號QN為邏輯高時，P型電晶體612被關閉，以及N型電晶體614被開啟。N型電晶體614迫使輸出節點602c具有電壓位準VDD-Vthn，其中Vthn係N型電晶體614的門檻電壓。在一些實施例中，電壓位準VDD-Vthn仍設定為可由AND閘A3與NAND閘ND1辨識，對應於高邏輯值。
圖6B係根據一些實施例說明可作為圖1的正反電路之電壓設定電路VS或是圖5的電壓設定電路510之另一電路600B範例之電路圖。與圖6A的組件相同或相似的組件係具有相同的元件符號，並且省略其詳細說明。
電路600B包含輸入節點602a、輸出節點602c、功率節點604以及P型電晶體632與634。P型電晶體632包含與功率節點604耦合的源極、與輸出節點602c耦合的汲極，以及與輸入節點602a耦合的閘極，並且係用於接收來自第二閂鎖器130的第二閂鎖輸出信號QN。P型電晶體634包含與功率節點604耦合的源極、與輸出節點602c耦合的汲極，以及與輸出節點602c耦合的閘極。因此，P型電晶體634係連接二極體的電晶體，該二極體具有與功率節點604耦合的陽極以及與輸出節點602c耦合的陰極。
在操作中，當輸入節點602a的第二閂鎖輸出信號QN為邏輯低時，P型電晶體632係被開啟。因此，功率節點604與輸出節點602c係經由P型電晶體632而彼此電耦合，以及輸出節點602c輸出具有電壓位準VDD的電壓。當節點602的第二閂鎖輸出信號QN為邏輯高時，P型電晶體632被關閉。與二極體連接的P型電晶體634迫使輸出節點602c 具有電壓位準VDD-thp，其中Vthp係P型電晶體634的門檻電壓。在一些實施例中，電壓位準VDD-Vthp被設定為仍可由AND閘A3與NAND閘ND1辨識，對應於高邏輯值。
圖6C係根據一些實施例說明可作為圖1的正反電路之電壓設定電路VS或是圖5之電壓設定電路510的另一電路600C範例之電路圖。與圖6A的組件相同或相似的組件具有相同的元件符號，並且省略其詳細說明。
電路600C包含輸入節點602a、輸出節點602c、功率節點604、P型電晶體642以及N型電晶體644。P型電晶體642包含與功率節點604耦合的源極、與輸出節點602c耦合的汲極，以及與輸入節點602a耦合的閘極，並且係用於接收來自第二閂鎖器130的第二閂鎖輸出信號QN。N型電晶體644包含與功率節點604耦合的汲極、與輸出節點602c耦合的源極，以及與功率節點604耦合的閘極。因此，N型電晶體係與二極體連接的電晶體，該二極體具有與功率節點604耦合的陽極以及與輸出節點602c耦合的陰極。
在操作中，當輸入節點602a的信號QN為邏輯低時，P型電晶體642被開啟。因此，功率節點604與輸出節點602c係經由P型電晶體642而彼此電耦合，並且輸出節點602c輸出具有電壓位準VDD的電壓。當輸入節點602a的第二閂鎖輸出信號QN為邏輯高時，P型電晶體642被關閉。與二極體連接的N型電晶體644迫使輸出節點602c具有電壓位準VDD-Vthn，其中Vthn係N型電晶體644的門檻電壓。在一些實施例中，電壓位準VDD-Vthn係被設定為仍可由AND閘A3與NAND閘ND1辨識，對應於高邏輯值。
圖6D係根據一些實施例說明可作為圖1的正反電路之電壓設定電路VS或是圖5的電壓設定電路510之另一電路600D範例的電路圖。與圖6A的組件相同或相似的組件具有相同的元件符號，並且省略其詳 細說明。
電路600D包含輸入節點602a、輸出節點602c、用於攜載具有功率供應電壓位準VDD之供應電壓的第一功率節點604，以及用於攜載具有功率供應電壓位準VDD’之供應電壓的第二功率節點606。電路600D進一步包含P型電晶體652與654以及逆變器662。
逆變器662包含輸入與輸出。逆變器662的輸入係與輸入節點602a耦合，並且係用於接收來自第二閂鎖器130的第二閂鎖輸出信號QN。因此，逆變器662的輸出產生與第二閂鎖輸出信號QN邏輯互補的信號/QN。P型電晶體652包含與功率節點604耦合的源極、與輸出節點602c耦合的汲極，以及與輸入節點602a耦合的閘極。P型電晶體654包含與功率節點606耦合的源極、與輸出節點602c耦合的汲極，以及與逆變器662之輸出耦合的閘極。在一些實施例中，以其他形式的切換裝置替換P型電晶體652與654，例如其他形式的電晶體或傳輸閘。
在操作中，當輸入節點602a的第二閂鎖輸出信號QN為邏輯低時，P型電晶體652係被開啟，以及P型電晶體654係被關閉。因此，功率節點604與輸出節點602c係彼此電耦合，並且輸出節點602c係輸出具有電壓位準VDD的電壓。當輸入節點602a的第二閂鎖輸出信號QN為邏輯高時，P型電晶體652被關閉，以及P型電晶體654被開啟。因此，節點606與輸出節點602c係彼此電耦合，以及輸出節點602c係輸出具有電壓位準VDD’的電壓。在一些實施例中，電壓位準VDD’係被設定為仍可由AND閘A3與NAND閘ND1辨識，對應於高邏輯值。
圖7係根據一些實施例說明例如圖1之正反電路100的正反電路之操作方法700的流程圖。理解可在進行圖7所述之方法700之前、過程中以及/或之後進行其他操作，以及在本文中簡要描述一些其他製程。
方法700始於操作710，正反電路100的第一閂鎖器120基於第一 閂鎖輸入信號M而設定第一閂鎖輸出信號X，以響應時脈信號CP。而後，在操作720中，基於第一閂鎖輸出信號X、時脈信號CP以及來自第二閂鎖器130，藉由例如觸發階段140之觸發電路產生第二閂鎖輸入信號TR。最後，在操作730中，第二閂鎖器基於第二閂鎖輸入信號TR而設定第二閂鎖輸出信號QN，以響應時脈信號CP。
在一些實施例中，操作710包含基於第一閂鎖輸入信號M而更新第一閂鎖輸出信號X的邏輯狀態以響應時脈信號CP的低邏輯狀態，以及維持第一閂鎖輸出信號X的邏輯狀態以響應時脈信號CP的高邏輯狀態。在一些實施例中，操作730包含基於第二閂鎖輸入信號TR而更新第二閂鎖輸出信號QN的邏輯狀態以響應時脈信號CP的高邏輯狀態，以及維持第二閂鎖輸出信號QN的邏輯狀態以響應時脈信號CP的低邏輯狀態。
再者，操作720包含進行操作722與操作726。在操作722中，觸發階段140設定為造成第二閂鎖輸入信號TR具有第一電壓擺動以響應第二閂鎖輸出信號QN的低邏輯狀態。在操作726中，觸發階段140設定為造成第二閂鎖輸入信號TR具有第二電壓擺動以響應第二閂鎖輸出信號QN的高邏輯狀態。在一些實施例中，第二電壓擺動係小於第一電壓擺動。在一些實施例中，操作722包含將觸發階段140的電壓設定電路VS之輸出節點的電壓設定為具有第一功率供應電壓位準VDD，以響應第二閂鎖輸出信號QN的第一狀態。在一些實施例中，操作726包含將觸發階段140的電壓設定電路VS之輸出節點的電壓設定為具有第二功率供應電壓位準VDD’，以響應第二閂鎖輸出信號QN的第二狀態，其中第二功率供應電壓位準VDD’係小於第一功率供應電壓位準VDD。
根據一實施例，正反電路包含第一閂鎖器、第二閂鎖器以及觸發階段。該第一閂鎖器係用以基於第一閂鎖輸入信號與時脈信號而設 定第一閂鎖輸出信號。該第二閂鎖器係用以基於第二閂鎖輸入信號與該時脈信號而設定第二閂鎖輸出信號。該觸發階段係與該第一閂鎖器與該第二閂鎖器耦合。該觸發階段係用以基於該第一閂鎖輸出信號而產生該第二閂鎖輸入信號。該觸發階段係用以基於該第一閂鎖輸出信號與該第二閂鎖輸出信號而造成第二輸入信號具有不同電壓擺動。
根據另一實施例，正反電路包含第一閂鎖器、第二閂鎖器以及觸發階段。該第一閂鎖器係用以基於第一信號以及響應時脈信號而產生第二信號。該觸發階段係與該第一閂鎖器耦合，並且用以基於該時脈信號、該第二信號與第四信號而產生第三信號。第二閂鎖器係與該觸發階段耦合，並且用以基於該第三信號以及響應該時脈信號而產生該第四信號。該觸發階段包含電壓設定電路。該電壓設定電路包含輸出節點，並且用以設定電壓設定電路的輸出節點之電壓以響應該第四信號。
根據另一實施例，其係揭示操作正反電路的方法。該方法包含基於第一信號與響應時脈信號，藉由該正反電路之第一閂鎖器，設定第二信號；基於第三信號且響應該時脈信號，藉由該正反電路之第二閂鎖器，設定第四信號；以及基於該第二信號，藉由觸發電路，產生該第三信號。產生該第三信號包含基於該第四信號與該第二信號，設定該觸發電路，造成該第三信號具有不同的電壓擺動。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施方式具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍，以及熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本申請案揭示內容之精神與範圍。
100‧‧‧正反電路
110‧‧‧輸入階段
120‧‧‧第一閂鎖器
130‧‧‧第二閂鎖器
140‧‧‧觸發階段
SI‧‧‧掃描輸入信號
D‧‧‧數據輸入信號
SE‧‧‧掃描賦能信號
M‧‧‧第一閂鎖輸入信號
N1‧‧‧逆變器
A1、A2‧‧‧AND閘
O1‧‧‧OR閘
102a‧‧‧第一輸入
102b‧‧‧第二輸入
102c‧‧‧輸出
104a‧‧‧第一輸入
104b‧‧‧第二輸入
104c‧‧‧輸出
106a‧‧‧第一輸入
106b‧‧‧第二輸入
106c‧‧‧輸出
CP‧‧‧時脈信號
X‧‧‧第一閂鎖輸出信號
A3、A4‧‧‧AND閘
NR1‧‧‧NOR閘
N2‧‧‧逆變器
122a‧‧‧第一輸入
122b‧‧‧第二輸入
122c‧‧‧輸出
140‧‧‧觸發階段
124a‧‧‧第一輸入
124b‧‧‧第二輸入
124c‧‧‧輸出
126a‧‧‧第一輸入
126b‧‧‧第二輸入
126c‧‧‧輸出
128a‧‧‧輸入
128c‧‧‧輸出
TR‧‧‧第二閂鎖輸入信號
QN‧‧‧第二閂鎖輸出信號
Q‧‧‧信號
O2‧‧‧OR閘
ND1‧‧‧NAND閘
N3、N4‧‧‧逆變器
132a‧‧‧第一輸入
132b‧‧‧第二輸入
132c‧‧‧輸出
134a‧‧‧第一輸入
134b‧‧‧第二輸入
134c‧‧‧輸出
136c‧‧‧輸出
136a‧‧‧輸入
138c‧‧‧輸出
138a‧‧‧輸入
VS‧‧‧電壓設定電路
ND2‧‧‧NAND閘
142b‧‧‧第二輸入
142a‧‧‧第一輸入
142d‧‧‧可調功率節點
142c‧‧‧輸出
144a‧‧‧輸入節點
144c‧‧‧輸出節點

Claims (10)

  1. 一種正反電路，其包括：第一閂鎖器，其係用以基於第一閂鎖輸入信號與時脈信號而設定第一閂鎖輸出信號；第二閂鎖器，其係用以基於第二閂鎖輸入信號與該時脈信號而設定第二閂鎖輸出信號；以及觸發階段，其係與該第一閂鎖器與該第二閂鎖器耦合，該觸發階段係用以基於該第一閂鎖輸出信號而產生該第二閂鎖輸入信號，該觸發階段係用以基於該第一閂鎖輸出信號與該第二閂鎖輸出信號而造成該第二閂鎖輸入信號具有不同的電壓擺動。
  2. 如請求項1所述之正反電路，其中該觸發階段係用以造成該第二閂鎖輸入信號具有第一電壓擺動以響應該第二閂鎖輸出信號之第一狀態，以及具有第二電壓擺動以響應該第二閂鎖輸出信號的第二狀態與該第一閂鎖輸出信號的第一狀態，該第二電壓擺動係小於該第一電壓擺動。
  3. 如請求項2所述之正反電路，其中該第二電壓擺動係大於該第一閂鎖器的N型電晶體之門檻電壓，或是大於該第二閂鎖器的N型電晶體之門檻電壓。
  4. 如請求項1所述之正反電路，其中該觸發階段包括：電壓設定電路，其包括輸出節點，並且用以設定該電壓設定電路的該輸出節點之電壓為具有：第一功率供應電壓位準，以響應該第二閂鎖輸出信號的該第一狀態，以及第二功率供應電壓位準，以響應該第二閂鎖輸出信號的該第二狀態，該第二功率供應電壓位準係小於該第一功率供 應電壓位準；以及NAND閘，其包括第一P型電晶體，該NAND閘的該第一P型電晶體之源極係與該電壓設定電路的該輸出節點耦合。
  5. 一種正反電路，其包括：第一閂鎖器，其係用以基於第一信號且響應時脈信號而產生第二信號；觸發階段，其係與該第一閂鎖器耦合且用以基於該時脈信號、該第二信號與第四信號而產生第三信號；以及第二閂鎖器，其係與該觸發階段耦合且用以基於該第三信號及響應該時脈信號而產生該第四信號，該觸發階段包括：電壓設定電路，其包括輸出節點且用以設定該電壓設定電路的該輸出節點之電壓以響應該第四信號；以及邏輯閘電路，其具有與該電壓設定電路的該輸出節點電耦合的功率節點。
  6. 如請求項5所述之正反電路，其中該電壓設定電路進一步包括：功率供應節點，其係用以攜載具有該第一功率供應電壓位準的第一供應電壓；P型電晶體，其具有與該功率供應節點耦合的源極、用以接收該第四信號的閘極，以及與該電壓設定電路的該輸出節點耦合的汲極；以及N型電晶體，其具有與該功率供應節點耦合的汲極、用以接收該第四信號的閘極，以及與該電壓設定電路的該輸出節點耦合的源極。
  7. 如請求項5所述之正反電路，其中該電壓設定電路進一步包括：功率供應節點，其係用以攜載具有該第一功率供應電壓位準 的第一供應電壓；P型電晶體，其具有與該功率供應節點耦合的源極、用以接收該第四信號的閘極，以及與該電壓設定電路的該輸出節點耦合的汲極；以及二極體，其具有與該功率供應節點耦合的陽極以及與該電壓設定電路的該輸出節點耦合的陰極。
  8. 如請求項5所述之正反電路，其中該電壓設定電路進一步包括：第一功率供應節點，其係用以攜載具有該第一功率供應電壓位準的第一供應電壓；第二功率供應節點，其係用以攜載具有該第二功率供應電壓位準的第二供應電壓；第一切換裝置，其係用以將該第一功率供應節點電耦合至該電壓設定電路的該輸出節點以響應該第四信號的該第一邏輯狀態，以及將來自該電壓設定電路的該輸出節點之該第一功率供應節點電性去耦合以響應該第四信號的該第二狀態；以及第二切換裝置，其係用以將該第二功率供應節點電耦合至該電壓設定電路的該輸出節點以響應該第四信號的該第二邏輯狀態，以及將來自該電壓設定電路的該輸出節點之該第二功率供應節點電性去耦合以響應該第四信號的該第一狀態。
  9. 一種操作正反電路的方法，其包括：基於第一信號與響應時脈信號，藉由該正反電路之第一閂鎖器，設定第二信號；基於第三信號與響應該時脈信號，藉由該正反電路之第二閂鎖器，設定第四信號；以及基於該第二信號，藉由觸發電路，產生該第三信號，產生該第三信號包含基於該第四信號與該第二信號，設定該觸發電 路，造成該第三信號具有不同的電壓擺動。
  10. 如請求項9所述之方法，其中產生該第三信號包括造成該第三信號具有：第一電壓擺動，以響應該第四信號的第一狀態；以及第二電壓擺動，以響應該第四信號的第二狀態，該第二電壓擺動係小於該第一電壓擺動。
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