TW201546995A - 具有靜電放電保護電路之三維積體電路與其製造方法 - Google Patents

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Abstract

積體電路包含兩個以上互相堆疊之基材以及位於此兩個以上基材之第一電子元件組。此兩個以上基材包含具有第一預設摻雜類型之第一基材以及具有第一預設摻雜類型之第二基材。第一電子元件組係配置來形成第一電路。積體電路更包含電性連接至第一電路之第一接地參考軌道、第一共同接地參考軌道以及電性連接於第一接地參考軌道與第一共同接地參考軌道之間的第一ESD傳導元件。第一ESD傳導元件包含第一基材上的第一二極體以及第二基材上的第二二極體。第一二極體和第二二極體係電性並聯且具有相反的極性。

Description

具有靜電放電保護電路之三維積體 電路
本發明是有關於一種具有靜電放電保護電路之三維積體電路。
裝置製造商面臨的挑戰是傳遞價值與方便性給消費者，例如提供可展現理想水準但佔據最小空間之積體電路。三維積體電路(3D ICs)，例如基於穿透基材介層窗(through-substrate via；TSV)之三維積體電路或基於層間介層窗(inter-layer-via；ILV)，相較於二維積體電路，三維積體電路可於減少積體電路整體佔據面積之時增加處理能力。在一些應用當中，各種不同的靜電放電(Electrostatic Discharge；ESD)保護電路實現於三維積體電路中，以保護三維積體電路上的電子元件和電路免於靜電放電傷害。
根據本揭露之一些實施例，提出一種積體電路。此積體電路包含兩個以上互相堆疊基材、第一電子元件 組、第一接地參考軌道、第一共同接地參考軌道以及第一靜電放電(Electrostatic Discharge；ESD)傳導元件。兩個以上基材包含第一基材以及第二基材。第一基材具有第一預設摻雜類型以及第一預設摻雜類型。第一電子元件組係位於此兩個以上基材中之至少一基材上，且配置來形成第一電路。第一接地參考軌道係電性連接至第一電路。第一靜電放電(Electrostatic Discharge；ESD)傳導元件，電性連接於第一接地參考軌道與第一共同接地參考軌道之間，第一靜電放電傳導元件包含第一二極體以及第二二極體。第一二極體，位於第一基材上。第二二極體位於第二基材上。第一二極體和第二二極體電性並聯且具有相反之極性。
根據本揭露之另一實施例，提出一種積體電路。此積體電路包含兩個以上互相堆疊基材、電子元件組、接地參考軌道以及靜電放電保護電路。此兩個以上基材包含第一基材、第二基材、第三基材以及第四基材。第一基材和第二基材具有P型摻雜。第三基材和第四基材具有N型摻雜。電子元件組位於此兩個以上基材中之至少一者上，電子元件組配置來形成電路，此電路包含內部接地節點。接地參考軌道係電性連接至第一基材和第二基材，且未電性連接至第三基材和第四基材。靜電放電保護電路係電性耦接於內部接地節點與接地參考軌道之間。
根據本揭露之又一實施例，提出一種方法，在此方法中，首先形成第一二極體於兩個以上堆疊基材中之第一基材上，第一基材具有第一預設摻雜類型。接著，形成第 二二極體於兩個以上堆疊基材中之第二基材上，第二基材具有第一預設摻雜類型。然後，形成導電路徑來電性連接第一二極體和第二二極體於一電路與一第一共同接地參考軌道間，第一二極體和第二二極體為並聯且具有相反的極性。
100‧‧‧積體電路
102‧‧‧第一電源供應軌道
104‧‧‧第二電源供應軌道
112‧‧‧第一接地參考軌道
114‧‧‧第二接地參考軌道
116‧‧‧共同接地參考軌道
122‧‧‧第一電路
124‧‧‧第二電路
132、134、136、138‧‧‧ESD夾鉗電路
142、144‧‧‧ESD傳導電路
142a、142b、144a、144b‧‧‧二極體
200A、200B‧‧‧積體電路
202、204、206、208‧‧‧基材
202a、204a、206a、208a‧‧‧重摻雜區域
202b、204b、206b、208b‧‧‧井區域
212、214、216、218‧‧‧內連接結構
232、234、236、238‧‧‧二極體
232a、234a、236a、238a‧‧‧P型井
232b、234b、236b、238b‧‧‧P型陽極區域
232c、234c、236c、238c‧‧‧N型陰極區域
242、242’、244、246、246’、248‧‧‧導電結構
252、254、256、258‧‧‧接觸墊結構
260‧‧‧電性連接
300A、300B‧‧‧積體電路
304、306‧‧‧基材
304a、306a‧‧‧重摻雜區域
304b、306b‧‧‧井區域
304c、306c‧‧‧隔離結構
334、336‧‧‧二極體
334a、336a‧‧‧P型井
334b、336b‧‧‧P型陽極區域
334c、336c‧‧‧N型陰極區域
312、342、342’、344、346、346’‧‧‧導電結構
400‧‧‧方法
410-450‧‧‧操作
在所附圖式中，透過列舉例示且以不受限方式來表示出一或多個實施例，其中在本文中具有相同標號的元件係代表類似的元件。
〔圖1〕為根據一或多個實施例之積體電路之一部分的功能方塊圖。
〔圖2A-2B〕為根據一或多個實施例之例示積體電路之一部分的剖面圖。
〔圖3A-3B〕為根據一或多個實施例之例示積體電路之一部分的剖面圖。
〔圖4〕為根據一或多個實施例之積體電路之製造方法的流程圖。
可了解的是，以下的揭露提供一或多個不同的實施例，例如實現此揭露之不同特徵。元件與排列之具體例係描述如下，以簡化本揭露。這些例子理所當然並非意圖來限制範圍。根據業界的標準慣例，圖式中的各種不同特徵未以比例來繪示，且其目的僅用來作為說明。
再者，空間相關的用詞，例如「較上」、「較下」、「水平」、「垂直」、「上方」、「下方」、「上」、「下」、「頂」、「底」、「左」、「右」等等以及其衍生詞(例如「水平地」、「向下地」、「向上地」等等)係用來方便表示本揭露之一特徵與另一特徵之關係。空間相關的用詞係意圖來涵蓋包含特徵之裝置的不同方向。
圖1為根據一或多個實施例之積體電路100之一部分的功能方塊圖。積體電路100包含第一電源供應軌道102、第二電源供應軌道104、第一接地參考軌道112、第二接地參考軌道114以及共同接地參考軌道116。積體電路100更包含電性耦接於第一電源供應軌道102與第一接地參考軌道112間之第一電路122以及電性耦接於第二電源供應軌道104與第二接地參考軌道114間之第二電路124。
在一些實施例中，第一電源供應軌道102和第二電源供應軌道104係耦接至相同或兩個不同的電源。在一些實施例中，共同接地參考軌道116係耦接至參考電源，此參考電源所具有之電壓位準低於第一電源供應軌道102和第二電源供應軌道104之電壓位準。在一些實施例中，第一電源供應軌道102與第一接地參考軌道112定義出第一電源域來操作第一電路122，而第二電源供應軌道104與第二接地參考軌道114間定義出第二電源域來操作第二電路124。
再者，為了保護第一電路122和第二電路124免於ESD傷害，積體電路100更包含各種不同的ESD保護電 路，例如ESD夾鉗電路132、134、136與138以及ESD傳導電路142和144。在一些實施例中，一或多個ESD夾鉗電路132、134、136與138以及ESD傳導電路142和144被省略。在一些實施例中，額外的ESD保護電路被實現來保護第一電路122和第二電路124。
ESD夾鉗電路132係電性耦接於第一電源供應軌道102與第一接地參考軌道112之間，且配置來於ESD事件發生在第一電源供應軌道102時，提供導電路徑在第一電源供應軌道102與第一接地參考軌道112之間。ESD夾鉗電路134係電性耦接於第一電源供應軌道102與共同接地參考軌道116之間，且配置來於ESD事件發生在第一電源供應軌道102時，提供導電路徑在第一電源供應軌道102與共同接地參考軌道116之間。
ESD夾鉗電路136係電性耦接於第二電源供應軌道104與第二接地參考軌道114之間，且配置來於ESD事件發生在第二電源供應軌道104時，提供導電路徑在第二電源供應軌道104與第二接地參考軌道114之間。ESD夾鉗電路138係電性耦接於第二電源供應軌道104與共同接地參考軌道116之間，且配置來於ESD事件發生在第二電源供應軌道104時，提供導電路徑在第二電源供應軌道104與共同接地參考軌道116之間。
ESD傳導電路142係耦接於第一接地參考軌道112與共同接地參考軌道116之間。ESD傳導電路142包含兩個二極體142a和142b，此兩二極體為並聯且具有相反的 極性。換句話說，二極體142a之陰極係耦接於二極體142b之陽極以及第一接地參考軌道112，而二極體142a之陽極係耦接於二極體142b之陰極以及共同接地參考軌道116。ESD傳導電路142係配置來於二極體142a和142b皆未開啟時，隔離或減弱第一接地參考軌道112與共同接地參考軌道116之間的雜訊傳輸。ESD傳導電路144係耦接於第二接地參考軌道114與共同接地參考軌道116之間。ESD傳導電路144包含兩個二極體144a和144b，此兩二極體為並聯且具有相反的極性。ESD傳導電路144係配置來於二極體144a和144b未完全開啟時，隔離或減弱第一接地參考軌道114與共同接地參考軌道116之間的雜訊傳輸。
兩電路122和124以及相應的電源軌道以及接地參考軌道以及ESD保護電路係繪示於圖1中。在一些實施例中，有多於少於兩個電路以及相應的電源軌道、接地參考軌道或ESD保護電路被實現於積體電路100中。
圖2A為根據一或多個實施例之例示積體電路200A之一部分的剖面圖。在一些實施例中，積體電路200A係基於類似圖1所繪示之功能方塊圖來製造。積體電路200A包含兩個或多個彼此堆疊之基材，其包含第一基材202、位於第一基材202上方之第一基材204、位於第二基材204上方之第三基材206、以及位於第三基材206上方之第四基材208。基材202-208具有P型摻雜，且在本揭露中被稱為P型基材。每一基材202-208具有相應的重摻雜P型區域202a、204a、206a或208a，重摻雜P型區域被相應的P型井區域 202b、204b、206b或208b所環繞。每一基材202-208可透過相應區域202a、204a、206a或208a以及相應井區域202b、204b、206b或208b來被偏壓。
每一基材202-208具有相應的內連接結構212、214、216以及218。在一些實施例中，內連接結構212、214、216以及218之每一者具有一或多個導線層或者嵌入至介電材料層之導電介層窗插塞(via plug)。在一些實施例中，電子元件組被形成於基材202-208之一或多者上。在一些實施例中，此電子元件組被內連接結構212-218之一或多者連接，且被配置來形成第一電路，例如圖1之第一電路。第一電路具有第一內接地節點。在一些實施例中，另一電子元件組也被形成於基材202-208之一或多者上。在一些實施例中，此另一電子元件組被內連接結構212-218之一或多者連接，且被配置來形成第二電路，例如圖1之第二電路。第二電路具有第二內接地節點。
每一基材202-208具有形成於其上之相應二極體232、234、236或238。二極體232包含P型井232a、P型陽極區域232b以及N型陰極區域232c。二極體232可理解為N型二極體，因為二極體232所具有之結構為二極體之陽極或P型區域包圍陰極或N型區域。二極體238包含P型井238a、P型陽極區域238b以及N型陰極區域238c，且二極體238亦為N型二極體。
在一些實施例中，二極體232以及238具有圖2A所繪示之例子以外的結構。
二極體232之陽極232b係透過導電結構242來電性連接至二極體238之陰極238c，而二極體232之陰極232c係透過導電結構244來電性連接至二極體238之陽極238b。導電結構242可使用來作為圖1之第一接地參考軌道112，且電性連接至第一電路122之第一接地節點。導電結構244可使用來作為圖1之共同接地參考軌道116的一部分。如此，二極體232和二極體238係電性並聯，且在導電結構242(作為第一接地參考軌道112)與導電結構244(作為共同接地參考軌道116的一部分)之間具有相反的極性。如此，在圖2A中，ESD傳導電路142係藉由兩者皆為N型二極體之兩個二極體來實現。
二極體234包含N型井234a、P型陽極區域234b以及N型陰極區域232c。二極體234可稱為P型二極體，因為二極體234所具有之結構為二極體之陰極或N型區域包圍陽極或P型區域。二極體236包含N型井236a、P型陽極區域236b以及N型陰極區域236c，且二極體236亦為P型二極體。
在一些實施例中，二極體234以及236具有圖2A所繪示之例子以外的結構。
二極體234之陽極234b係透過導電結構244來電性連接至二極體236之陰極236c，而二極體234之陰極234c係透過導電結構246來電性連接至二極體236之陽極236b。導電結構246可使用來作為圖1之第二接地參考軌道114，且電性連接至第二電路124之第二接地節點。如此， 二極體234和二極體236係電性連接於導電結構246(作為第二接地參考軌道114)與導電結構244(作為共同接地參考軌道116的一部分)之間。其次，二極體234和二極體236為並聯且具有相反的極性。如此，在圖2A中，ESD傳導電路144係藉由兩者皆為P型二極體之兩個二極體來實現。
積體電路200A更包含導電結構248，導電結構248係透過相應重摻雜區域202a、204a、206a和208a以及相應井區域202b、204b、206b和208b來電性連接至基材202-208。再者，積體電路200A包含接觸墊結構252、254、256和258，其係電性連接至相應的結構242、244、246和248。在一些實施例中，導電結構246和248被電性連接(如虛線260所繪示)，且導電結構248可被使用來作為圖1之共同接地參考軌道116的一部分。在一些實施例中，電性連接260係藉由積體電路200A內的電子路徑來實現，例如內連接結構212-218中之一或多者。在一些實施例中，260係藉由積體電路200A外的電子路徑來實現，例如連接接觸墊結構254和258之外部導線。
在一些實施例中，每一導電結構242、244、246和248包含穿透基材介層窗(through-substrate via；TSV)、層間介層窗(inter-layer-via；ILV)、金屬線、介層窗、重佈層(redistribution layer；RDL)、井結構、多晶矽結構或上述結構之組合。
圖2B為根據一或多個實施例之另一例示積體電路200B之一部分的剖面圖。圖2B中相同或類似於圖2A之元件與特徵係給予相同的標號，且省略其詳細描述。
相較於積體電路200A，積體電路200B包含取代導電結構242之導電結構242’以及取代導電結構246之導電結構246’。在圖2B中，二極體232和二極體234係電性連接於導電結構242’(作為第一接地參考軌道112)與導電結構244(作為共同接地參考軌道116的一部分)之間。二極體232和二極體234為並聯且具有相反的極性。其次，二極體236和二極體238係電性連接於導電結構246’(作為第一接地參考軌道114)與導電結構244(作為共同接地參考軌道116的一部分)之間。二極體236和二極體238為並聯且具有相反的極性。如此，在圖2B中，每一ESD傳導電路142和144係藉由一個P型二極體和一個N型二極體來實現。
積體電路200A和積體電路200B係以非受限的例子來繪示。積體電路200A和積體電路200B係以基於層間介層窗之三維積體電路來繪示。在一些實施例中，積體電路200A或積體電路200B為基於穿透基材介層窗之三維積體電路。在一些實施例中，有多於或少於四個基材(以及相應的內連接結構)在積體電路中。在一些實施例中，基材的摻雜類型，各種不同基材的垂直順序以及二極體之配置與類型並不受限於圖2A和圖2B所繪示之例子。其次，內連接結構212-218之以及電子元件組的細項被簡化或省略。其他合適 的內連接結構212-218以及電子元件係落在本揭露的範圍內。
圖3A為根據一或多個實施例之另一例示積體電路300A之一部分的剖面圖。圖3A中相同或類似於圖2A之元件與特徵係給予相同的標號，且省略其詳細描述。
相較於積體電路200A，積體電路300A具有取代基材204和基材206之基材304和基材306。基材304和306具有N型摻雜，且在本揭露中被稱為N型基材。每一基材304和306具有相應的重摻雜N型區域304a或306a，重摻雜N型區域304a或306a被相應的N型井區域304b或306b所環繞。每一基材304和306可透過相應區域304a或306a以及相應井區域304b或306b來被偏壓。
基材304更包含隔離結構304c，其係將基材304電性切分為被隔離結構304c所環繞之第一部分304d以及位於隔離結構304c外的第二部分304e。基材306更包含隔離結構306c，其係將基材306電性切分為被隔離結構306c所環繞之第一部分306d以及位於隔離結構306c外的第二部分306e。在一些實施例中，隔離結構304c和306c具有矽氧化物、或矽氮化物、或其他介電材料。
積體電路300A更包含導電結構312，其係電性連接至接觸墊結構258且作用為圖1中之共同接地參考軌道116的一部分。導電結構312係透過相應區域202a或208a以及相應井區域202b或208b來電性連接至基材202和204。在一些實施例中，P型電晶體係形成在N型基材204或 206上。在一些實施例中，作為積體電路300A之共同接地參考軌道之一部份的導電結構312係電性連接至參考電源或接地，且P型電晶體之源極端點係電性連接至供應電源，此供應電源具有大於參考電源或接地之電壓位準。以N型基材304和306來電性連接至導電結構312可使從供應電源穿過P型電晶體至參考供應源或接地之洩漏路徑形成，而此並非合意的。因此，導電結構312不會透過重摻雜區域304a和306a以及相應井區域304b和306b來電性連接至基材304和基材306。
每一基材304和306具有形成於其上之相應二極體334或336。二極體334係形成於基材304之部分304d上，且被隔離結構304c環繞。二極體334包含N型井334a、P型陽極區域334b以及N型陰極區域334c。二極體334可稱為P型二極體，因為二極體334所具有之結構為二極體之陰極或N型區域包圍陽極或P型區域。二極體336形成於基材306之部分306d上，且被隔離結構304c環繞。二極體336包含N型井336a、P型陽極區域336b以及N型陰極區域336c，且亦為P型二極體。
在一些實施例中，二極體334以及336具有圖3A所繪示之例子以外的結構。
二極體232之陽極232b係透過傳導結構342來電性連接至二極體238之陰極238c，其係依序電性連接至接觸墊結構252，而二極體232之陰極232c係透過傳導結構344來電性連接至二極體238之陽極238b，其係依序電性連 接至接觸墊結構254。導電結構342可使用來作為圖1之第一接地參考軌道112，且電性連接至第一電路122之第一接地節點。導電結構344可使用來作為圖1之共同接地參考軌道116的一部分。如此，二極體232和二極體238係在導電結構342(作為第一接地參考軌道112)與導電結構344(作為共同接地參考軌道116的一部分)之間具電性連接。其次，二極體232和二極體238為並聯且具有相反的極性。如此，在圖3A中，ESD傳導電路142係藉由兩者皆為P型二極體之兩個二極體來實現。
二極體334之陽極334b係透過導電結構344來電性連接至二極體336之陰極336c，而二極體334之陰極334c係透過導電結構346來電性連接至二極體336之陽極336b，其係依序電性連接至接觸墊結構256。導電結構346可使用來作為圖1之第二接地參考軌道114，且電性連接至第二電路124之第二接地節點。如此，二極體334和二極體336係電性連接於導電結構346(作為第二接地參考軌道114)與導電結構344(作為共同接地參考軌道116的一部分)之間。其次，二極體334和二極體336為並聯且具有相反的極性。如此，在圖3A中，ESD傳導電路144係藉由兩者皆為P型二極體之兩個二極體來實現。
圖3B為根據一或多個實施例之另一例示積體電路300B之一部分的剖面圖。圖3B中相同或類似於圖2A和圖3A之元件與特徵係給予相同的標號，且省略其詳細描述。
相較於積體電路300A，積體電路300B具有取代導電結構342之導電結構342’以及取代導電結構346之導電結構346’。在圖3B中，二極體232和二極體334 係電性連接於導電結構342’(作為第一接地參考軌道112)與導電結構344(作為共同接地參考軌道116的一部分)之間。二極體232和二極體334為並聯且具有相反的極性。其次，二極體336和二極體238係電性連接於導電結構346’(作為第一接地參考軌道114)與導電結構344(作為共同接地參考軌道116的一部分)之間。二極體336和二極體238為並聯且具有相反的極性。如此，在圖3B中，每一ESD傳導電路142和144係藉由一個P型二極體和一個N型二極體來實現。
積體電路300A和積體電路300B係以非受限的例子來繪示。積體電路300A和積體電路300B係以基於層間介層窗之三維積體電路來繪示。在一些實施例中，積體電路300A或積體電路300B為基於穿透基材介層窗之三維積體電路。在一些實施例中，有多於或少於四個基材(以及相應的內連接結構)在積體電路中。在一些實施例中，基材的摻雜類型，各種不同基材的垂直順序以及二極體之配置與類型並不受限於圖3A和圖3B所繪示之例子。
圖4為根據一或多個實施例之積體電路，例如積體電路200A、200B、300A或300B之製造方法400的流程圖。可了解的是，額外的操作可被實施於圖4所示之方法之 前、之中、及/或之後，而且一些其他的製程可在此僅簡短地敘述。
如圖4和圖2A所繪示，方法400以操作410開始，其中第一二極體(例如二極體232)係形成於一或多個堆疊之基材(例如基材202)上。在操作420中，第二二極體(例如，二極體238)係形成在一或多個堆疊之另一基材(例如基材208)上。在一些實施例中，操作410和420係根據合適的N型金屬氧化半導體(NMOS)製程、P型金屬氧化半導體(PMOS)製程、互補金屬氧化半導體(CMOS)製程、雙載子接面電晶體製程或其他合適的製程。
如圖3A所示，如果第一和第二二極體係以N型基材(例如基材304和306)來形成，操作410更包含形成第一隔離結構(例如隔離結構304c)，其係包圍基材304之第一二極體(例如二極體334)。其次，操作430更包含形成第二隔離結構(例如隔離結構306c)，其係包圍基材306之第二二極體(例如二極體336)。
在操作430中，導電路徑(例如導電結構242)係形成來電性連接第一二極體之陽極以及第二二極體之陰極。其次，在操作430中，另一導電路徑(例如導電結構244)係形成來電性連接第一二極體之陰極以及第二二極體之陽極。在一些實施例中，導電結構242係電性連接於第一電路122之內部接地節點，而導電結構244係作為本地接地參考軌道(例如接地參考軌道112)。
在操作440中，共同接地軌道(例如導電結構248)係形成來電性連接於一或多個P型基材(例如基材202、204、206和/或208)。如圖4和圖3A所繪示，在一些實施例中，共同接地參考軌道不會電性連接至N型基材(例如基材304和306)。
在操作450中，共同接地軌道和本地接地軌道係利用內連接結構212-218來於積體電路內電性連接，或是透過接觸墊結構來於積體電路外電性連接。
根據一實施例，積體電路包含兩個以上相互堆疊之基材以及第一電子元件組，第一電子元件組係位於上述兩個以上基材中之一或多者上。上述兩個以上基材包含具有第一預設摻雜類型之第一基材以及具有第一預設摻雜類型之第二基材。第一電子元件組係配置來形成第一電路。積體電路更包含電性連接至第一電路之第一接地參考軌道、第一共同接地參考軌道以及電性連接於第一接地參考軌道與第一共同接地參考軌道之間的第一ESD傳導元件。第一ESD傳導元件包含第一基材上的第一二極體以及第二基材上的第二二極體。第一二極體和第二二極體係電性並聯且具有相反的極性。
根據另一實施例，積體電路包含兩個以上相互堆疊之基材以及電子元件組，電子元件組係位於上述兩個以上基材中之一或多者上。上述兩個以上基材包含具有P型摻雜之第一基材、具有P型摻雜之第二基材、具有N型摻雜之第三基材以及具有N型摻雜之第四基材。電子元件組係配置 來形成一電路，此電路包含內部接地節點。積體電路更包含接地參考軌道以及ESD保護電路。接地參考軌道係電性連接至第一基材和第二基材，且不會電性連接至第三基材和第四基材。ESD保護電路係電性耦接於內部接地節點與接地參考軌道之間。
根據另一實施例，一方法包含形成第一二極體於兩個以上堆疊基材中之第一基材上，其中第一基材具有第一預設摻雜類型。第二二極體係形成於兩個以上堆疊基材中之第二基材上，其中第二基材具有第一預設摻雜類型。導電路徑係形成來電性連接第一二極體和第二二極體於一電路與第一共同接地參考軌道間。第一二極體和第二二極體為並聯且具有相反的極性。
以上已概述數個實施例之特徵，因此熟習此技藝者可更加了解本揭露之態樣。熟悉此技藝者應可理解，其可輕易利用本揭露作為基礎，來設計或潤飾其他製程或結構，以實現與此處所揭示之實施例所述相同的目的及/或達成相同的優點。熟悉此技藝者也應了解到，這類均等的架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，作各種之更動、取代與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200A‧‧‧積體電路
202、204、206、208‧‧‧基材
202a、204a、206a、208a‧‧‧重摻雜區域
202b、204b、206b、208b‧‧‧井區域
212、214、216、218‧‧‧內連接結構
232、234、236、238‧‧‧二極體
232a、234a、236a、238a‧‧‧P型井
232b、234b、236b、238b‧‧‧P型陽極區域
232c、234c、236c、238c‧‧‧N型陰極區域
242、244、246、248‧‧‧導電結構
252、254、256、258‧‧‧接觸墊結構
260‧‧‧電性連接

Claims (20)

  1. 一種積體電路，包含：兩個以上互相堆疊基材，該兩個以上基材包含：一第一基材，具有一第一預設摻雜類型；以及一第二基材，具有該第一預設摻雜類型；一第一電子元件組，位於該兩個以上基材中之至少一基材上，該第一電子元件組配置來形成一第一電路；一第一接地參考軌道，電性連接至該第一電路；一第一共同接地參考軌道；以及一第一靜電放電(Electrostatic Discharge；ESD)傳導元件，電性連接於該第一接地參考軌道與該第一共同接地參考軌道之間，該第一靜電放電傳導元件包含：一第一二極體，位於該第一基材上；以及一第二二極體，位於該第二基材上，該第一二極體和該第二二極體電性並聯且具有相反之極性。
  2. 如請求項第1項所述之積體電路，其中該第一預設摻雜類型為P型摻雜，且該積體電路更包含：一第二共同接地參考軌道，電性連接至該第一基材和該第二基材。
  3. 如請求項第2項所述之積體電路，其中該第一共同接地參考軌道透過一電子路徑來電性連接至該第二共同接地參考軌道，該電子路徑位於該積體電路內。
  4. 如請求項第2項所述之積體電路，其中該第一共同接地參考軌道透過一電子路徑來電性連接至該第二共同接地參考軌道，該電子路徑位於該積體電路外。
  5. 如請求項第1項所述之積體電路，其中該第一預設摻雜類型為N型摻雜；該第一基材包含一隔離結構，該隔離結構將該第一基材電性切分為一第一部分和一第二部分，該第一部分被該第一基材之該隔離結構所環繞，該第二部分位於該第一基材之該隔離結構外，而該第一二極體位於該第一基材之該第一部分上；以及該第二基材包含一隔離結構，該隔離結構將該第二基材電性切分為一第一部分和一第二部分，該第一部分被該第二基材之該隔離結構所環繞，該第二部分位於該第二基材之該隔離結構外，而該第二二極體位於該第二基材之該第一部分上。
  6. 如請求項第1項所述之積體電路，其中該第一二極體或該第二二極體為淺溝渠隔離二極體、閘二極體、井二極體或金屬氧化半導體二極體。
  7. 如請求項第1項所述之積體電路，其中該第一二極體和該第二二極體兩者皆為N型二極體或P型二極體。
  8. 如請求項第1項所述之積體電路，其中該兩個以上基材更包含：一第三基材，具有該第一預設摻雜類型；以及一第四基材，具有該第一預設摻雜類型；該積體電路更包含：一第二電子元件組，位於該兩個以上基材中之至少一者上，該第二電子元件組配置來形成一第二電路；一第二接地參考軌道，電性連接至該第二電路；以及一第二靜電放電傳導元件，電性連接於該第二接地參考軌道與該第一共同接地參考軌道之間，該第二靜電放電傳導元件包含：一第三二極體，位於該第三基材上；以及一第四二極體，位於該第四基材上，該第三二極體和該第四二極體電性並聯且具有相反之極性。
  9. 如請求項第8項所述之積體電路，其中該第一預設摻雜類型為P型摻雜，且該積體電路更包含：一第二共同接地參考軌道，電性連接至該第一基材、該第二基材、該第三基材以及該第四基材。
  10. 如請求項第1項所述之積體電路，其中 該兩個以上基材更包含：一第三基材，具有一第二預設摻雜類型；以及一第四基材，具有該第二預設摻雜類型；該積體電路更包含：一第二電子元件組，位於該兩個以上基材中之至少一者上，該第二電子元件組配置來形成一第二電路；一第二接地參考軌道，電性連接至該第二電路；以及一第二靜電放電傳導元件，電性連接於該第二接地參考軌道與該第一共同接地參考軌道之間，該第二靜電放電傳導元件包含：一第三二極體，位於該第三基材上；以及一第四二極體，位於該第四基材上，該第三二極體和該第四二極體電性並聯且具有相反之極性。
  11. 如請求項第10項所述之積體電路，其中該第一預設摻雜類型為P型摻雜；該第二預設摻雜類型為N型摻雜；以及該積體電路更包含：一第二共同接地參考軌道，電性連接至該第一基材和該第二基材，且未電性連接至該第三基材和該第四基材。
  12. 一種積體電路，包含：兩個以上互相堆疊基材，該兩個以上基材包含：一第一基材，具有一P型摻雜；一第二基材，具有該P型摻雜；一第三基材，具有一N型摻雜；以及一第四基材，具有該N型摻雜；一電子元件組，位於該兩個以上基材中之至少一者上，該電子元件組配置來形成電路，該電路包含一內部接地節點；一接地參考軌道，電性連接至該第一基材和該第二基材，且未電性連接至該第三基材和該第四基材；以及一靜電放電保護電路，電性耦接於該內部接地節點與該接地參考軌道之間。
  13. 如請求項第12項所述之積體電路，其中該靜電放電保護電路包含：一第一二極體，位於該第一基材、該第二基材、該第三基材以及該第四基材其中之一者上，該第一二極體包含一陽極和一陰極；以及一第二二極體，位於該第一基材、該第二基材、該第三基材以及該第四基材其中之另一者上，該第二二極體包含一陽極和一陰極；該第一二極體之該陰極電性連接至該第二二極體之該陽極，該第一二極體之該陽極電性連接至該第二二極體之該陰極。
  14. 如請求項第13項所述之積體電路，其中該第一二極體係位於該第一基材上，而該第二二極體係位於該第二基材上。
  15. 如請求項第13項所述之積體電路，其中該第一二極體係位於該第三基材上，而該第二二極體係位於該第四基材上。
  16. 一方法，包含：形成一第一二極體於兩個以上堆疊基材中之一第一基材上，該第一基材具有一第一預設摻雜類型；形成一第二二極體於該兩個以上堆疊基材中之一第二基材上，該第二基材具有該第一預設摻雜類型；以及形成導電路徑來電性連接該第一二極體和該第二二極體於一電路與一第一共同接地參考軌道間，該第一二極體和該第二二極體為並聯且具有相反的極性。
  17. 如請求項第16項所述之方法，其中該兩個以上基材更包含：一第三基材，具有一第二預設摻雜類型；以及該方法更包含下列操作之一者：形成一第二共同接地軌道，當該第一預設摻雜類型為P型而該第二預設摻雜類型為N型時，該第二共 同接地軌道電性連接至該第一基材和該第二基材，且未電性連接至該第三基材；或形成一第二共同接地軌道，當該第一預設摻雜類型為N型而該第二預設摻雜類型為P型時，該第二共同接地軌道電性連接至該第三基材，且未電性連接至該第一基材和該第二基材。
  18. 如請求項第16項所述之方法，更包含：形成一第二共同接地軌道，電性連接至該第一基材和該第二基材，且該第一摻雜類型為P型摻雜。
  19. 如請求項第18項所述之方法，更包含：將該第一共同接地軌道和該第二共同接地軌道電性連接。
  20. 如請求項第16項所述之方法，其中該第一摻雜類型為N型摻雜，且該方法更包含：形成一第一隔離結構於該第一基材中，該第一隔離結構環繞該第一二極體；以及形成一第二隔離結構於該第二基材中，該第一隔離結構環繞該第二二極體。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653448B2 (en) * 2014-07-17 2017-05-16 Apple Inc. Electrostatic discharge (ESD) diode in FinFET technology
CN106601706B (zh) * 2015-10-16 2019-04-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件和电子装置
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JP7291495B2 (ja) * 2019-02-12 2023-06-15 ローム株式会社 半導体装置
US11398469B1 (en) * 2020-03-31 2022-07-26 Xilinx, Inc. Electrostatic discharge (ESD) protection in stacked chips
KR102583344B1 (ko) * 2020-05-13 2023-09-26 세메스 주식회사 기판 처리 시스템
US11418024B2 (en) * 2020-06-09 2022-08-16 Western Digital Technologies, Inc. Electrostatic discharge circuit using booster cell

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4652703B2 (ja) * 2004-03-10 2011-03-16 ルネサスエレクトロニクス株式会社 半導体回路装置及びマルチ・チップ・パッケージ
US7593202B2 (en) * 2005-11-01 2009-09-22 Freescale Semiconductor, Inc. Electrostatic discharge (ESD) protection circuit for multiple power domain integrated circuit
US8040645B2 (en) * 2008-08-12 2011-10-18 Qualcomm Incorporated System and method for excess voltage protection in a multi-die package
US8080862B2 (en) * 2008-09-09 2011-12-20 Qualcomm Incorporate Systems and methods for enabling ESD protection on 3-D stacked devices
US9171824B2 (en) * 2009-05-26 2015-10-27 Rambus Inc. Stacked semiconductor device assembly
US9224702B2 (en) * 2013-12-12 2015-12-29 Amazing Microelectronic Corp. Three-dimension (3D) integrated circuit (IC) package

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