TW201546814A - 薄膜電子電路的客製化方法 - Google Patents

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Abstract

本發明提供一種用於一薄膜電路之修改的方法，其中該方法包括：(a)獲得一薄膜電路，其包括具有一輸出之至少一個邏輯閘電路，該至少一個邏輯閘電路包括複數個驅動電晶體及複數個負載元件，至少一個負載元件經電連接至該輸出；(b)在該複數個驅動電晶體之一閘極與一源極之間提供一輸入電壓型樣；(c)量測對應於該輸入電壓型樣之該至少一個邏輯閘電路之一輸出電壓型樣；(d)比較該所量測輸出電壓型樣與一預定較佳輸出電壓型樣；(e)在該所量測輸出電壓型樣不同於該預定較佳輸出電壓型樣之情況中，調適經電連接至該輸出之負載元件的數目；及(f)重複步驟(b)至(e)直至該所量測輸出電壓型樣等於該預定較佳輸出電壓型樣。

Description

薄膜電子電路的客製化方法
所揭示技術係關於在電路製造後客製化薄膜電子電路(諸如基於有機半導體之電路或基於金屬氧化物半導體之電路)的方法。所揭示技術係關於在一通用、多用途薄膜電子電路之製造後將其轉變為一專用薄膜電子電路的方法。
所揭示技術係關於在電晶體製造後客製化或修改包括複數個薄膜電晶體之薄膜邏輯閘電路(諸如基於有機半導體之邏輯閘電路或基於金屬氧化物半導體之邏輯閘電路)的方法。更特定言之，所揭示技術係關於在電晶體製造後匹配此等邏輯閘電路之一上拉電流與一下拉電流的方法。
印刷已經提議為用於(例如)使用捲輪印刷實現低成本薄膜電子電路之一技術。此方法之一缺點係解析度較低，因此電路較大且良率十分低。因此，無法達成預計低成本。
需要可以低成本及大生產量提供之薄膜電子電路。
在US 2006/0190917中，描述用於在預提供有電子裝置之基板上製造客製印刷電路板之一程序。使用者使用一設計工具設計客製印刷電路板以基於預提供之電子裝置及/或客製設計且直接印刷之裝置執行一或多個特定電子功能。接著，藉由預提供之裝置之間的一或多個 導電路徑之直接印刷而產生客製印刷電路板。此方法之一優點係預提供有電子裝置之基板可以大生產量製造，此可導致一成本降低。
對於薄膜電路(諸如有機電路及金屬氧化物半導體電路)，已知電晶體製造程序可導致技術參數之一較大擴展，諸如載子移動率中或電晶體臨限電壓中之一較大擴展。在ISSCC 2013之「1μm-Thickness 64-Channel Surface Electromyogram Measurement Sheet with 2V Organic Transistors for Prosthetic Hand Control」中，Hiroshi Fuketa提出用於一有機放大器陣列之電晶體失配減少之一方法。提出使用N個平行電晶體之兩個群組之一製造後選擇及連接方法。首先，量測各電晶體之IV特性，需要2N個量測。接著，考慮此等特性，基於一計算自N個電晶體之各群組選擇電晶體以最小化失配。接著，藉由噴墨印刷互連線連接所選擇電晶體。此方法之一缺點係需量測各電晶體之特性。
特定發明態樣係關於在電路製造後客製化薄膜電子電路(諸如基於有機半導體之電路或基於金屬氧化物半導體之電路)的方法。特定發明態樣係關於在一通用、多用途薄膜電子電路之製造後將其轉變為一專用薄膜電子電路的方法。
特定發明態樣係關於在電晶體製造後修改薄膜邏輯閘電路(諸如基於有機半導體之邏輯閘電路或基於金屬氧化物半導體之邏輯閘電路)的方法。特定發明態樣係關於在電晶體製造後匹配此等邏輯閘電路之一上拉電流與一下拉電流的方法。
根據本發明之修改一薄膜電路之一方法包括：(a)獲得一薄膜電路，其包括具有一輸出之至少一個邏輯閘電路，該至少一個邏輯閘電路包括複數個驅動電晶體及複數個負載元件，至少一個負載元件電連接至該輸出；(b)在該複數個驅動電晶體之一閘極與一源極之間提供一輸入電壓型樣；(c)量測對應於該輸入電壓型樣之該至少一個邏輯 閘電路之一輸出電壓型樣；(d)比較該所量測輸出電壓型樣與一預定較佳輸出電壓型樣；(e)在該所量測輸出電壓型樣不同於該預定較佳輸出電壓型樣之情況中，調適電連接至該輸出之負載元件之數目；且重複步驟(b)至(e)直至該所量測輸出電壓型樣等於該預定較佳輸出電壓型樣。
在本發明之實施例中，該複數個驅動電晶體之一預定部分具有電連接至該至少一個邏輯閘電路之該輸出之一汲極。該等其餘驅動電晶體與該輸出斷開電連接(並未電連接至該輸出)。所有驅動電晶體可將其等之汲極電連接至該輸出，或自該複數個驅動電晶體之一預定選擇可將其等之汲極電連接至該輸出，或該複數個驅動電晶體可皆不具有電連接至該輸出之一汲極。
本發明之一方法之一優點係可藉由在薄膜電晶體製造後調適一薄膜電路而獲得該電路之一預定(期望、預期)功能性，除技術參數及/或電晶體參數中之變化及潛在較大擴展以外。
本發明之一方法之一優點係在薄膜電晶體製造後調適該電路係基於該電路之該功能性之一特性，而不需個別量測各電晶體之特性。藉由針對一所施加輸入電壓型樣量測一輸出電壓型樣而特性化該電路之該功能性。
在本發明之一方法中，調適電連接至該輸出之負載元件之該數目之該步驟較佳地包括將一單一額外負載元件電連接至該輸出或將一單一負載元件與該輸出斷開電連接。在此實施例中，逐一調適連接至該輸出之負載元件之該數目，直至獲得該預定較佳輸出電壓型樣。藉由逐一調適，可避免連接或斷開連接過多負載元件之風險。
在本發明之一方法中，該複數個負載元件可為負載電晶體，其中至少一個負載電晶體具有電連接至該輸出之一源極。
該薄膜電路可包括複數個邏輯閘電路。
舉例而言，該複數個邏輯閘電路可為一單寫多讀記憶體之部分。在該複數個驅動電晶體之一閘極與一源極之間提供該輸入電壓型樣可包括依序開啟該複數個驅動電晶體。接著，量測該輸出電壓型樣包括讀出儲存於該記憶體中之資料。
該單寫多讀記憶體可為(例如)一指令產生器電路之部分，其中該單寫多讀記憶體儲存用於一通用微處理器之指令。
該單寫多讀記憶體可為(例如)一RFID電路之一客製化碼產生器之部分，其中該單寫多讀記憶體儲存一識別碼。在該複數個驅動電晶體之一閘極與一源極之間提供該預定輸入電壓型樣可藉由供電該RFID電路而開始。接著，量測該輸出電壓型樣包括讀出該識別碼。
本發明之一方法可進一步包括，在獲得該薄膜電路後且在提供該輸入電壓型樣前：基於統計技術參數資料估計匹配該至少一個邏輯閘電路之一上拉電流與一下拉電流所需之負載元件之數目；且調適電連接至該至少一個邏輯閘電路之該輸出之負載元件之該數目以具有連接至該輸出之負載元件之該所估計數目。
舉例而言，該統計技術參數資料可自以下項目選擇：一電晶體臨限電壓、一電晶體臨限電壓擴展、一載子移動率、一載子移動率擴展、一閘極電容、一閘極電容擴展、一閘極寬度、一閘極寬度擴展、一閘極長度及一閘極長度擴展。舉例而言，可在該等薄膜電晶體之製造期間或之後量測此等資料。
在本發明之實施例中，調適電連接至該至少一個邏輯閘電路之該輸出之負載元件之該數目可包括將一額外負載元件連接至該至少一個邏輯閘電路之該輸出。將一額外負載元件連接至該輸出可包括在該負載元件與該輸出之間印刷一電連接，諸如噴墨印刷一導電材料。
在本發明之實施例中，調適電連接至該至少一個邏輯閘電路之該輸出之負載元件之該數目可包括將一負載元件與該至少一個邏輯閘 電路之該輸出斷開連接，例如藉由使用雷射處理(例如，雷射切割)中斷該負載元件與該輸出之間的一電連接。
在本發明之實施例中，舉例而言，一負載元件可係選自以下項目：一n型空乏負載型薄膜電晶體、一n型增強負載型薄膜電晶體、一p型空乏負載型薄膜電晶體、一p型增強負載型薄膜電晶體及一電阻器，本發明並不限於此。
本發明提供用於薄膜電子電路之製造後組態之一方法，該方法包括：製造包括複數個電子裝置及複數個電連接之一多用途薄膜電子電路，且之後藉由建立至少一個額外電連接及/或藉由移除至少一個電連接來將該多用途電路轉變為具有一預期電路效能之一預定專用薄膜電路。
在本發明之實施例中，該通用電路可包括冗餘電子元件，諸如冗餘電子輸入裝置及/或冗餘電子輸出裝置。
在本發明之實施例中，修改一薄膜電路或將一多用途薄膜電路轉變為一預定專用薄膜電路宜使用相對廉價之設備、材料及程序完成。舉例而言，建立至少一個額外電連接可藉由含油墨之一金屬之印刷(例如，噴墨印刷)完成。舉例而言，移除至少一個電連接可藉由一雷射(雷射切割)完成。然而，本發明並不限於此且其他合適方法可用於建立及/或用於移除電連接。
本發明之一方法可有利地用於最佳化電路效能且降低歸因於一較大參數擴展的良率損失。本發明之一方法之一優點係其可導致相對於較大裝置參數擴展之一增大穩健性。
本發明之一方法之一優點係用於薄膜電晶體之大量製造之一良好建立的技術可用於大量且以高良率製造薄膜電路，且達成薄膜電子電路的同時客製化。此方法之一優點係可達成低成本製造，此係由於大於各個別化功能或專用電路之量的十分大生產量。
本發明之實施例之一優點係產品定義(客製化，一專用薄膜電路之實現)可使用諸如含油墨之一金屬之局部噴墨印刷之一廉價方法在製造程序之一晚期階段完成。
已在上文中描述各種發明態樣之特定目標及優點。當然，應理解，可不必根據本發明之任何特定實施例來達成所有此等目標或優點。因此，舉例而言，熟習此項技術者將認識到，本發明可以達成或最佳化如在本文中教示之一個優點或優點之群組之一方式體現或執行，而不必達成如可在本文中教示或建議之其他目標或優點。此外，應理解，此發明內容僅係一實例且不旨在限制本發明之範疇。可藉由在結合閱讀隨附圖式時參考下列實施方式來最佳理解本發明(關於操作之組織及方法兩者)連同其之特徵及優點。
10‧‧‧邏輯閘電路/單極NOR閘
20‧‧‧電極
30‧‧‧井/井結構
40‧‧‧導電材料/導電油墨
50‧‧‧碼產生器
51‧‧‧時脈產生器
52‧‧‧3位元二進制計數器
53‧‧‧8：1多工器
54‧‧‧8位元線選擇方塊/線選擇電路
55‧‧‧64位元WORM記憶體
56‧‧‧輸出暫存器
60‧‧‧時脈信號
100‧‧‧指令產生器晶片
200‧‧‧單極n型可印刷WORM記憶體
201‧‧‧放大圖
210‧‧‧上拉網路
220‧‧‧可程式化下拉網路
300‧‧‧資料線
301‧‧‧資料線
圖1(a)展示一先前技術P2ROM指令產生器晶片之一方塊圖及一單極n型可印刷WORM記憶體之一放大圖。
圖1(b)展示根據本發明之一方法之16個選擇電晶體之一行之一放大圖及(例如)藉由一導電油墨之噴墨印刷(IJP)添加用於一NOR閘之5個負載電晶體之可能性。
圖2(a)展示針對使用一單一空乏負載型負載電晶體之一16位元NOR閘之Vout對Vin模擬曲線。
圖2(b)展示針對使用多個負載電晶體之一16位元NOR閘之Vout對Vin模擬曲線。
圖3(a)展示典型的溶液處理之氧化物n型電晶體之輸出特性。
圖3(b)展示典型的蒸發稠五苯p型電晶體之輸出特性。
圖3(c)展示在不同電力供應電壓處之一混合互補技術之反相器特性。
圖4展示根據本發明之一方法之具有在電路製造後印刷之連接之 一P2ROM指令產生器之一詳細佈局。
圖5展示一P2ROM指令產生器在經組態(根據本發明在製造後印刷)以執行一運行平均值演算法時之所量測信號。
圖6展示P2ROM及處理器核心晶片兩者在執行一運行平均值演算法時之所量測信號。圖式之頂部中之脈衝對應於命令「儲存於輸出暫存器中」。
圖7示意性地展示一RFID詢答器晶片之一64位元碼產生器之一方塊圖。
在不同圖式中，相同參考符號係指相同或類似元件。
在下列實施方式中，提出數種特定細節，以便提供本發明及可如何在特定實施例中實踐本發明之一透徹理解。然而，將理解，可在不具有此等特定細節之情況下實踐本發明。在其他例項中，並未詳細描述熟知之方法、程序及技術，以便不使本發明模糊不清。雖然將關於特定實施例且參考特定圖式描述本發明，但本發明並不限於此。本文中包含及描述之圖式係示意性且不限制本發明之範疇。亦注意，在圖式中，一些元件之大小可放大，且因此出於闡釋性目的不按比例繪製。
將關於特定實施例且參考特定圖式描述本發明，但本發明並不限於此而僅限於申請專利範圍。所描述之圖式僅係示意性且非限制性。在圖式中，一些元件之大小可放大且出於闡釋性目的不按比例繪製。尺寸及相對尺寸不必對應於本發明之實際付諸實施。
再者，在描述及申請專利範圍中之術語頂部、底部、上方、下方及類似物用於描述性目的且不必用於描述相對位置。應理解，如此使用之術語在適當情況下係可互換的，且在本文中描述之本發明之實施例能夠在除在本文中描述或圖解說明以外之其他定向上操作。
在申請專利範圍中使用之術語「包括」不應被解釋為限於其後列出之構件；其並不排除其他元件或步驟。其需被解釋為規定所陳述特徵、整數、步驟或所指代之組件之存在，而並不排除一或多個特徵、整數、步驟或組件或其等之群組之存在或添加。因此，表達「一裝置包括構件A及B」之範疇不應限於僅由組件A及B構成之裝置。
在本發明之背景內容中，「製造後」或「在電路製造後」意謂在諸如薄膜電晶體之薄膜半導體裝置之製造後。
在本發明之背景內容中，「單寫多讀記憶體」係指其中在一記憶體之製造後寫入資訊之記憶體，且其中一旦寫入，不再修改資訊且可多次讀出記憶體。資訊之寫入不需在一單一寫入步驟中完成。其亦可在若干隨後寫入步驟中完成。
本發明提供用於薄膜電子電路(諸如基於有機半導體之薄膜電子電路或基於金屬氧化物半導體之薄膜電路)之製造後組態的一方法，本發明並不限於此。根據本發明之一方法包括：製造包括複數個電子裝置及(例如)在電子裝置之間的複數個電連接之一多用途薄膜電子電路，且之後藉由建立至少一個額外電連接及/或藉由移除至少一個電連接將該多用途電路轉變為一預定專用薄膜電路。在本發明之實施例中，通用電路可包括冗餘電子元件，諸如冗餘電子輸入裝置及/或冗餘電子輸出裝置。
本發明提供在電晶體製造後客製化薄膜邏輯閘電路(諸如基於有機半導體之邏輯閘電路或基於金屬氧化物半導體之邏輯閘電路)的一方法。更特定言之，本發明提供在電路製造後匹配此等邏輯閘電路之一上拉電流與一下拉電流的一方法。
根據本發明之一方法在一些特定實例之背景內容中進一步描述，其中展示控制單極NOR閘中之負載電晶體之數目對驅動電晶體之數目之比之可能性。該方法圖解說明為用於一通用晶片組之一產品化 指令產生器之一實例，但本發明不限於此。該方法亦可用於其他應用，諸如用於RFID系統之一客製化碼產生器，本發明不限於此。本發明之方法可用於其他組態中且用於其他應用。
圖1(a)展示一先前技術P2ROM(印刷可程式化唯讀記憶體)指令產生器晶片100之一方塊圖及一單極n型可印刷WORM(單寫多讀)記憶體200之一放大圖201。記憶體200包括：一固定上拉網路210，其包括負載電晶體(Opc(0)、Opc(1)、......)；及一可程式化下拉網路220，其用於各資料線300、301。在展示之實例中，上拉網路係基於連接零VGS負載之n型電晶體。然而，在替代方法中，可使用其他負載，諸如電阻器負載、連接二極體之n型電晶體或p型電晶體。p型實施方案及互補實施方案亦係可能的。
可藉由在選擇電晶體與一資料線300、301之間為預定選擇電晶體(Sel0、Sel1)提供一電連接且藉由使其他選擇電晶體與一資料線斷開連接來完成程式化可印刷WORM記憶體200(即，將資料寫入記憶體中)。可藉由在預定選擇電晶體與一資料線之間噴墨印刷一導電材料來完成提供一電連接。印刷導電材料可(例如)在圖1(a)中標記為「IJP」之一區域中完成。
在另一方法(未在圖式中展示)中，所有選擇電晶體可在製造後連接至一資料線，且記憶體可藉由移除預定連接(即，斷開連接預定選擇電晶體)(例如，藉由雷射圖案化)而程式化。
圖1(b)圖解說明其中可在電路製造後使用根據本發明之一方法調適一單極NOR閘10中之負載電晶體(Opc)之數目對驅動電晶體或選擇電晶體之數目之比之一實例。在圖1(b)中，展示一NOR閘10之一一般電路佈局。尤其在展示之實例中，選擇電晶體Sel0、......Sel15可(例如)首先與一資料線300(對應於閘10之一輸出)斷開電連接，且預定數目個此等電晶體可經電連接至電路(至資料線300)，例如，藉由在電 路製造後局部印刷(例如，噴墨印刷)一導電材料40。若邏輯閘10係一記憶體之部分(如在圖1(a)中)，則預定選擇電晶體或驅動電晶體至輸出之連接對應於程式化記憶體，即，將資料寫入記憶體中。宜在一介電表面上具有電極之一平面組態的區域中完成局部印刷(在圖1(b)中藉由「IJP」指示，意謂「噴墨印刷」)。在未提供導電材料之情況中，選擇電晶體保持斷開電連接。
在根據本發明之一方法中，一類似噴墨印刷步驟可應用於負載電晶體Opc之至少部分。所連接負載電晶體對所連接驅動電晶體(選擇電晶體)之比判定一NOR閘的效能。如在圖1(b)中展示，在本發明之實施例中，上拉網路並不固定，但針對各資料線300提供複數個負載電晶體(Opc)(在展示之實例中多至六個負載電晶體)。在電晶體製造後，僅一個負載電晶體(如在圖1(b)中展示)或受限數目個負載電晶體經連接至一資料線300。在本發明之一方法中，額外負載電晶體可係(例如)藉由噴墨印刷連接至資料線300。
在一替代實施例中，選擇電晶體及/或負載電晶體可首先經電連接至電路，且預定數目個此等電晶體可係藉由切割金屬佈線之一方法(諸如雷射切割)斷開連接。在其他實施例中，電晶體之部分可首先經電連接至電路，且電晶體之另一部分可係首先斷開連接。
可使用根據本發明之一方法，藉由在電路製造後連接及/或斷開連接專用電晶體來改變所連接負載電晶體對所連接驅動電晶體之比。
在本發明之一方法中，有效負載(上拉網路)並不固定但其可在電晶體製造後調適或修改。此製造後修改可顯著減少技術中對電路之功能性之變化(及在選擇電晶體中之對應參數之變化)之效應。技術中之變化影響(例如)電晶體之洩漏電流且因此此等變化在下拉並不有效時(即，在驅動電晶體關閉時)影響一記憶體資料位元線300之下拉電流。此製造後修改之目的可在於(例如)匹配上拉電流與下拉電流，使 得在下拉並不有效時可充分上拉輸出。
選擇電晶體(Sel0、Sel1、......)中之參數變化及連接至輸出線之選擇電晶體之數目(例如，如藉由應用(例如，記憶體中之一特定碼)判定)皆影響一記憶體資料位元線之下拉電流。作為此等影響之一結果，先前(即，在電路之設計階段)並不已知有效下拉電流，且因此上拉電流無法在電路之設計階段容易地匹配至下拉電流。使用根據本發明之一方法，上拉電流可在電路設計後且在電晶體製造後藉由改變所連接負載電晶體之數目而匹配至下拉電流。
圖2展示圖解說明控制一NOR閘之負載/驅動器比之重要性之模擬曲線。圖2(a)展示針對一至十六個輸入(一至十六個選擇電晶體)之使用一單一空乏負載型負載電晶體之一16位元NOR閘之Vout對Vin模擬曲線(轉移特性)。圖2(b)展示針對使用16個輸入及多個(1至6個)負載電晶體之一16位元NOR閘之Vout對Vin模擬曲線(轉移特性)。對於僅具有一個空乏負載型負載電晶體之一16輸入NOR閘，NOR閘在圖2(a)上損失來自12個輸入之功能性。圖2(b)論證當提供更多(1至6個)負載薄膜電晶體時發生何種情況。電壓轉移曲線針對16個輸入恢復，此使此電路更穩健。
在本發明之一方法中，一邏輯閘電路之上拉電流基於電路之功能性之一量測及/或基於技術及設計之一特性化在電晶體製造後匹配至下拉電流。藉由將所需數目個負載電晶體連接(例如藉由噴墨印刷)至資料線(邏輯閘之輸出)或斷開連接(例如，藉由雷射切割)來完成將上拉電流匹配至下拉電流。
在根據本發明之一方法中，製造一薄膜電路，薄膜電路包括具有一輸出之至少一個邏輯閘電路。至少一個邏輯閘電路包括可具有或可不具有電連接至輸出之一汲極之複數個驅動電晶體且其進一步包括複數個負載元件。至少一個負載元件電連接至邏輯閘之輸出。其餘 (即，未連接)負載元件係冗餘負載元件，若需獲得邏輯閘電路之一預定效能(預定功能性)，則該等負載元件可連接至邏輯閘之輸出。
在本發明之一方法中，(例如)為檢查薄膜電路之功能性，將一輸入電壓型樣提供至複數個驅動電晶體，即，在複數個驅動電晶體之一閘極與一源極之間應用一電壓型樣。輸入電壓型樣可包括用於複數個驅動電晶體之一單一輸入電壓組合或其可包括用於複數個驅動電晶體之輸入電壓組合之一序列。
接著，針對至少一個邏輯閘電路量測對應於輸入電壓型樣之一輸出電壓型樣，且將所量測輸出電壓型樣與一預定較佳輸出電壓型樣(即，與基於電路之所需功能性期望之輸出電壓型樣)比較。
在所量測輸出電壓型樣對應於較佳或期望輸出電壓型樣之情況中，不採取進一步行動。在所量測輸出電壓型樣不同於預定較佳輸出電壓型樣之情況中，電連接至輸出之負載元件之數目經調適，即，增加或減少。
較佳地，一單一負載元件額外連接至輸出或與輸出斷開連接。使用此經調適電路組態，重複提供一輸入電壓型樣、量測一輸出電壓型樣及比較所量測輸出電壓型樣與期望輸出電壓型樣之步驟。接著，再次取決於此比較之結果，可額外連接或斷開連接一單一負載元件。重複此等步驟直至所量測輸出電壓型樣對應於預定較佳輸出電壓型樣，即，直至獲得電路之所需功能性。
舉例而言，若邏輯閘電路係包括資料位元之一記憶體之部分，則在電晶體製造程序後，資料位元可首先藉由噴墨印刷印刷於記憶體中，藉此將預定驅動電晶體連接至輸出。接著，應用一輸入電壓型樣且根據本發明之一方法量測一輸出電壓型樣。此對應於讀出儲存於記憶體中之資料。一些位元可(例如)經讀出為一邏輯零(量測為低)，其中將已期望一高值(邏輯一)。此可歸因於有效負載並不提供充足上拉 電流以在輸出處獲得一高值。在此情況中，額外負載電晶體連接至資料線(例如，藉由噴墨印刷)直至獲得一高輸出。
作為基於噴墨印刷之實施方案之一替代方案，在電晶體製造後，所有資料位元可藉由雷射圖案化(例如，雷射切割)進入記憶體中。隨後，根據本發明之一方法讀出及驗證所有記憶體位元。一些位元可經讀出為一邏輯一(量測為高)，其中將已期望一低值(邏輯零)。此可歸因於有效負載提供過多上拉電流。接著，可藉由雷射圖案化移除負載電晶體與資料線之間的連接直至獲得所需低輸出。
在本發明之實施例中，在電路製造後且在藉由應用一輸入電壓型樣來量測電路之功能性且量測輸出電壓型樣前，可基於統計技術參數資料估計匹配一上拉電流與一下拉電流所需之負載電晶體之數目，且此所估計數目個負載電晶體可在測試邏輯閘電路之功能性前連接至邏輯閘電路之輸出。可考慮在內之統計技術資料係(例如)一電晶體臨限電壓、一電晶體臨限電壓擴展、一載子移動率、一載子移動率擴展、一閘極電容、一閘極電容擴展、一閘極寬度、一閘極寬度擴展、一閘極長度及一閘極長度擴展，本發明不限於此。
在此方法中，在薄膜電路之產生程序後或期間，量測技術參數及其等之局部變化。基於此等所量測值且基於記憶體中之所需資料之知識(即，所連接驅動電晶體之數目)，計算非有效下拉電流，即，在驅動電晶體關閉時之下拉電流。可自此非有效下拉電流導出匹配之上拉電流。隨後，使用噴墨印刷或雷射圖案化實現匹配之上拉電晶體組態。接著，可基於如上文描述之邏輯閘電路之功能性之一評估進一步調適邏輯閘電路之上拉電晶體組態。
上文描述係關於一單極n型TFT技術。然而，本發明不限於此，且本發明之一方法亦可(例如)在一單極p型TFT技術之情況中使用。在該情況中，相較於一單極n型TFT技術之情況，上拉連接及下拉連接 可互換。
在本發明之實施例中，一特定佈局可用於藉由局部(噴墨)印刷建立電連接。可有利地使用梳狀電極20之一平面組態(在圖1(b)中示意性地展示)。此允許面積之一高效使用。電極20較佳地提供於一非導電層或表面上。視情況，可藉由提供介電材料之一層(諸如一負性光阻劑之一層)且在一預定區域中局部移除介電材料之此層而形成一井30，藉此在預定區域中形成一井結構30。此在其上待印刷導電材料(例如，導電油墨)之表面排斥油墨之實施例尤其有利。一預定區域中之一井結構30之存在有助於將導電油墨限制於該區域中。圖1(b)亦展示在提供一導電油墨前及在提供一導電油墨40後之一井結構30及梳狀電極20之一放大圖。在展示之實例中，井30之型樣具有一方形形狀且導電油墨40之型樣具有一圓形形狀。然而，本發明不限於此且可使用其他合適形狀。在圖1(b)中展示之實例中，導電油墨型樣僅填充井之部分。然而，其亦可填充井之一更小部分或一更大部分，即，其可完全填充井30。
本發明之一方法可用於程序變異性(例如，VT中之差異)之製造後補償或用於閘極電壓變化(其可增大洩漏)之製造後補償。
本發明之一方法不限於如上文描述之單極空乏負載型NOR。舉例而言，其亦可與增強負載型NOR(或二極體負載型)一起使用。最後，為更穩健抵抗VT變化，吾人可提供兩種負載電晶體。本發明之一方法亦可用於添加或移除電阻器負載或(就互補技術而言)一虛擬pMOS或虛擬nMOS負載。
使用一混合氧化物有機互補薄膜技術製造一8位元薄膜微處理器，其包括在藉由根據本發明之一方法之噴墨印刷之製造後格式化之一記憶體。n型電晶體係基於一溶液處理之n型金屬氧化物半導體，且p型電晶體使用一有機半導體。相較於利用單極邏輯閘之先前工作，n 型半導體之更高移動率及互補邏輯之使用允許一>50x之速度改良。其亦添加穩健性至設計，此允許一更複雜及完整之標準單元庫。微處理器由兩個部分構成，一處理器核心晶片及一指令產生器。指令儲存於藉由根據本發明之一方法之一製造後噴墨印刷步驟格式化之一單寫多讀(WORM)記憶體中。此記憶體進一步稱為印刷可程式化唯讀記憶體(P2ROM)。在與塑膠箔基板相容之溫度下(即，在250℃或低於250℃)執行整個處理。
在圖3中展示混合有機/氧化物互補電晶體之典型輸出特性。圖3(a)展示典型溶液處理之氧化物n型電晶體之輸出特性且圖3(b)展示典型蒸發稠五苯p型電晶體之輸出特性。此技術對於複雜設計之使用已經證明用於一雙向RFID標籤且已在可撓性基板上得以證明。用於邏輯閘之p：n電晶體比已經選擇為3：1，藉此用於一氧化物n-TFT之最小裝置大小等於50/5μm/μm且用於一有機p-TFT之最小裝置大小等於150/5μm/μm。在圖3(c)中展示典型反相器特性。電路實現係基於製造於一Si/SiO2基板上之底部閘極型頂部S/D接觸氧化物n-TFT及底部S/D接觸有機p-TFT。
薄膜微處理器分成兩個分開晶片，處理器核心晶片及一通用指令產生器或P2ROM。P2ROM晶片係一單次可程式化ROM記憶體，其藉由根據本發明之一導電油墨之噴墨印刷而組態，導電油墨在此實例中含有銀。使用此方法，通用指令產生器經轉換為一專用指令產生器。在圖1(a)中描繪通用指令產生器之方塊圖。其由以下項目構成：一4位元程式計數器(PC)；一4-16解碼器，以同時選擇各指令線；一可印刷(可組態)WORM記憶體；及一9位元暫存器，其在各時脈循環使用下一操作碼(操作碼)更新以驅動微處理器。各印刷連接導致一邏輯1，而未印刷連接導致一邏輯0。可印刷WORM記憶體經設計為一單極n-TFT NOR，驅動電晶體與負載電晶體之間具有一1：10之比。驅動 電晶體具有140/5μm/μm之一大小，而負載電晶體具有1400/5μm/μm之一大小。為針對連接及需要多個選擇電晶體之情況保證良好NOR特性，亦可藉由噴墨印刷添加多至5個更多負載電晶體，如在圖1(b)中圖解說明。
圖4展示P2ROM指令產生器晶片之佈局，分為一混合互補部分及一單極n-TFT部分。為評估P2ROM晶片，印刷指令以執行一運行平均值演算法(outnew=0.5 round(in+outold))。已針對運行平均值演算法印刷前十二個線。未印刷指令產生器中之其他4個線且因此導致NOOP(無操作)命令。指令在將值儲存至輸出暫存器中前兩次運行演算法。由於LSR指令僅在至輸出暫存器中之儲存之後執行，故輸出碼係一7位元碼，其較於6位元輸入更精確一個位元。圖5描繪P2ROM晶片在10V之一供應電壓及650Hz之一最大時脈頻率之校正行為。其產生暫存器選擇位元及操作碼以驅動處理器核心晶片，以便執行運行平均值演算法。亦在圖5詳細說明指令之順序。
最後，連接處理器核心與P2ROM晶片。圖6展示當在500Hz之一時脈頻率連接兩個晶片時之量測結果。當輸入自0切換至7(十六進制)時，輸出在7、C與E之間平均且在E(十六進制)保持恆定。
圖7展示一RFID詢答器晶片之一64位元碼產生器50之一方塊圖之一實例。碼產生器50包括一時脈產生器51、一3位元二進制計數器52、一8：1多工器53、一8位元線選擇方塊54、儲存一客製化識別碼之一64位元WORM記憶體55及一輸出暫存器56。識別碼可(例如)在電路製造後寫入記憶體中，例如，如上文描述藉由噴墨印刷或藉由雷射切割。當供電詢答器晶片時，藉由時脈產生器51產生一時脈信號60。時脈信號60用於計時輸出暫存器56、3位元二進制計數器52及8位元線選擇電路54。線選擇電路54具有一內部3位元二進制計數器及一3至8解碼器。此方塊選擇包括碼之記憶體55中之八個位元之一列(例如，此 藉由開啟對應驅動電晶體來完成)。3位元二進制計數器52驅動8：1多工器53，多工器53選擇記憶體55中之八個位元之一行。在所選擇列與所選擇行之交叉處之資料位元經由多工器53傳遞至輸出暫存器56，輸出暫存器56將時脈信號之上升邊緣上之此位元發送至一調變電晶體(未在圖7中展示)。3位元二進制計數器52之三個位元亦在8位元線選擇方塊54中使用以用於在一列中之所有八個位元已經傳輸至輸出暫存器之後選擇一新列。以此方式，在供電電路之後讀出所有識別位元。
本發明之一方法可用於修改WORM記憶體55之薄膜邏輯閘電路。WORM記憶體55之各行可(例如)含有如在圖1(b)中展示之一邏輯閘電路10，其中各選擇電晶體對應於記憶體矩陣之一不同列。在電路製造後且在將一識別碼寫入記憶體中後，藉由依序選擇一列(即，開啟一選擇電晶體)且量測用於各邏輯閘電路10(即，用於記憶體矩陣之各行)之一輸出而如上文描述讀出記憶體。若自記憶體讀取之一位元並不對應於識別碼之期望或預期位元，則一額外負載元件可連接至對應邏輯閘電路10或一負載元件可與對應邏輯閘電路10斷開連接。
前述描述詳細說明本發明之特定實施例。然而，將暸解，無論前文如何詳細，本發明可以諸多方式實踐。應注意，在描述本發明之特定特徵或態樣時使用特定術語不應暗示術語在本文中經重新定義為限制於包含該術語相關聯之本發明之特徵或態樣之任何特定特性。
雖然上文實施方式已展示、描述及指出本發明應用至各種實施例之新穎特徵，但將理解，熟習此項技術者可在不脫離本發明之情況下在圖解說明之裝置或程序之形式及細節中作出各種省略、替換及改變。
10‧‧‧邏輯閘電路/單極NOR閘
20‧‧‧電極
30‧‧‧井/井結構
40‧‧‧導電材料/導電油墨
300‧‧‧資料線

Claims (15)

  1. 一種用於一薄膜電路之修改之方法，其中該方法包括：(a)獲得一薄膜電路，其包括具有一輸出之至少一個邏輯閘電路(10)，該至少一個邏輯閘電路(10)包括複數個驅動電晶體及複數個負載元件，至少一個負載元件經電連接至該輸出；(b)在該複數個驅動電晶體之一閘極與一源極之間提供一輸入電壓型樣；(c)量測對應於該輸入電壓型樣之該至少一個邏輯閘電路(10)之一輸出電壓型樣；(d)比較該所量測輸出電壓型樣與一預定較佳輸出電壓型樣；(e)在該所量測輸出電壓型樣不同於該預定較佳輸出電壓型樣之情況中，調適經電連接至該輸出之負載元件的數目；及(f)重複步驟(b)至(e)直至該所量測輸出電壓型樣等於該預定較佳輸出電壓型樣。
  2. 如請求項1之方法，其中該複數個驅動電晶體之一預定部分具有經電連接至該至少一個邏輯閘電路之該輸出之一汲極。
  3. 如請求項1之方法，其中該複數個負載元件係負載電晶體，至少一個負載電晶體具有經電連接至該輸出之一源極。
  4. 如請求項1之方法，其中該薄膜電路包括複數個邏輯閘電路。
  5. 如請求項4之方法，其中該複數個邏輯閘電路係一單寫多讀記憶體(200、55)之部分，其中將該輸入電壓型樣提供至該複數個驅動電晶體包括依序開啟該複數個驅動電晶體，且其中量測該輸出電壓型樣包括讀出儲存於該記憶體中之資料。
  6. 如請求項5之方法，其中該單寫多讀記憶體係一指令產生器電路之部分，該單寫多讀記憶體(200)儲存用於一通用微處理器之指 令。
  7. 如請求項5之方法，其中該單寫多讀記憶體係一RFID電路之一客製化碼產生器之部分，該單寫多讀記憶體(55)儲存一識別碼，其中藉由供電該RFID電路而開始將該預定輸入電壓型樣提供至該複數個驅動電晶體，且其中量測該輸出電壓型樣包括讀出該識別碼。
  8. 如請求項1之方法，進一步包括，在獲得該薄膜電路後且在提供該輸入電壓型樣前：基於統計技術參數資料來估計匹配該至少一個邏輯閘電路之一上拉電流與一下拉電流所需之負載元件的數目；將電連接至該至少一個邏輯閘電路之該輸出之負載元件之該數目調適至負載元件之該所估計數目。
  9. 如請求項8之方法，其中該等技術參數資料係選自以下項目：一電晶體臨限電壓、一電晶體臨限電壓擴展、一載子移動率、一載子移動率擴展、一閘極電容、一閘極電容擴展、一閘極寬度、一閘極寬度擴展、一閘極長度及一閘極長度擴展。
  10. 如請求項1之方法，其中調適經電連接至該至少一個邏輯閘電路之該輸出之負載元件之該數目包括將一個額外負載元件連接至該至少一個邏輯閘電路之該輸出。
  11. 如請求項10之方法，其中將一個額外負載元件連接至該至少一個邏輯閘電路之該輸出包括在該負載元件與該輸出之間印刷一電連接。
  12. 如請求項11之方法，其中印刷包括噴墨印刷一導電材料。
  13. 如請求項1之方法，其中調適經電連接至該至少一個邏輯閘電路之該輸出之負載元件之該數目包括將一個負載元件與該至少一個邏輯閘電路之該輸出斷開連接。
  14. 如請求項13之方法，其中將一個負載元件與該輸出斷開連接包括藉由雷射切割中斷該負載元件與該輸出之間之一電連接。
  15. 如請求項1之方法，其中該等負載元件係選自以下項目：一n型空乏負載型薄膜電晶體、一n型增強負載型薄膜電晶體、一p型空乏負載型薄膜電晶體、一p型增強負載型薄膜電晶體及一電阻器。
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