TW201543498A - 動態隨機存取記憶體背通道通訊系統及方法 - Google Patents

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Abstract

本發明揭示動態隨機存取記憶體(DRAM)背通道通訊系統及方法。在一個態樣中，一背通道通訊系統允許一DRAM將錯誤校正資訊及再新警示資訊傳達至一系統單晶片(Soc)、應用程式處理器(AP)或其他記憶體控制器。

Description

動態隨機存取記憶體背通道通訊系統及方法 優先權主張
本申請案主張2014年1月9日申請且題為「動態隨機存取記憶體(DRAM)背通道通訊系統及方法(DYNAMIC RANDOM ACCESS MEMORY(DRAM)BACKCHANNEL COMMUNICATION SYSTEMS AND METHODS)」之美國臨時專利申請案第61/925,299號之優先權，該申請案之全文以引用的方式併入本文中。
本發明之技術大體上係關於計算器件中之記憶體結構。
用於計算器件之記憶體呈多種形式。隨機存取記憶體(RAM)通常由計算器件內之作業系統及應用程式使用且以兩個不同類型提供。靜態RAM(SRAM)在無需外部電源之情況下無限期地保持其電荷。相比之下，動態RAM(DRAM)儲存電容器中之每一資料位元，該電容器隨時間洩漏電荷且必須定期再新。
DRAM標準中之近期提議已指示需要自該DRAM傳送至應用程式處理器(AP)或系統單晶片(SoC)的額外資訊流。歷史上，跨越DRAM之實體層(PHY)提供此類資訊，且僅資料面(DQ)為雙向的。在下一代低功率DRAM(LP-DRAM)中，該等提議添加錯誤偵測或校正資訊且具體而言，將循環冗餘檢查(CRC)資訊添加至傳遞回至SoC之資訊。 雖然在雙資料速率(DDR)版本4(DDR4)中已實現CRC資訊添加，但在低功率(LP)DDR5 DRAM環境中尚未實現該添加。將CRC添加至LP DDR5標準將允許重新傳輸漏失的傳輸，從而避免災難性系統故障。
一些DRAM供應商已請求的額外改變為對再新速率之更佳控制。對於對再新速率之更佳控制的需要起因於現代DRAM電容器中保持的愈來愈弱的電荷。在舊規則下，電荷係基於最弱的DRAM而定期再新的。
因此，需要允許CRC通訊，且DRAM需要一種向SoC指示該DRAM所需之特定類型之再新(例如，組、列、完全再新)的方式。
實施方式中揭示之態樣包括動態隨機存取記憶體(DRAM)背通道通訊系統及方法。詳言之，各種例示性態樣允許DRAM將錯誤校正資訊及再新警示資訊傳達至系統單晶片(SoC)、應用程式處理器(AP)或其他記憶體控制器。
雖然特別地預期錯誤校正及再新警示資訊為將在背通道上發送的資訊類型，但應瞭解，其他資料亦可在該背通道上發送，該等資料包括(但不限於)溫度資訊、校準資訊及其類似者。
在例示性態樣中，該背通道係經由將DRAM連接至SoC之現存未充分利用之插腳及導線提供。例示性插腳為時脈啟用(CKE)或晶片選擇(CS)插腳(或該兩者)。現存插腳之再使用節省積體電路(IC)內有價值的佔據面積且避免將額外導線延行至DRAM之費用。此外，避免額外導線消除了可能起因於額外導線之存在的可能的電磁干擾(EMI)問題。相對於具有多個新插腳的態樣，亦可達成電力節約，此係因為具有較低插腳計數之器件上不需要如此多的驅動器及接收器。其他可能的解決方案包括將額外插腳及導線添加至DRAM，以提供適當通訊背通道。
就此而言，在一個態樣中，提供一種記憶體系統。該記憶體系統包含AP，該AP包含AP插腳。該記憶體系統亦包含：至少一個DRAM，其包含插腳；及背通道線，其將AP插腳耦接至插腳。該AP經組態以經由背通道線自至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
在另一態樣中，提供一種記憶體系統。該記憶體系統包含一AP及至少一個DRAM。該記憶體系統亦包含將AP耦接至該至少一個DRAM的CKE線。該AP經組態以經由CKE線自至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
在另一態樣中，提供一種記憶體系統。該記憶體系統包含一AP及至少一個DRAM。該記憶體系統亦包含將AP耦接至該至少一個DRAM的CS線。該AP經組態以經由CS線自至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
在另一態樣中，提供一種用於將資訊自DRAM提供至AP的方法。該方法包含提供包含AP插腳之AP，及提供包含插腳之至少一個DRAM。該方法進一步包含提供將AP插腳耦接至插腳之背通道線。該方法亦包含在AP處經由背通道線自至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
在另一態樣中，提供一種用於將資訊自DRAM提供至AP的方法。該方法包含提供一AP，及提供至少一個DRAM。該方法進一步包含提供將AP耦接至該至少一個DRAM的CKE線。該方法亦包含在AP處經由CKE線自該至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
在另一態樣中，提供一種用於將資訊自DRAM提供至AP的方法。該方法包含提供一AP，及提供至少一個DRAM。該方法進一步包含提供將AP耦接至該至少一個DRAM的CS線。該方法亦包含在AP 處經由CS線自至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
10‧‧‧記憶體通訊系統
12‧‧‧應用程式處理器(AP)
14(1)‧‧‧動態隨機存取記憶體(DRAM)
14(2)‧‧‧動態隨機存取記憶體(DRAM)
14(3)‧‧‧動態隨機存取記憶體(DRAM)
14(4)‧‧‧動態隨機存取記憶體(DRAM)
20‧‧‧記憶體系統
22‧‧‧應用程式處理器(AP)
24(1)‧‧‧動態隨機存取記憶體(DRAM)
24(2)‧‧‧動態隨機存取記憶體(DRAM)
24(3)‧‧‧動態隨機存取記憶體(DRAM)
24(4)‧‧‧動態隨機存取記憶體(DRAM)
30‧‧‧記憶體系統
30'‧‧‧記憶體系統
32‧‧‧應用程式處理器(AP)
32'‧‧‧應用程式處理器(AP)
34‧‧‧動態隨機存取記憶體(DRAM)
34'‧‧‧動態隨機存取記憶體(DRAM)
36‧‧‧動態隨機存取記憶體(DRAM)
36'‧‧‧動態隨機存取記憶體(DRAM)
38‧‧‧動態隨機存取記憶體(DRAM)
38'‧‧‧動態隨機存取記憶體(DRAM)
40‧‧‧動態隨機存取記憶體(DRAM)
40'‧‧‧動態隨機存取記憶體(DRAM)
42‧‧‧組A
44‧‧‧組B
46‧‧‧插腳
48‧‧‧背通道線
48'‧‧‧背通道線
50‧‧‧插腳
52‧‧‧插腳
54‧‧‧第二背通道線
54'‧‧‧第二背通道線
56‧‧‧插腳
58‧‧‧AP插腳
58'‧‧‧AP插腳
60‧‧‧AP插腳
60'‧‧‧AP插腳
62‧‧‧外部焊球
64‧‧‧外部焊球
66‧‧‧外部焊球
68‧‧‧外部焊球
70‧‧‧計數器
72‧‧‧計數器
74‧‧‧計數器
76‧‧‧計數器
78‧‧‧暫存器
80'‧‧‧通訊鏈路
82'‧‧‧通訊鏈路
84'‧‧‧焊球
86'‧‧‧焊球
90‧‧‧記憶體系統
92‧‧‧應用程式處理器(AP)
94‧‧‧動態隨機存取記憶體(DRAM)
96‧‧‧動態隨機存取記憶體(DRAM)
98‧‧‧動態隨機存取記憶體(DRAM)
100‧‧‧動態隨機存取記憶體(DRAM)
102‧‧‧CKE線
104‧‧‧CKE線
106‧‧‧通訊線
108‧‧‧通訊線
110‧‧‧記憶體系統
112‧‧‧應用程式處理器(AP)
114‧‧‧動態隨機存取記憶體(DRAM)
116‧‧‧動態隨機存取記憶體(DRAM)
118‧‧‧動態隨機存取記憶體(DRAM)
120‧‧‧動態隨機存取記憶體(DRAM)
122‧‧‧CKE線
124‧‧‧CKE線
126‧‧‧外部焊球
128‧‧‧外部焊球
130‧‧‧外部焊球
132‧‧‧外部焊球
134‧‧‧計數器
136‧‧‧計數器
138‧‧‧計數器
140‧‧‧計數器
150‧‧‧基於處理器之系統
152‧‧‧中央處理單元
154‧‧‧處理器
156‧‧‧快取記憶體
158‧‧‧系統匯流排
160‧‧‧記憶體系統
162‧‧‧輸入器件
164‧‧‧輸出器件
166‧‧‧網路介面器件
168‧‧‧顯示控制器
170‧‧‧網路
172‧‧‧顯示器
174‧‧‧視訊處理器
圖1為具有一記憶體控制器及四個動態隨機存取記憶體(DRAM)單元之例示性習知記憶體通訊系統的方塊圖；圖2為具有四個額外插腳及導線之例示性記憶體通訊系統的方塊圖；圖3A為具有額外插腳及兩個額外導線之另一例示性記憶體通訊系統的方塊圖；圖3B為具有兩個額外導線之另一例示性記憶體系統的方塊圖；圖4為不具有額外導線之另一例示性記憶體通訊系統的方塊圖；圖5為不具有額外導線之另一例示性記憶體通訊系統的方塊圖；及圖6為可包括圖2至圖5之記憶體通訊系統的基於處理器之例示性系統的方塊圖。
現在參看圖式，描述本發明之若干例示性態樣。本文中使用詞語「例示性」以意謂「充當實例、例子或說明」。本文中描述為「例示性」之任何態樣不必解釋為比其他態樣較佳或較有利。
實施方式中所揭示之態樣包括動態隨機存取記憶體(DRAM)背通道通訊系統及方法。詳言之，各種例示性態樣允許DRAM將錯誤校正資訊及再新警示資訊傳達至系統單晶片(SoC)、應用程式處理器(AP)或其他記憶體控制器。
雖然特別地預期錯誤校正及再新警示資訊為將在背通道上發送的資訊類型，但應瞭解，其他資料亦可在該背通道上發送，該等資料包括(但不限於)溫度資訊、校準資訊及其類似者。
在例示性態樣中，該背通道係經由將DRAM連接至SoC之現存未充分利用之插腳及導線或線提供。例示性插腳為時脈啟用(CKE)或晶片選擇(CS)插腳(或該兩者)。現存插腳之再使用節省積體電路(IC)內有價值的佔據面積且避免將額外導線延行至DRAM之費用。此外，避免額外導線消除了可能起因於額外導線之存在的可能的電磁干擾(EMI)問題。相對於具有多個新插腳的態樣，亦可達成電力節約，此係因為具有較低插腳計數之器件上不需要如此多的驅動器及接收器。其他可能的解決方案包括將額外插腳及導線添加至DRAM，以提供適當通訊背通道。
插腳再使用技術或額外插腳技術允許發送再新資訊。此資訊包括(但不限於)定向逐組再新請求、全晶片再新請求、列再新請求及緊急再新請求。另外，可發送錯誤偵測及/或校正資訊(例如，循環冗餘檢查(CRC))，包括(但不限於)資料CRC失敗或錯誤校正碼(ECC)事件、命令及位址(CA)同位檢查或其他CRC失敗及DRAM上ECC事件(校正或失敗)。實現此類信號及/或命令之發送實現對於DRAM且尤其對於諸如LP DDR5 DRAM之低功率(LP)雙資料速率(DDR)標準之下一代提議。
在提出本文所揭示之DRAM背通道通訊系統之態樣之前，參看圖1提供對基礎記憶體通訊系統的簡要概述。在下文參看圖2開始對DRAM背通道通訊系統之例示性態樣之論述。
就此而言，圖1說明記憶體通訊系統(在本文中亦被稱作「記憶體系統」)10，該系統包括以操作方式耦接至DRAM 14(1)至14(4)之AP 12(在本文中亦被稱作SoC)。資料線(DQ15-0)將AP 12耦接至一組兩個DRAM 14(亦即，DRAM 14(1)及14(2))，而資料線(DQ31-16)將AP 12耦接至第二組兩個DRAM 14(亦即，DRAM 14(3)及14(4))。CKE線及CS線將AP 12耦接至DRAM 14(1)至14(4)(僅說明CKE線，但應理解 CS線基本上係相同的)。已顯而易見的係，不存在可用於記憶體系統10之背通道。亦即，DRAM 14(1)至14(4)不具有DRAM 14(1)至14(4)可藉以以執行錯誤校正或管理再新請求的通道。
第一解決方案為將插腳添加至具有至AP之對應導線的DRAM。就此而言，圖2說明具有AP 22及DRAM 24(1)至24(4)之記憶體系統20。DRAM 24(1)至24(4)中之每一者具有一插腳，該插腳添加有將該插腳耦接至AP 22之對應導線。該等額外導線標記為Alert_a0、Alert_b0、Alert_a1及Alert_b1。藉由使用該等額外導線，DRAM 24(1)至24(4)可提供命令及信號以執行錯誤校正及/或管理再新請求。雖然該等額外插腳大大簡化記憶體系統20之內部設計及時序需求，但對於功率及EMI問題，自AP 22布線至DRAM 24(1)至24(4)之線的數目的增加係不合需要的。該等額外插腳增加AP 22所需的電路的整體大小。然而，記憶體系統20的確解決提供背通道通訊選項之基本問題。
鑒於圖2中所說明的第一解決方案之問題，本發明之例示性態樣提供更多有利的解決方案。就此而言，第二解決方案為提供由至少兩個DRAM晶粒(亦即，一組兩個DRAM)共用之共同背通道。然而，此解決方案在額外插腳及線引起對應缺點的情況下仍需要添加至少一個插腳及線。就此而言，圖3A說明具有AP 32及四個DRAM 34、36、38及40之記憶體系統30。將該等DRAM 34、36、38及40配置成組A 42及組B 44。亦即，組A 42包括DRAM 34及36，且組B 44包括DRAM 38及40。資料線DQ15-0耦接至DRAM 34及38，而資料線DQ31-16耦接至DRAM 36及40。
繼續參看圖3A，DRAM 34具有一個附加插腳46，背通道線48(在圖3A中亦標記為Alert_a1)耦接至該附加插腳。類似地，DRAM 36具有一個附加插腳50，背通道線48耦接至該附加插腳。DRAM 38具有一個附加插腳52，第二背通道線54(在圖3A中亦標記為Alert_b1)耦接 至該附加插腳。類似地，DRAM 40具有一個附加插腳56，第二背通道線54耦接至該附加插腳。
繼續參看圖3A，AP 32僅添加兩個AP插腳58及60，此係因為背通道線48及54在組A 42及組B 44之間共用(亦即，背通道線48(Alert_a1)由DRAM 34及36共用，且第二背通道線54(Alert_b1)由DRAM 38及40共用)。因此，相比於圖2之記憶體系統20，AP 32相對於AP 22節省兩個插腳。節省兩個插腳減少與AP 32相關聯之費用，且同樣意謂AP 32具有比AP 22小之佔用面積。
繼續參看圖3A，記憶體系統30之結構考慮到組A 42內之DRAM 34及36兩者可嘗試同時驅動背通道線48的可能性。同樣，組B 44內之DRAM 38及40兩者可嘗試同時驅動第二背通道線54。因此，可實施通訊協定以防止AP 32處的AP插腳58及60上的資訊衝突。在例示性態樣中，該通訊協定可為分時多工(TDM)協定。圖3A中所說明的提供TDM協定之第一技術為在共用給定背通道線之DRAM(例如，共用背通道線48之DRAM 34及36或共用第二背通道線54之DRAM 38及40)之間建立主從關係，以在共用背通道線之DRAM之間進行仲裁。各別外部焊球62、64、66及68可與DRAM 34、36、38及40中之每一者相關聯。外部焊球62及66可系接為高，且外部焊球64及68可系接為低。該等外部焊球(高或低)之極性可判定主從配置(例如，主控件系接為高，且受控件系接為低(或主控件系接為低，且受控件系接為高))。代替顯式主從關係，或除該主從關係之外，在各別DRAM 34、36、38及40中執行個體化簡單計數器(表示為方塊C)70、72、74及76。計數器70及72同時經重設，而計數器74及76亦同時經重設。外部焊球62及66系接為高的DRAM 34及38為作用中的且可在計數器70、72、74及76之的前半計數期間驅動背通道線48及54。外部焊球64及68系接為低的DRAM 36及40可在計數器70、72、74及76之後半計數期間驅動背通 道線48及54。AP 32能夠藉由讀取暫存器78或藉由在存在串列資料串流時解碼該串列資料串流來分辨DRAM 34、36、38及40中之哪一者繫接至高狀態或低狀態。應注意，替代該等計數器，DRAM 34、36、38及40可具有相對重要性(例如，主從)，使得當產生同時發生之警示時，預定DRAM將在其他DRAM之前與AP 32通訊。
參看圖3B呈現提供TDM協定之第二技術，其中說明記憶體系統30'。記憶體系統30'實質上類似於圖3A之記憶體系統30，且類似元件類似地編號，但具有單撇指示(例如，記憶體系統30之DRAM 34類似於記憶體系統30'之DRAM34')。除非與解釋第二技術相關，否則不再論述重複元件。
圖3B中藉由記憶體系統30'所說明的第二技術分別在DRAM 34'與36'之間及DRAM 38'與40之間具備DRAM間通訊鏈路80'及82'。可(例如)藉由DRAM 34'及36'上之各別焊球84'及86'建立通訊鏈路80'，且可藉由DRAM 38'及40'上之類似焊球(未說明)建立通訊鏈路82'。通訊鏈路80'及82'可專用於分別在兩個對應DRAM 34'與36'以及DRAM 38'與40'之間進行仲裁。該仲裁可為簡單開路汲極/上拉法信號或其他方法以仲裁DRAM 34'及36'中之哪一者可使用背通道線48'以及DRAM 38'及40'中之哪一者可使用第二背通道線54'。
儘管圖3A及圖3B之例示性態樣係每一DRAM 34、36、38及40(34'、36'、38'及40')需要兩個外部焊球(一個用於各別背通道線48或54(48'或54')且一個用於仲裁器(外部焊球62、64、66或68中之低或高焊球，或通訊鏈路80'及82'))，但通訊鏈路80'及82'實施簡單且不需要離開記憶體封裝，從而需要較少頂層封裝焊球。另外，AP 32及32'僅分別需要兩個AP插腳58及60或58'及60'，此情況相對於圖2之AP 22提供成本節省。
第三解決方案為再使用AP與DRAM之間的當前未充分利用的現 存線。在例示性態樣中，再使用線為CKE及/或CS線。通常，此等兩個線具有極少訊務且因此經受雙用途，包括原始意圖及作為背通道。亦即，CKE插腳在再新或斷電循環期間僅藉由AP拉低(在此狀況下將不產生CRC錯誤且不需要再新請求)。在此例示性態樣中，DRAM具有在AP保持高(亦即，未使用)時驅動此插腳的能力。TDM亦可用於輔助防止線上之衝突。第一例示性時序參數可為：寫入CMD至CKE低。AP將不能夠在其最後寫入命令之某一時間(例如，32個循環)內將CKE驅動至低。此延遲允許用以在需要時驅動CRC錯誤的DRAM時間。第二例示性時序參數可為：作用中CMD至再新請求。在此狀況下，將僅允許DRAM在某一量之非作用中命令(例如，兩個非作用中命令)之後請求再新。此延遲允許最後CRC返回，且防止DRAM在DRAM完成傳輸其請求之前進行再新/斷電(AP驅動)。AP將能夠判定其是否想要遵從再新或使整個DRAM斷電之請求。
就此而言，圖4及圖5說明此第三解決方案(亦即，現存線之再使用)的兩個版本。在圖4中，說明記憶體系統90，其具有AP 92以及DRAM 94、96、98及100。現存CKE線102(在圖4中亦標記為CKE_A)將DRAM 94及96耦接至AP 92。同樣，現存CKE線104(在圖4中亦標記為CKE_B)將DRAM 98及100耦接至AP 92。AP 92處不需要額外插腳。在圖4中，通訊線106將DRAM 94耦接至DRAM 96，且通訊線108將DRAM 98耦接至DRAM 100。如同在圖3B中之通訊線80'及82'，通訊線106及108可定位在記憶體封裝內部且允許DRAM 94、96、98及100在其間進行通訊及仲裁以便避免衝突。如上文所提到，可存在其他技術，DRAM經由該等技術仲裁跨背通道線提供之信號。
在圖5中，說明記憶體系統110，其具有AP 112以及DRAM 114、116、118及120。現存CKE線122(在圖5中亦標記為CKE_A)將DRAM 114及116耦接至AP 112。同樣，現存CKE線124(在圖5中亦標記為 CKE_B)將DRAM 118及120耦接至AP 112。AP 112處不需要額外插腳。DRAM 114、116、118及120具備各別外部焊球126、128、130及132。類似於在圖3A中之記憶體系統30，外部焊球126及130可經拉高，而外部焊球128及132經拉低。此外，外部焊球126、128、130、132可允許在DRAM之間建立主從關係，該關係促進其間之仲裁。計數器134、136、138及140可類似於圖3A之記憶體系統30中之計數器70、72、74及76使用，以幫助避免衝突。作為又一態樣，可向一個DRAM給出優於其他DRAM之優先權，使得將來自優先DRAM之通訊在來自其他DRAM之通訊之前提供至AP 112。
雖然各種命令可用於經由所提議的背通道實施警示及CRC，但下表1呈現例示性命令清單。在例示性態樣中，該等命令為九(9)位元之串列資料串流，但可使用多個串列串流。應瞭解，用於命令之任何資料「字」可耗時低於五(5)奈秒(ns)，且將因此花費少於叢發時間的時間來完成。應瞭解，在表1中所列出之類型之警示僅作為實例來提供。可在背通道上使用在AP與DRAM之間的其他類型之警示及命令，諸如關於以下各者之警示：DRAM溫度、DRAM時序偏移、DRAM PLL時脈狀態及DRAM校準狀態(亦即，針對此等類別之DRAM操作指示已出現DRAM內之狀態改變的警示)。
進一步注意，藉由允許其他警示資訊經由背通道線傳遞，不僅警示之性質而且具有產生該警示之條件的DRAM可經提供至AP。藉由使用此資訊，AP可為DRAM服務以得出產生該警示之條件。此服務可發生在接收警示後，此舉相對於需要AP輪詢每一DRAM以判定哪一DRAM產生警示及產生警示之條件之性質的先前配置減少潛時。
以上論述集中於再使用CKE線。然而，其他方法可用於在現存轉遞專線之間共用背通道。舉例而言，至組A或組B之CS線或其他線亦可用於將資訊自DRAM傳輸至AP。可在多個命令期間大量地使用CS線之頻寬，因此其在CS線上尋找空閒頻寬將比在CKE線上尋找更低效。然而，其可結合CKE線使用以傳送額外資訊或單獨用於傳送有限資訊。進一步注意，警示之性質可指示其是否在背通道線上發送，尤其在再使用該線及/或AP與DRAM之間的活動可引起背通道電路系統 經動態啟用或停用的情況下係如此。舉例而言，背通道線可在叢發讀取操作發生時經動態停用。一旦叢發讀取操作結束，背通道線便可經啟用，且任何待決或排入佇列之警示可經傳輸至AP。
另外，雖然以上論述集中於TDM解決方案，但可使用其他方法，諸如分頻、多個驅動位準或拉高及拉低之組合可用於電壓截割(voltage-slice)背通道且經由現存線傳輸資訊。舉例而言，若CKE插腳嘗試自AP驅動為低，但本端AP接收器感測該線未進入其電壓輸出低(VOL)位準，則可假定其中一個DRAM正在該線上拉動且嘗試作出CRC或再新請求。
根據本文所揭示之態樣的DRAM背通道通訊系統及方法可提供於或整合至任何基於處理器之器件中。實例包括(但不限於)機上盒、娛樂單元、導航器件、通訊器件、固定位置資料單元、行動位置資料單元、行動電話、蜂巢式電話、電腦、攜帶型電腦、桌上型電腦、個人數位助理(PDA)、監視器、電腦監視器、電視、調諧器、收音機、衛星收音機、音樂播放器、數位音樂播放器、攜帶型音樂播放器、數位視訊播放器、視訊播放器、數位視訊光碟(DVD)播放器及攜帶型數位視訊播放器。
就此而言，圖6說明基於處理器之系統150的實例，該系統可使用圖2至圖5中所說明的DRAM背通道通訊系統及方法。在此實例中，基於處理器之系統150包括一或多個中央處理單元(CPU)152，每一中央處理單元包括一或多個處理器154。CPU 152可具有耦接至處理器154以快速存取臨時儲存資料之快取記憶體156。CPU 152耦接至系統匯流排158且可相互耦接包括在基於處理器之系統150中的器件。如所熟知，CPU 152藉由經由系統匯流排158交換位址、控制及資料資訊來與此等其他器件通訊。
其他器件可連接至系統匯流排158。如圖6中所說明，作為實例， 此等器件可包括記憶體系統160、一或多個輸入器件162、一或多個輸出器件164、一或多個網路介面器件166及一或多個顯示控制器168。輸入器件162可包括任何類型之輸入器件，包括(但不限於)輸入按鍵、開關、話音處理器等。輸出器件164可包括任何類型之輸出器件，包括(但不限於)音訊、視訊、其他視覺指示器等。網路介面器件166可為經組態以允許交換至及自網路170之資料的任何器件。網路170可為任何類型之網路，包括(但不限於)有線或無線網路、私用或公用網路、區域網路(LAN)、廣域網路(WAN)、無線區域網路(WLAN)、BLUETOOTHTM及網際網路。網路介面器件166可經組態以支援所要之任何類型之通訊協定。
CPU 152亦可經組態以經由系統匯流排158存取顯示控制器168以控制發送至一或多個顯示器172之資訊。顯示控制器168經由一或多個視訊處理器174將資訊發送至顯示器172以供顯示，該等處理器將待顯示之資訊處理成適合於顯示器172之格式。顯示器172可包括任何類型之顯示器，包括(但不限於)陰極射線管(CRT)、液晶顯示器(LCD)、發光二極體(LED)顯示器、電漿顯示器等。
熟習此項技術者將進一步瞭解，結合本文中所揭示之態樣描述的各種說明性邏輯區塊、模組、電路及演算法可實施為電子硬體、儲存於記憶體中或另一電腦可讀媒體中且由處理器或其他處理器件所執行之指令，或以上兩者之組合。作為實例，本文所描述之器件可用於任何電路、硬體組件、IC或IC晶片中。本文中所揭示之記憶體可為任何類型及大小之記憶體，且可經組態以儲存所要的任何類型之資訊。為了清楚地說明此可互換性，上文已大體上在功能性方面描述各種說明性組件、區塊、模組、電路及步驟。如何實施此功能性取決於特定應用、設計選擇及/或強加於整個系統上之設計約束。熟習此項技術者可針對每一特定應用以不同方式實施所描述之功能性，但此等實施決 策不應被解譯為引起對本發明之範疇的偏離。
可藉由經設計以執行本文中所描述之功能之處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式閘陣列(FPGA)或其他可程式邏輯器件、離散閘或電晶體邏輯、離散硬體組件或其任何組合來實施或執行結合本文中揭示之態樣所描述的各種說明性邏輯區塊、模組及電路。處理器可為微處理器，但在替代例中，處理器可為任何習知處理器、控制器、微控制器或狀態機。處理器亦可實施為計算器件之組合(例如，DSP與微處理器之組合、複數個微處理器、結合DSP核心之一或多個微處理器，或任何其他此類組態)。
本文中所揭示之態樣可體現於硬體及儲存於硬體中之指令中，且可駐留於(例如)隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、電可程式化ROM(EPROM)、電可抹除可程式化ROM(EEPROM)、暫存器、硬碟、抽取式磁碟、CD-ROM或此項技術中已知的任何其他形式之電腦可讀媒體中。例示性儲存媒體耦接至處理器，使得處理器可自儲存媒體讀取資訊且將資訊寫入至儲存媒體。在替代例中，儲存媒體可整合至處理器。處理器及儲存媒體可駐留於ASIC中。ASIC可駐留於遠端台中。在替代例中，處理器及儲存媒體可作為離散組件駐留於遠端台、基地台或伺服器中。
亦應注意，描述本文中之例示性態樣中之任一者中所描述的操作步驟以提供實例及論述。可以不同於所說明之順序的眾多不同順序執行所描述之操作。此外，描述於單一操作步驟中之操作可實際上以數個不同步驟執行。另外，可組合例示性態樣中所論述之一或多個操作步驟。應理解，如熟習此項技術者將容易地顯而易見，流程圖中所說明之操作步驟可經受眾多不同修改。熟習此項技術者亦將理解，可使用多種不同技藝與技術中之任一者表示資訊及信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合表 示可貫穿以上描述提及的資料、指令、命令、資訊、信號、位元、符號及晶片。
提供本發明之先前描述以使得任何熟習此項技術者能夠製造或使用本發明。熟習此項技術者將容易地顯而易見對本發明之各種修改，且本文中定義之一般原理可在不偏離本發明之精神或範疇的情況下應用於其他變體。因此，本發明並不意欲限於本文中所描述之實例及設計，而應符合與本文中所揭示之原理及新穎特徵相一致的最廣泛範疇。
90‧‧‧記憶體系統
92‧‧‧應用程式處理器(AP)
94‧‧‧動態隨機存取記憶體(DRAM)
96‧‧‧動態隨機存取記憶體(DRAM)
98‧‧‧動態隨機存取記憶體(DRAM)
100‧‧‧動態隨機存取記憶體(DRAM)
102‧‧‧CKE線
104‧‧‧CKE線
106‧‧‧通訊線
108‧‧‧通訊線

Claims (48)

  1. 一種記憶體系統，其包含：一應用程式處理器(AP)，其包含一AP插腳；至少一個動態隨機存取記憶體(DRAM)，其包含一插腳；及一背通道線，其將該AP插腳耦接至該插腳；其中該AP經組態以經由該背通道線自該至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
  2. 如請求項1之記憶體系統，其中該至少一個DRAM包含一外部焊球，該外部焊球經組態以繫接至一高電壓或一低電壓中之一者。
  3. 如請求項2之記憶體系統，其中該至少一個DRAM進一步包含一計數器，且該至少一個DRAM經組態以在該計數器處於一計數之一前半中時跨越該背通道線傳輸。
  4. 如請求項3之記憶體系統，其進一步包含一第二DRAM，該第二DRAM包含：一第二插腳，其耦接至該背通道線；一第二外部焊球，其經組態以相較於該至少一個DRAM繫接至該高電壓或該低電壓中之另一者；及一第二計數器，其中該第二DRAM經組態以在該第二計數器處於該計數之一後半中時跨越該背通道線傳輸。
  5. 如請求項4之記憶體系統，其中該AP進一步包含一暫存器，該暫存器經組態以識別該至少一個DRAM或該第二DRAM中之哪一者在該計數之哪一半中傳輸。
  6. 如請求項1之記憶體系統，其進一步包含：一第二DRAM，其耦接至該背通道線； 一第二背通道線，其經由一第二AP插腳耦接至該AP；一第三DRAM，其耦接至該第二背通道線；及一第四DRAM，其耦接至該第二背通道線。
  7. 如請求項6之記憶體系統，其進一步包含將該至少一個DRAM耦接至該第二DRAM之一第一通訊線及將該第三DRAM耦接至該第四DRAM之一第二通訊線，其中該第一通訊線經組態以在該至少一個DRAM與該第二DRAM之間傳送仲裁信號。
  8. 如請求項1之記憶體系統，其中該背通道線經組態以將分時多工信號自該至少一個DRAM供應至該AP。
  9. 一種記憶體系統，其包含：一應用程式處理器(AP)；至少一個動態隨機存取記憶體(DRAM)；及一時脈啟用(CKE)線，其將該AP耦接至該至少一個DRAM；其中該AP經組態以經由該CKE線自該至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
  10. 如請求項9之記憶體系統，其中該至少一個DRAM包含一外部焊球，該外部焊球經組態以繫接至一高電壓或一低電壓中之一者。
  11. 如請求項10之記憶體系統，其中該至少一個DRAM進一步包含一計數器，且該至少一個DRAM經組態以在該計數器處於一計數之一前半中時跨越該CKE線傳輸。
  12. 如請求項11之記憶體系統，其進一步包含耦接至該CKE線之一第二DRAM，該第二DRAM包含：一第二外部焊球，其經組態以相較於該至少一個DRAM繫接至該高電壓或該低電壓中之另一者；及一第二計數器，其中該第二DRAM經組態以在該第二計數器處 於該計數之一後半中時跨越該CKE線傳輸。
  13. 如請求項12之記憶體系統，其中該AP進一步包含一暫存器，該暫存器經組態以識別該至少一個DRAM或該第二DRAM中之哪一者在該計數之哪一半中傳輸。
  14. 如請求項9之記憶體系統，其進一步包含：一第二DRAM，其耦接至該CKE線；一第二CKE線；一第三DRAM，其耦接至該第二CKE線；及一第四DRAM，其耦接至該第二CKE線。
  15. 如請求項14之記憶體系統，其進一步包含將該至少一個DRAM耦接至該第二DRAM之一第一通訊線及將該第三DRAM耦接至該第四DRAM之一第二通訊線，其中該第一通訊線經組態以在該至少一個DRAM與該第二DRAM之間傳送仲裁信號。
  16. 如請求項9之記憶體系統，其中該CKE線經組態以將分時多工信號自該至少一個DRAM供應至該AP。
  17. 一種記憶體系統，其包含：一應用程式處理器(AP)；至少一個動態隨機存取記憶體(DRAM)；及一晶片選擇(CS)線，其將該AP耦接至該至少一個DRAM；其中該AP經組態以經由該CS線自該DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
  18. 如請求項17之記憶體系統，其中該至少一個DRAM包含一外部焊球，該外部焊球經組態以繫接至一高電壓或一低電壓中之一者。
  19. 如請求項18之記憶體系統，其中該至少一個DRAM進一步包含一計數器，且該至少一個DRAM經組態以在該計數器處於一計數之 一前半中時跨越該CS線傳輸。
  20. 如請求項19之記憶體系統，其進一步包含耦接至該CS線之一第二DRAM，該第二DRAM包含：一第二外部焊球，其經組態以相較於該至少一個DRAM繫接至該高電壓或該低電壓中之另一者；及一第二計數器，其中該第二DRAM經組態以在該第二計數器處於該計數之一後半中時跨越該CS線傳輸。
  21. 如請求項20之記憶體系統，其中該AP進一步包含一暫存器，該暫存器經組態以識別該至少一個DRAM或該第二DRAM中之哪一者在該計數之哪一半中傳輸。
  22. 如請求項17之記憶體系統，其進一步包含：一第二DRAM，其耦接至該CS線；一第二CS線；一第三DRAM，其耦接至該第二CS線；及一第四DRAM，其耦接至該第二CS線。
  23. 如請求項22之記憶體系統，其進一步包含將該至少一個DRAM耦接至該第二DRAM之一第一通訊線及將該第三DRAM耦接至該第四DRAM之一第二通訊線，其中該第一通訊線經組態以在該至少一個DRAM與該第二DRAM之間傳送仲裁信號。
  24. 如請求項17之記憶體系統，其中該CS線經組態以將分時多工信號自該至少一個DRAM供應至該AP。
  25. 一種用於將資訊自一動態隨機存取記憶體(DRAM)提供至一應用程式處理器(AP)的方法，該方法包含：提供包含一AP插腳之一AP；提供包含一插腳之至少一個DRAM；提供將該AP插腳耦接至該插腳之一背通道線；及 在該AP處經由該背通道線自該至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
  26. 如請求項25之方法，其進一步包含將該背通道線耦接至多個DRAM。
  27. 如請求項26之方法，其進一步包含在該多個DRAM之間仲裁以允許自該多個DRAM至該AP之通訊。
  28. 如請求項26之方法，其進一步包含經由該背通道線自該多個DRAM接收其他警示資訊。
  29. 如請求項28之方法，其進一步包含為該多個DRAM服務以解決引起該警示資訊之產生的一條件。
  30. 如請求項25之方法，其進一步包含在一叢發讀取操作期間動態停用該背通道線。
  31. 如請求項30之方法，其進一步包含在該叢發讀取操作完成之後啟用該背通道線。
  32. 如請求項26之方法，其進一步包含將相對優先權指派至該多個DRAM。
  33. 一種用於將資訊自一動態隨機存取記憶體(DRAM)提供至一應用程式處理器(AP)的方法，該方法包含：提供一AP；提供至少一個DRAM；提供將該AP耦接至該至少一個DRAM之一時脈啟用(CKE)線；及在該AP處經由該CKE線自該至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
  34. 如請求項33之方法，其中提供該CKE線包含經由該CKE線將該AP耦接至多個DRAM。
  35. 如請求項34之方法，其進一步包含在該多個DRAM之間仲裁以允 許自該多個DRAM至該AP之通訊。
  36. 如請求項34之方法，其進一步包含經由該CKE線自該多個DRAM接收其他警示資訊。
  37. 如請求項36之方法，其進一步包含為該多個DRAM服務以解決引起該警示資訊之產生的一條件。
  38. 如請求項33之方法，其進一步包含在一叢發讀取操作期間動態停用該CKE線。
  39. 如請求項38之方法，其進一步包含在該叢發讀取操作完成之後啟用該CKE線。
  40. 如請求項34之方法，其進一步包含將相對優先權指派至該多個DRAM。
  41. 一種用於將資訊自一動態隨機存取記憶體(DRAM)提供至一應用程式處理器(AP)的方法，該方法包含：提供一AP；提供至少一個DRAM；提供將該AP耦接至該至少一個DRAM之一晶片選擇(CS)線；及在該AP處經由該CS線自該至少一個DRAM接收錯誤校正資訊及再新警示資訊中之至少一者。
  42. 如請求項41之方法，其中提供該CS線包含經由該CS線將該AP耦接至多個DRAM。
  43. 如請求項42之方法，其進一步包含在該多個DRAM之間仲裁以允許自該多個DRAM至該AP之通訊。
  44. 如請求項42之方法，其進一步包含經由該CS線自該多個DRAM接收其他警示資訊。
  45. 如請求項44之方法，其進一步包含為該多個DRAM服務以解決引 起該警示資訊之產生的一條件。
  46. 如請求項41之方法，其進一步包含在一叢發讀取操作期間動態停用該CS線。
  47. 如請求項46之方法，其進一步包含在該叢發讀取操作完成之後啟用該CS線。
  48. 如請求項42之方法，其進一步包含將相對優先權指派至該多個DRAM。
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