JP6066224B2 - 修正された高速同期式シリアルインターフェース（ｈｓｉ）プロトコルデバイスを動作させるための方法および電子デバイス - Google Patents
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Description
本開示の技術は、一般に集積回路(IC)チップ間通信用の通信インターフェースに関する。
社会全体にわたって、広範なアプリケーションおよび用途をサポートする電子デバイスが急増している。デバイスの数および種類が増えるにつれて、電子デバイスが互いに通信することがますます望まれている。同様に、単一のデバイス内のコンポーネントが互いに通信する速度を高めてスループットを向上させることもますます望まれている。速度を高めたいという要望に応えて、様々な技法およびプロトコルが提案され採用されている。
MIPI(登録商標) Allianceは、様々なデバイスによって使用される通信プロトコルの開発における第一人者である。特に、MIPI(登録商標) Allianceは、2008年9月から2009年1月まで、高速同期式シリアルインターフェース(HSI)の物理層を規定する物理層プロトコルおよび仕様を承認し公開した。加入したMIPI会員はこの仕様のバージョン1.01.00をダウンロードすることが可能であるが、www.mipi.org/specifications/high-speed-synchronous-serial-interface-hsiにおいて概略的な説明がなされている。MIPI HSI仕様は、双方向対称チップ間通信を可能にするプロトコルを概説しており、特にモバイル半導体の応用例において使用するのに適している。HSI仕様の特に企図される応用例は、メインプロセッサなどのアプリケーションダイがモバイル端末内のセルラーダイ(たとえば、セルラーモデム)と通信するのを可能にすることである。この仕様の生のスループットは各方向において約173Mbpsに制限される。これらのデータ転送速度ではロングタームエボリューション(LTE)カテゴリー3(CAT3)スループットを実現できるが、それよりも上位のLTEカテゴリーはサポートされない。ますます増大する帯域幅およびスループット要件に対処する新しい解決手段が望まれている。
詳細な説明において開示される実施形態は、修正された高速同期式シリアルインターフェース(HSI)システムおよび方法用のマルチレーン高速インターフェースを含む。HSIインターフェースを複数の並列データパスを含むように修正することによって、より高いデータ転送速度に対処するようにデータスループットが改善される。この点について、一実施形態では、修正された高速同期式シリアルインターフェース(HSI)プロトコルを使用して動作するように構成された電子デバイスは送信通信インターフェースを備える。送信通信インターフェースは、電子デバイスからのデータを搬送するように構成されたHSIプロトコルデータパスと、HSIプロトコル準拠READY信号を搬送するように構成されたHSIプロトコルレディパスと、FLAG信号を搬送するように構成されたフラグパスとを備える。送信通信インターフェースは、HSIプロトコルデータパスによって搬送されるデータに並列で追加のデータを搬送するように構成された1つまたは複数の追加のデータパスをさらに備え、その結果、HSIプロトコルデータパスおよび1つまたは複数の追加のデータパスは、HSIプロトコルデータパスおよび1つまたは複数の追加のデータパスを介してストライプ化されたHSIプロトコル準拠データを搬送する。
別の実施形態では、修正された高速同期式シリアルインターフェース(HSI)プロトコルを使用して動作するように構成された電子デバイスは送信通信インターフェースを備える。送信通信インターフェースは、電子デバイスからのデータを搬送するように構成されたデータパスを提供するための手段と、HSIプロトコル準拠READY信号を搬送するように構成されたレディパスを提供するための手段と、FLAG信号を搬送するように構成されたフラグパスを提供するための手段とを備える。送信通信インターフェースは、データパスを提供するための手段によって搬送されるデータに並列で電子デバイスからの追加のデータを搬送するように構成された1つまたは複数のデータパスを提供するための手段をさらに備え、その結果、データパスを提供するための手段および1つまたは複数の追加のデータパスを提供するための手段はデータパスおよび1つまたは複数の追加のデータパスを介してストライプ化されたHSIプロトコル準拠データを搬送する。
別の実施形態では、修正された高速同期式シリアルインターフェース(HSI)プロトコルデバイスを動作させる方法は、HSIプロトコル準拠READY信号を搬送するように構成されたレディパスを提供することと、FLAG信号を搬送するように構成されたフラグパスを提供することと、HSIプロトコル準拠データが少なくとも2つのデータパスを介してストライプ化されるように電子デバイスからのデータを互いに並列で搬送するように構成された少なくとも2つの送信データパスを提供することとを含む。
ここで図面を参照して、本開示のいくつかの例示的な実施形態について説明する。「例示的な」という言葉は、「例、実例、または例示として機能すること」を意味するために本明細書で使用される。「例示的な」として本明細書で説明される任意の実施形態は、必ずしも他の実施形態よりも好ましいか、または有利であると解釈されるべきではない。
詳細な説明において開示される実施形態は、修正された高速同期式シリアルインターフェース(HSI)システムおよび方法用のマルチレーン高速インターフェースを含む。HSIインターフェースを複数の並列データパスを含むように修正することによって、より高いデータ転送速度に対処するようにデータスループットが改善される。この点について、一実施形態では、修正された高速同期式シリアルインターフェース(HSI)プロトコルを使用して動作するように構成された電子デバイスは送信通信インターフェースを備える。送信通信インターフェースは、電子デバイスからのデータを搬送するように構成されたデータパスと、HSIプロトコル準拠READY信号を搬送するように構成されたレディパスと、FLAG信号を搬送するように構成されたフラグパスとを備える。送信通信インターフェースは、データパスによって搬送されるデータに並列で電子デバイスからの追加のデータを搬送するように構成された1つまたは複数の追加のデータパスをさらに備え、その結果、データパスおよび1つまたは複数の追加のデータパスは、データパスおよび1つまたは複数の追加のデータパスを介してストライプ化されたHSIプロトコル準拠データを搬送する。
この点について、図1は従来のHSI通信システム10である。通信システム10は、例示的な実施形態では、セルラーフォン、スマートフォン、ラップトップコンピュータ、タブレットコンピュータなどのモバイル端末内で使用されてよい。通信システム10は、ディスプレイ、カメラ、キーボード、および/または他の入出力デバイスなどのアプリケーション付属装置12を含んでよい。通信システム10は、通信リンク16を介してアプリケーション付属装置12と通信するアプリケーションモジュール14をさらに含んでよい。アプリケーションモジュール14は、デバイスドライバ20を直接またはバス21を介して制御する様々なアプリケーションおよびオペレーティングシステム(OS)18を含んでよい。デバイスドライバ20は、アプリケーションダイ(またはチップ)22を介して通信リンク16を制御してよい。アプリケーションダイ22は、HSI準拠通信リンク26を介してセルラーモデム24と通信してよい。セルラーモデム24は、十分理解されるように、デバイスドライバ30およびセルラーシステムの物理的要素32ならびにセルラーモデム24のソフトウェア要素34と相互に情報交換するセルラーモデムダイ28を含んでよい。セルラーモデムダイ28は、ワイヤレス通信(たとえば、セルラーベースの電話呼など)のためにアンテナなどの無線周波数(RF)インターフェース36を介してRFスペクトル38と通信してよい。
図2を参照すると、HSI準拠通信リンク26がより詳しく示されている。アプリケーションダイ22はアプリケーション受信機40とアプリケーション送信機42とを含む。セルラーモデムダイ28はセルラー受信機44とセルラー送信機46とを含む。アプリケーション送信機42は一方向リンク48をセルラー受信機に送信する。一方向リンク48は、ACDATAパス50と、ACFLAGパス52と、任意のACWAKEパス54とを含む。セルラー受信機44はまた、CAREADYパス56によってアプリケーション送信機42に応答する。同様に、セルラー送信機46は一方向リンク58をアプリケーション受信機40に送信する。一方向リンク58は、CADATAパス60と、CAFLAGパス62と、任意のCAWAKEパス64とを含む。アプリケーション受信機40はまた、ACREADYパス66によってセルラー送信機46に応答する(パスの方向を最初の2つの文字によって決定することができることに留意されたい。たとえば、ACはアプリケーション>セルラー方向であり、CAはセルラー>アプリケーション方向である。)。集合的に、両方の一方向リンク48、58は双方向リンク68を形成する。一方向リンク48、58は、同じ数のパスを有し、同じ種類の信号をそれぞれのパスを介して送信するという点で対称である。
WAKEパス、DATAパス、FLAGパス、およびREADYパス(ACとCAの両方)上の信号はMIPI(登録商標) HSIプロトコルによって定義されるが、図3はFLAGパス70上の信号とDATAパス72上の信号との間の従来の相互作用の概略的な図74である。すなわち、FLAG信号は、DATA信号上の反復ビットを示すのに使用される。したがって、FLAG信号は点70A、70Bにおいて一定のままである。同時に、点72A、72BにおいてDATA信号が遷移する。しかし、点72C、72DのようにDATA信号が一定のままである場合、点70C、70Dに示すようにFLAG信号の値が変化する。したがって、各ビットにおいて、DATA信号またはFLAG信号は、アプリケーション受信機40およびセルラー受信機44が別のビットが受信されたことが分かるように遷移する。
MIPI(登録商標) HSIプロトコルでは、DATAパス72上の信号は各フレームに分割されるかまたはストリーミングされてよい。例示的な従来のフレーム化されたDATA信号73が図4に示されている。DATA信号73は、37ビットを有するフレーム74を含む。第1のビット76はフレーム74の開始部分を示すフレームビットである。次の4ビットはチャネル識別子(CHID)ビット78である。最後の32ビットは情報ビット80である。CHIDビット78は、アプリケーション(またはOS)18(図1)のうちの1つなど、どのアプリケーションが情報ビット80を送っているかまたは受信することになるかを特定するのに使用されてよい。この場合も図1〜図4の要素は従来の要素であり、MIPI(登録商標) HSI規格の一部である。興味を抱いた読者は、2008年9月30日に公開された、「MIPI ALLIANCE SPECIFICATION FOR HIGH-SPEED SYNCHRONOUS SERIAL INTERFACE (HSI) PHYSICAL LAYER」という名称のMIPI(登録商標)規格文書のバージョン1.01.00を参照されたい。上述のように、MIPI(登録商標) HSI規格に記載された構成は約173Mbpsスループットに限定される。これはロングタームエボリューション(LTE)カテゴリー3 (CAT3)要件には適切であるが、このスループットはより上位のカテゴリーの要件(たとえば、CAT4またはCAT5)をサポートするには不十分である。
この状況を背景に、本開示は、並列のデータパスまたはデータレーンを追加し、元のHSI規格のデータをデータレーンを介してストライプ化することによってスループットを増大させることを提案する。追加される追加のデータレーンの数は、実現できるスループットを決定することになる。1つ、3つ、または7つの追加のレーンは例示的な追加であり、7つの追加のレーンは現在考えられる最高のスループット要件さえ対処することを可能にする。
この点に関して、本開示の例示的実施形態によるシステム82を、図5を参照して提供する。システム82は非対称であるものとして示されているが、必要に応じて、本開示の範囲から逸脱せずに、追加のデータレーンを対称に追加することができることを理解されたい。システム82は、アプリケーションダイ84とセルラーダイ86とを含む。この文脈において、本明細書ではアプリケーションダイ84およびセルラーダイ86を電子デバイス84、86と呼ぶことがある。アプリケーションダイ84は、アップリンク信号89を介してセルラーダイ86内のセルラー受信機90と通信するアプリケーション送信機88(本明細書では送信通信インターフェースと呼ぶこともある)を含む。アプリケーションダイ84は、ダウンリンク信号91を介してセルラーダイ86内のセルラー送信機94と通信するアプリケーション受信機92(本明細書では送信通信インターフェースと呼ぶこともある)も含む。
引き続き図5を参照すると、アップリンク信号89は、アプリケーション送信機88からセルラー受信機90へ送信されるCAFLAGパス96、CADATA0パス98、CADATA1パス100、および場合によってはCAWAKEパス102を含む。アップリンク信号89は、セルラー受信機90からアプリケーション送信機88へのACREADYパス104も含む。CADATA0パス98およびCADATA1パス100が示されているが、2つ、4つ、または8つのDATAパスが提供されてよいことを理解されたい。
引き続き図5を参照すると、ダウンリンク信号91は、セルラー送信機94からアプリケーション受信機92へ送信されるACFLAGパス106、ACDATA0パス108、ACDATA1パス110、ACDATA2パス112、ACDATA3パス114、および場合によってはACWAKEパス116を含む。ダウンリンク信号91は、アプリケーション受信機92からセルラー送信機94へのCAREADYパス118も含む。4つのデータパスが示されているが、2つ、4つ、または8つのDATAパスが提供されてよいことを理解されたい。
引き続き図5を参照すると、WAKEパスおよびREADYパス上の信号はMIPI(登録商標) HSIプロトコルに規定されたWAKEパスおよびREADYパスと同一である。FLAG信号は、MIPI(登録商標) HSIプロトコル規格と同様に、DATA0パス上の2つの同一の連続ビット間の境界において遷移することによってDATA0信号上の反復ビットを示す。
図4のフレーム化されたデータ信号73とは異なり、この実施形態ではデータを別個のDATA0パス、DATA1パスなどとしてストライプ化する。データのストライプ化を図6A〜図6Cに示す。ストライプ化という用語が本明細書において使用されるときは、データ信号73のシリアルデータを取り出し、データを複数のデータパスにわたって水平方向に分散させるプロセスを指す。図6Aを参照すると、データ信号120Aは2つのレーン、具体的にはレーン0 122およびレーン1 124に供給され、レーン0 122およびレーン1 124はそれぞれDATA0パス98およびDATA1パス100を介して送られる。レーン0 122およびレーン1 124はそれぞれ、フレームビット126A、126Bと、2つのCHIDビット128A、128Bと、16個の情報ビット130A、130Bとを有する。図7を参照するとよりよく分かるようにかつ後述のように、データを2つのデータレーンを介してストライプ化することで本質的に、データスループットがほぼ2倍になり、より上位のカテゴリーのプロトコル(たとえば、LTE CAT4)を使用することが可能になる。
同様に、図6Bでは、データ信号120Bは4つのレーン、具体的にはレーン0 130、レーン1 132、レーン2 134、およびレーン3 136に供給される。各レーンはフレームビット138およびCHIDビット140ならびに8つの情報ビット142を有する。この場合も、図7を参照するとよりよく分かるようにかつ後述のように、データを4つのデータレーンを介してストライプ化することでデータスループットが向上する。
同様に、図6Cでは、データ信号120Cは4つのレーン、具体的にはレーン0 130、レーン1 132、レーン2 134、およびレーン3 136に供給される。しかし、データ信号120Cは、フレーム化ビット138なしでストリームモードで送られる。フレーム化ビットを省略すると、フレームを示すのに使用されるビットがないのでわずかに高いスループットが可能になる。フレーム化ビットを無くすとスループットがさらに向上したが、その理由は、これらのビットが今や自由に情報ビットを搬送するからである。
引き続き図6A〜図6Cを参照すると、データを一貫してDATAパスを介してストライプ化すべきであることを理解されたい。すなわち、DATA0パス98は常にD0ビットを受信してよく、DATA1パス100は常にD1ビットを受信してよく、他のパスについても同様である。このようにして、データは任意のDATAパス上で順次送られるのではなく、各DATAパスを介してストライプ化される。すなわち、図6Aに示すように、DATA0では、D0、D2、D4などが送られ、DATA0におけるビットは連続していない。
図7は、データ信号におけるレーンの数に応じたスループットレートの比較チャート150を示す。上述のように、従来のHSIプロトコルに対応する単一のレーンによって約173Mbpsのスループットが可能になる。単一のレーンのスループットとは異なり、本開示の複数の並列レーンでは、レーンをいくつ追加するかに応じてスループットを増大させることが可能である。1つのレーンを追加した場合(すなわち、合計で2つのレーン)、スループットは約337Mbpsになる。この場合単一のレーンのスループットの2倍よりもわずかに少ないことに留意されたい。この減少は、(単一のパス内の単一のフレームビットとは異なり)各データパスに含まれるフレームビットの関数 である。3つのレーンを追加した場合(すなわち、合計で4つのレーン)、スループットは約640Mbpsになる。やはり、この値は、単一のレーンのスループットの4倍よりもわずかに少なく、さらに、この差はフレームビットの重複によるものである。7つのレーンを追加した場合(すなわち、合計で8つのレーン)、スループットは約1067Mbpsになる。やはり、この値は、単一のデータレーンのスループットの8倍よりもいくらか少なく、この差は追加のフレームビットの存在によるものである。上述のようにデータがフレームフォーマットではなくストリーミングフォーマットで送られる場合、スループットはわずかに高くなる。
データレーンを追加するには電子デバイス84、86にピンを追加する必要がある。追加されるピンの数は追加されるレーンの数に直接対応する。アップリンクレーンおよびダウンリンクレーンがいくつ提供されるかに基づいてピンがいくつ必要かを示す例示的なチャート160を図8に示す。したがって、アップリンクが1つのレーンを有するが、ダウンリンクは4つのレーンを有する場合、通常HSI規格の下で設けられている数を超えて3つの追加のピン162が必要になる。ピンはダイにおける比較的高価なコンポーネントであるので、設計者がコストと利益のトレードオフを評価する際にはチャート160などのチャートを使用してよい。すなわち、特定のスループットが必要であり、かつそのスループットではピンを追加する必要がある場合、設計者は電子デバイスのコストに対する追加の影響を評価してよい。
追加のデータレーンを追加すると、アプリケーションダイ84が、最初はDATA0パスのみでセルラーモデムダイ86の能力(すなわち、セルラーモデムダイ86がいくつのデータパスにおいて送信および受信を処理できるか)に関してセルラーモデムダイ86に問い合わせる、アプリケーションダイ84からセルラーモデムダイ86への問合せおよび応答を定義し、次いで、セルラーモデムダイ86に、アプリケーションダイ84が対処できるデータパスの数に適合するいくつかの送信データパスおよび受信データパス上で動作するよう指示することも必要になる場合があることに留意されたい。たとえば、アプリケーションダイ84は4つのデータパス上で送信を行うことができ2つのデータパス上で受信を行うことができるが、セルラーモデムダイ86は8つのデータパス上で送信を行うことができ8つのデータパス上で受信を行うことができる場合、アプリケーションダイ84は、最大のスループットを実現できるように、セルラーモデムダイに、2つのデータパス上で送信を行い、4つのデータパス上で受信を行うよう指示してよい。
本明細書において開示した実施形態によるHSI用のマルチレーン高速インターフェースならびに関連するシステムおよび方法は、任意のプロセッサベースのデバイスに設けられてもまたは組み込まれてもよい。例として、限定されないが、セットトップボックス、娯楽機器、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤが含まれる。
この点について、図9は、図5に示すようなアプリケーションダイ84を使用することができるプロセッサベースシステム170の一例を示す。この例では、プロセッサベースのシステム170は、1つまたは複数のプロセッサ174を各々が含む1つまたは複数の中央処理装置(CPU)172を含む。CPU172は、マスターデバイスであり得る。CPU172は、一時記憶データへの高速アクセスのためにプロセッサ174に結合されたキャッシュメモリ176を有し得る。CPU172はシステムバス180に結合され、システムバス180は、プロセッサベースのシステム170に含まれるマスターデバイスおよびスレーブデバイスを相互に結合することができる。よく知られているように、CPU172は、アドレス情報、制御情報、およびデータ情報をシステムバス180を通じて交換することによって、これらの他のデバイスと通信する。たとえば、CPU172は、スレーブデバイスの一例として、メモリコントローラ168(N)にバストランザクション要求を通信することができる。図9には示さないが、複数のシステムバス180を設けてもよく、この場合、各システムバス180は異なるファブリックを構成する。
他のマスターおよびスレーブデバイスが、システムバス180に接続され得る。図9に示されるように、これらのデバイスは、例として、メモリシステム182、1つまたは複数の入力デバイス184、1つまたは複数の出力デバイス186、および1つまたは複数のディスプレイコントローラ190を含み得る。入力デバイス184は、入力キー、スイッチ、音声プロセッサなどを含むが、それに限定されず、どのタイプの入力デバイスも含み得る。出力デバイス186は、オーディオ、ビデオ、他の視覚インジケータなどを含むが、それに限定されず、どのタイプの出力デバイスも含み得る。ネットワーク192は、限定はされないが、有線ネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、およびインターネットを含む、任意のタイプのネットワークであってよい。メモリシステム182は、1つまたは複数のメモリユニット196(0〜N)を含むことができる。
CPU172はまた、システムバス180を通じてディスプレイコントローラ190にアクセスして、1つまたは複数のディスプレイ194に送られる情報を制御するようにも構成され得る。ディスプレイコントローラ190は、1つまたは複数のビデオプロセッサ198を介して表示されるべき情報を、ディスプレイ194に送り、ビデオプロセッサ198は、表示されるべき情報を、ディスプレイ194にとって適切なフォーマットとなるように処理する。ディスプレイ194は、限定はされないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含み得る。
CPU172およびディスプレイコントローラ190は、システムバス180を介してメモリアクセス要求を行うためのマスターデバイスとして作用し得る。CPU172およびディスプレイコントローラ190内の様々なスレッドが要求を行うことができる。CPU172およびディスプレイコントローラ190は、前に説明したように、バストランザクション要求の一部として、バスを介してMIDを供給することができる。
本明細書で開示する実施形態とともに説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子的なハードウェアとして実装され得るか、またはメモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスにより実行される命令として実装され得るか、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。本明細書に記載したアービタ、マスターデバイス、およびスレーブデバイスは、例として、どの回路、ハードウェア構成要素、集積回路(IC)、またはICチップ内でも利用することができる。本明細書で開示するメモリは、どのタイプおよびサイズのメモリでもよく、所望されるどのタイプの情報も記憶するように構成され得る。この互換性を明確に示すために、上記では、様々な例示的構成要素、ブロック、モジュール、回路、およびステップについて全般的に、それらの機能に関して説明した。そのような機能がどのように実装されるかは、具体的な用途、設計の選択、および/またはシステム全体に課される設計制約により決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、DSP、特定用途向け集積回路(ASIC)、FPGAもしくは他のプログラム可能論理デバイス、個別ゲートもしくはトランジスタ論理回路、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せで実装または実行することができる。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサの組合せ、DSPコアと連携する1つまたは複数のマイクロプロセッサとの組合せ、あるいは任意の他のそのような構成としても実装され得る。
本明細書で開示される実施形態は、ハードウェアで具現化され、かつハードウェアに記憶される命令により具現化されてよく、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的にプログラム可能なROM(EPROM)、電気的に消去可能なプログラム可能ROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または、当技術分野で知られている任意の他の形態のコンピュータ可読媒体に、存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はASIC中に常駐し得る。ASICは遠隔局に存在し得る。代替的には、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバの中に、個別の構成要素として存在し得る。
本明細書の例示的な実施形態のいずれかで説明した動作ステップは、例示および説明のために記載されたものであることにも、留意されたい。説明した動作は、例示された順序以外の多くの異なる順序で実行されてもよい。さらに、単一の動作ステップで説明される動作は、実際には、多くの異なるステップで実行され得る。加えて、例示的な実施形態において論じられた1つまたは複数の動作ステップは、組み合わされてもよい。流れ図において例示される動作ステップは、当業者に容易に明らかとなるような多くの異なる修正を受けてもよいことを、理解されたい。情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることも、当業者には理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
本開示の前述の説明は、いかなる当業者でも本開示を作成または使用することができるように記載されている。本開示への様々な修正が当業者には容易に明らかになることになり、本明細書に定義する一般原理は、本開示の趣旨および範囲を逸脱することなしに他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されることを意図するものではなく、本明細書で開示する原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
10 従来のHSI通信システム
12 アプリケーション付属装置
14 アプリケーションモジュール
20 デバイスドライバ
21 バス
22 アプリケーションダイ
24 セルラーモデム
26 HIS準拠通信リンク
28 セルラーモデムダイ
34 ソフトウェア要素
36 無線周波数(RF)インターフェース
38 RFスペクトル
42 アプリケーション送信機
46 セルラー受信機
48 一方向リンク
50 ACDATAパス
52 ACFLAGパス
54 ACWAKEパス
56 CAREADYパス
58 一方向リンク
60 CADATAパス
62 CAFLAGパス
64 CAWAKEパス
66 ACREADYパス
68 双方向リンク
70 FLAGパス
72 DATAパス
72A、72B、72C、72D 点
73 DATA信号
74 フレーム
78 チャネル識別子(CHID)ビット
82 システム
84 アプリケーションダイ
86 セルラーダイ
88 アプリケーション送信機
89 アップリンク信号
90 セルラー受信機
91 ダウンリンク信号
92 アプリケーション受信機
94 セルラー送信機
96 CAFLAGパス
98 CADATA0パス
100 CADATA1パス
102 CAWAKEパス
106 ACFLAGパス
108 ACDATA0パス
110 ACDATA1パス
112 ACDATA2パス
114 ACDATA3パス
116 ACWAKEパス
120A データ信号
122 レーン0
124 レーン1
126A、126B フレームビット
128A、128B CHIDビット
130 レーン0
130A、130B 情報ビット
132 レーン1
134 レーン2
136 レーン3
138 フレームビット
140 CHIDビット
142 情報ビット
168 メモリコントローラ
170 プロセッサベースのシステム
172 中央演算処理装置(CPU)
174 プロセッサ
176 キャッシュメモリ
180 システムバス
182 メモリシステム
184 入力デバイス
186 出力デバイス
190 ディスプレイコントローラ
192 ネットワーク
194 ディスプレイ
196 メモリユニット
198 ビデオプロセッサ
12 アプリケーション付属装置
14 アプリケーションモジュール
20 デバイスドライバ
21 バス
22 アプリケーションダイ
24 セルラーモデム
26 HIS準拠通信リンク
28 セルラーモデムダイ
34 ソフトウェア要素
36 無線周波数(RF)インターフェース
38 RFスペクトル
42 アプリケーション送信機
46 セルラー受信機
48 一方向リンク
50 ACDATAパス
52 ACFLAGパス
54 ACWAKEパス
56 CAREADYパス
58 一方向リンク
60 CADATAパス
62 CAFLAGパス
64 CAWAKEパス
66 ACREADYパス
68 双方向リンク
70 FLAGパス
72 DATAパス
72A、72B、72C、72D 点
73 DATA信号
74 フレーム
78 チャネル識別子(CHID)ビット
82 システム
84 アプリケーションダイ
86 セルラーダイ
88 アプリケーション送信機
89 アップリンク信号
90 セルラー受信機
91 ダウンリンク信号
92 アプリケーション受信機
94 セルラー送信機
96 CAFLAGパス
98 CADATA0パス
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106 ACFLAGパス
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116 ACWAKEパス
120A データ信号
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126A、126B フレームビット
128A、128B CHIDビット
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136 レーン3
138 フレームビット
140 CHIDビット
142 情報ビット
168 メモリコントローラ
170 プロセッサベースのシステム
172 中央演算処理装置(CPU)
174 プロセッサ
176 キャッシュメモリ
180 システムバス
182 メモリシステム
184 入力デバイス
186 出力デバイス
190 ディスプレイコントローラ
192 ネットワーク
194 ディスプレイ
196 メモリユニット
198 ビデオプロセッサ
Claims (14)
- 修正された高速同期式シリアルインターフェース(HSI)プロトコルを使用して動作するように構成された電子デバイスであって、
送信通信インターフェースを備え、前記送信通信インターフェースが、
前記電子デバイスからのデータを搬送するように構成されたデータパスを提供するための手段と、
HSIプロトコル準拠READY信号を搬送するように構成されたレディパスを提供するための手段と、
FLAG信号を搬送するように構成されたフラグパスを提供するための手段とを備え、
前記送信通信インターフェースが、
前記データパスを提供するための手段によって搬送される前記データに並列で前記電子デバイスからの追加のデータを搬送するように構成された1つまたは複数の追加のデータパスを提供するための手段であって、前記データパスを提供するための手段および前記1つまたは複数の追加のデータパスを提供するための前記手段が、前記データパスおよび前記1つまたは複数の追加のデータパスを介してストライプ化されたHSIプロトコル準拠データを搬送する、1つまたは複数の追加のデータパスを提供するための手段をさらに備える電子デバイス。 - 前記HSIプロトコル準拠データはフレーム化される、請求項1に記載の電子デバイス。
- フレーム化されたデータは、前記データパスおよび前記1つまたは複数の追加のデータパス上の各データストリーム内のフレームビットによって示される、請求項2に記載の電子デバイス。
- 前記HSIプロトコル準拠データは、前記データパスおよび前記1つまたは複数の追加のデータパス上で伝達されるチャネル識別子(CHID)を含む、請求項1に記載の電子デバイス。
- 前記1つまたは複数の追加のデータパスは、1つ、3つ、または7つの追加のデータパスを備える、請求項1から4のいずれか一項に記載の電子デバイス。
- 前記データパスおよび前記1つまたは複数の追加のデータパスを介してストライプ化されるデータは、前記データパスおよび前記1つまたは複数の追加のデータパスを介してストライプ化されるチャネル識別ビット、前記データパス上の第1の情報ビット、または前記データパスおよび前記1つまたは複数の追加のデータパスを介してストライプ化される情報ビットを含む、請求項1に記載の電子デバイス。
- 複数の受信データパスを備える受信通信インターフェースをさらに備える、請求項1から6のいずれか一項に記載の電子デバイス。
- 各々が前記データパスおよび前記1つまたは複数の追加のデータパスのうちのそれぞれのデータパスを搬送するように構成された複数のインターフェースピンをさらに備える、請求項1から7のいずれか一項に記載の電子デバイス。
- 半導体ダイに組み込まれた、請求項1から8のいずれか一項に記載の電子デバイス。
- 前記複数の受信データパスが、ストライプ化されたHSI準拠データを受信するように構成される、請求項7に記載の電子デバイス。
- 前記1つまたは複数の追加のデータパスは、前記送信通信インターフェースから一方向に前記データを搬送することのみを行うように構成される、請求項1から10のいずれか一項に記載の電子デバイス。
- 前記受信通信インターフェースは、
第2のFLAG信号を受信するように構成された第2のフラグパスと、
第2のHSIプロトコル準拠READY信号を送信するように構成された第2のレディパスとをさらに備え、
前記複数の受信データパスは、
前記電子デバイスにおいて第2のデータを受信するように構成される第2のデータパスと、
前記第2のデータパスによって受信される前記第2のデータに並列で追加の第2のデータを受信するように構成された1つまたは複数の追加の第2のデータパスを備え、前記第2のデータパスおよび前記1つまたは複数の追加の第2のデータパスが、ストライプ化されたHSIプロトコル準拠データを受信するように構成される、請求項7に記載の電子デバイス。 - 前記受信通信インターフェースにおいて前記第2のデータを受信するように構成された前記1つまたは複数の追加の第2のデータパスの数は、前記送信通信インターフェースにおいて前記データを送信するように構成された前記1つまたは複数の追加のデータパスの数と等しくないか、または、前記受信通信インターフェースにおいて前記第2のデータを受信するように構成された前記1つまたは複数の追加の第2のデータパスの数は、前記送信通信インターフェースにおいて前記データを送信するように構成された前記1つまたは複数の追加のデータパスの数と等しい、請求項12に記載の電子デバイス。
- 修正された高速同期式シリアルインターフェース(HSI)プロトコルデバイスを動作させるための方法であって、
HSIプロトコル準拠READY信号を搬送するように構成されたレディパスを提供するステップと、
FLAG信号を搬送するように構成されたフラグパスを提供するステップと、
電子デバイスからのデータを並列で搬送するように構成された少なくとも2つの送信データパスを提供するステップであって、HSIプロトコル準拠データが前記少なくとも2つの送信データパスを介してストライプ化されるステップとを含む方法。
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