KR101680733B1

KR101680733B1 - 고속 동기식 직렬 인터페이스(hsi)를 위한 멀티-레인 고속 인터페이스들, 및 관련된 시스템들 및 방법들

Info

Publication number: KR101680733B1
Application number: KR1020147023609A
Authority: KR
Inventors: 아사프 샤참; 아미트 길
Original assignee: 퀄컴 인코포레이티드
Priority date: 2012-01-25
Filing date: 2013-01-25
Publication date: 2016-11-29
Also published as: JP2015510182A; BR112014018288A2; WO2013112946A1; EP2807572B1; HUE028765T2; BR112014018288A8; ES2573285T3; KR20140125816A; JP6066224B2; CN104067252B; IN2014CN04802A; EP2807572A1; US20130191569A1; CN104067252A

Abstract

변형된 고속 동기식 직렬(HSI) 시스템을 위한 멀티-레인 고속 인터페이스들, 및 관련된 시스템들 및 방법들이 기재된다. 일 실시예에서, 변형된 HSI 프로토콜을 사용하는 전자 디바이스는 송신 통신 인터페이스를 포함한다. 송신 통신 인터페이스는, 전자 디바이스로부터 데이터를 반송하도록 구성되는 데이터 경로, HSI 프로토콜 준수 READY 신호를 반송하도록 구성되는 준비 경로, 및 데이터 경로 상에서 반송된 데이터의 반복된 비트 값들을 표시하는 HSI 프로토콜 준수 FLAG 신호를 반송하도록 구성되는 플래그 경로를 포함한다. 송신 통신 인터페이스는, 데이터 경로 및 하나 또는 그 초과의 부가적인 데이터 경로들이, 데이터 경로 및 하나 또는 그 초과의 부가적인 데이터 경로들에 걸쳐 스트라이핑된 HSI 프로토콜 준수 데이터를 반송하기 위해, 데이터 경로에 의해 반송된 데이터와 병렬로 전자 디바이스로부터 부가적인 데이터를 반송하도록 구성되는 하나 또는 그 초과의 부가적인 데이터 경로들을 더 포함한다.

Description

고속 동기식 직렬 인터페이스(HSI)를 위한 멀티-레인 고속 인터페이스들, 및 관련된 시스템들 및 방법들{MULTI-LANE HIGH-SPEED INTERFACES FOR HIGH SPEED SYNCHRONOUS SERIAL INTERFACE (HSI), AND RELATED SYSTEMS AND METHODS}

본 발명의 기술은 일반적으로 집적 회로(IC) 칩-투-IC 칩 통신들을 위한 통신 인터페이스들에 관한 것이다.

전자 디바이스들은 광범위한 애플리케이션들 및 사용들을 지원하여 사회 전반에 걸쳐 확산되었다. 디바이스들의 개수 및 다양성이 확장됨에 따라, 전자 디바이스들이 서로 통신하는 것에 대한 요구가 증가하고 있다. 유사하게, 스루풋을 증가시키기 위해, 단일 디바이스 내의 컴포넌트들이 서로 통신하는 속도를 증가시키기 위한 소망이 증가하고 있다. 속도를 증가시키기 위한 소망에 응답하여, 다양한 기술들 및 프로토콜들이 제안되고 채택되어 왔다.

MIPI® Alliance는 다양한 디바이스들에 의한 사용을 위한 통신 프로토콜들을 개발하는데 있어 선두주자들 중 하나이다. 특히, 2008년 9월부터 2009년 1월까지, MIPI® Alliance는 고속 동기식 직렬 인터페이스(High Speed Synchronous Serial Interface)(HSI)의 물리 계층을 특정하는 물리 계층 프로토콜 및 규격을 승인(approve)하고 공표했다. 이러한 규격의 버전 1.01.00은 가입된 MIPI 멤버들에게 다운로드가 이용가능하지만, 개요는 www.mipi.org/specifications/high-speed-synchronous-serial-interface-hsi에 설명되어 있다. MIPI HSI 규격은, 양방향의 대칭적인 칩 투 칩 통신들을 가능하게 하고, 모바일 반도체 애플리케이션들에서의 사용에 특히 매우 적절한 프로토콜을 약술한다. HSI 규격의 특히 고려된 애플리케이션은, 메인 프로세서와 같은 애플리케이션 다이가 모바일 단말 내의 셀룰러 다이(예를 들어, 셀룰러 모뎀)와 통신하게 하는 것이다. 이러한 규격의 로(raw) 스루풋은 각각의 방향에서 약 173 Mbps로 제한된다. 롱 텀 에볼루션(LTE) 카테고리 3(CAT3) 스루풋이 이들 데이터 레이트들에서 달성될 수 있지만, 더 높은 LTE 카테고리들은 지원되지 않는다. 새로운 솔루션들은 점점 더 큰 대역폭 및 스루풋 요건들을 허용하도록 소망된다.

상세한 설명에 기재된 실시예들은, 변형된 고속 동기식 직렬 인터페이스(HSI) 시스템 및 방법들을 위한 멀티-레인 고속 인터페이스를 포함한다. 복수의 병렬 데이터 경로들을 포함하도록 HSI 인터페이스를 변형함으로써, 데이터 스루풋은 더 높은 데이터 레이트들을 수용하도록 개선된다. 이와 관련하여 일 실시예에서, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스는, 송신 통신 인터페이스를 포함한다. 송신 통신 인터페이스는, 전자 디바이스로부터 데이터를 반송하도록 구성되는 HSI 프로토콜 데이터 경로, HSI 프로토콜 준수(compliant) READY 신호를 반송하도록 구성되는 HSI 프로토콜 준비(ready) 경로, 및 FLAG 신호를 반송하도록 구성되는 플래그(flag) 경로를 포함한다. 송신 통신 인터페이스는, HSI 프로토콜 데이터 경로 및 하나 또는 그 초과의 부가적인 데이터 경로들이, HSI 프로토콜 데이터 경로 및 하나 또는 그 초과의 부가적인 데이터 경로들에 걸쳐 스트라이핑(stripe)된 HSI 프로토콜 준수 데이터를 반송하기 위해, HSI 프로토콜 데이터 경로에 의해 반송된 데이터와 병렬로 부가적인 데이터를 반송하도록 구성되는 하나 또는 그 초과의 부가적인 데이터 경로들을 더 포함한다.

다른 실시예에서, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스는, 송신 통신 인터페이스를 포함한다. 송신 통신 인터페이스는, 전자 디바이스로부터 데이터를 반송하도록 구성되는 데이터 경로를 제공하기 위한 수단, HSI 프로토콜 준수 READY 신호를 반송하도록 구성되는 준비 경로를 제공하기 위한 수단, 및 FLAG 신호를 반송하도록 구성되는 플래그 경로를 제공하기 위한 수단을 포함한다. 송신 통신 인터페이스는, 데이터 경로를 제공하기 위한 수단 및 하나 또는 그 초과의 부가적인 데이터 경로들을 제공하기 위한 수단이 데이터 경로 및 하나 또는 그 초과의 부가적인 데이터 경로들에 걸쳐 스트라이핑된 HSI 프로토콜 준수 데이터를 반송하기 위해, 데이터 경로를 제공하기 위한 수단에 의해 반송된 데이터와 병렬로 전자 디바이스로부터 부가적인 데이터를 반송하도록 구성되는 하나 또는 그 초과의 부가적인 데이터 경로들을 제공하기 위한 수단을 더 포함한다.

다른 실시예에서, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜 디바이스를 동작시키기 위한 방법은, HSI 프로토콜 준수 READY 신호를 반송하도록 구성되는 준비 경로를 제공하는 단계, FLAG 신호를 반송하도록 구성되는 플래그 경로를 제공하는 단계, 및 HSI 프로토콜 준수 데이터가 적어도 2개의 데이터 경로들에 걸쳐 스트라이핑되기 위해, 전자 디바이스로부터 데이터를 병렬로 반송하도록 구성되는 적어도 2개의 송신 데이터 경로들을 제공하는 단계를 포함한다.

도 1은 HSI 통신 프로토콜을 사용하는 종래의 칩 투 칩 통신 시스템의 예시적인 시스템 레벨 블록도이다.
도 2는 HSI 통신 프로토콜에 따른, 칩들 사이의 종래의 양방향 통신 링크의 예시적인 도면이다.
도 3은 HSI 통신 프로토콜에서, 비트 에지들이 FLAG 신호를 사용하여 어떻게 표시되는지를 도시하는 종래의 DATA 및 FLAG 신호들의 예시적인 도면이다.
도 4는 HSI 통신 프로토콜에 따른, 종래의 직렬 프레이밍(frame)된 DATA 신호의 예시적인 도면이다.
도 5는 본 발명에 따른 변형된 양방향 HSI 통신 링크의 예시적인 실시예이다.
도 6a-6c는 본 발명의 부가적인 데이터 레인들에 걸쳐 스트라이핑된 예시적인 데이터 신호들을 도시한다.
도 7은 본 발명을 통해 달성가능한 데이터 스루풋들을 도시하는 예시적인 도표이다.
도 8은 본 발명의 실시예들을 용이하게 하기 위해 사용되는 부가적인 핀 카운트들을 도시하는 예시적인 도표이다.
도 9는 도 5의 통신 칩을 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록도이다.

이제 도시한 도면들을 참조하여, 본 발명의 수개의 예시적인 실시예들이 설명된다. 단어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하도록 본 명세서에서 사용된다. "예시적인"것으로서 본 명세서에 설명된 임의의 실시예는 다른 실시예들에 비해 바람직하거나 유리한 것으로서 해석될 필요는 없다.

상세한 설명에 기재된 실시예들은, 변형된 고속 동기식 직렬 인터페이스(HSI) 시스템 및 방법들을 위한 멀티-레인 고속 인터페이스를 포함한다. 복수의 병렬 데이터 경로들을 포함하도록 HSI 인터페이스를 변형함으로써, 데이터 스루풋은 더 높은 데이터 레이트들을 수용하도록 개선된다. 이와 관련하여 일 실시예에서, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스는, 송신 통신 인터페이스를 포함한다. 송신 통신 인터페이스는, 전자 디바이스로부터 데이터를 반송하도록 구성되는 데이터 경로, HSI 프로토콜 준수 READY 신호를 반송하도록 구성되는 준비 경로, 및 FLAG 신호를 반송하도록 구성되는 플래그 경로를 포함한다. 송신 통신 인터페이스는, 데이터 경로 및 하나 또는 그 초과의 부가적인 데이터 경로들이, 데이터 경로 및 하나 또는 그 초과의 부가적인 데이터 경로들에 걸쳐 스트라이핑된 HSI 프로토콜 준수 데이터를 반송하기 위해, 데이터 경로에 의해 반송된 데이터와 병렬로 전자 디바이스로부터 부가적인 데이터를 반송하도록 구성되는 하나 또는 그 초과의 부가적인 데이터 경로들을 더 포함한다.

이와 관련하여, 도 1은 종래의 HSI 통신 시스템(10)이다. 일 예시적인 실시예에서, 통신 시스템(10)은, 셀룰러 폰, 스마트 폰, 랩탑 컴퓨터, 태블릿 컴퓨터 등과 같은 모바일 단말 내에서 사용될 수도 있다. 통신 시스템(10)은, 디스플레이, 카메라, 키보드, 및/또는 다른 입력 및 출력 디바이스들과 같은 애플리케이션 액세서리들(12)을 포함할 수도 있다. 통신 시스템(10)은 통신 링크들(16)을 통해 애플리케이션 액세서리들(12)과 통신하는 애플리케이션 모듈(14)을 더 포함할 수도 있다. 애플리케이션 모듈(14)은, 디바이스 드라이버들(20)을 직접 또는 버스(21)를 통해 제어하는 다양한 애플리케이션들 및 운영 시스템(OS)(18)을 포함할 수도 있다. 차례로, 디바이스 드라이버들(20)은 애플리케이션 다이(또는 칩)(22)를 통해 통신 링크들(16)을 제어할 수도 있다. 애플리케이션 다이(22)는 HSI 준수 통신 링크(26)를 통해 셀룰러 모뎀(24)과 통신할 수도 있다. 매우 양호하게 이해되는 바와 같이, 셀룰러 모뎀(24)은 셀룰러 시스템의 디바이스 드라이버들(30) 및 물리 엘리먼트들(32) 뿐만 아니라, 셀룰러 모뎀(24)의 소프트웨어 엘리먼트들(34)과 상호연동(interoperate)하는 셀룰러 모뎀 다이(28)를 포함할 수도 있다. 셀룰러 모뎀 다이(28)는 무선 통신들(예를 들어, 셀룰러 기반 폰 콜 등)을 위한 라디오 주파수(RF) 스펙트럼에 대한 안테나(38)와 같은 RF 인터페이스(36)를 통해 통신할 수도 있다.

도 2를 참조하면, HSI 준수 통신 링크(26)가 더 상세히 도시된다. 애플리케이션 다이(22)는 애플리케이션 수신기(40) 및 애플리케이션 송신기(42)를 포함한다. 셀룰러 모뎀 다이(28)는 셀룰러 수신기(44) 및 셀룰러 송신기(46)를 포함한다. 애플리케이션 송신기(42)는 셀룰러 수신기에 단방향 링크(48)를 송신한다. 단방향 링크(48)는, ACDATA 경로(50), ACFLAG 경로(52), 및 선택적인 ACWAKE 경로(54)를 포함한다. 또한, 셀룰러 수신기(44)는 CAREADY 경로(56)를 이용하여 애플리케이션 송신기(42)에 응답한다. 유사하게, 셀룰러 송신기(46)는 애플리케이션 수신기(40)에 단방향 링크(58)를 송신한다. 단방향 링크(58)는, CADATA 경로(60) CAFLAG 경로(62), 및 선택적인 CAWAKE 경로(64)를 포함한다. 또한, 애플리케이션 수신기(40)는 ACREADY 경로(66)를 이용하여 셀룰러 송신기(46)에 응답한다. (경로의 방향은 첫번째 2개의 문자들에 의해 결정될 수 있는데, 즉, AC는 애플리케이션 > 셀룰러 방향이고 CA는 셀룰러 > 애플리케이션 방향임을 유의한다.) 집합적으로, 단방향 링크들(48, 58) 둘 모두는 양방향 링크(68)를 형성한다. 단방향 링크들(48, 58)은, 그들이 동일한 수의 경로들을 갖고, 각각의 경로들을 통해 동일한 종류들의 신호들을 송신한다는 의미에서 대칭적이다.

WAKE, DATA, FLAG, 및 READY(AC 및 CA 둘 모두) 경로들 상의 신호들이 MIPI® HSI 프로토콜에 의해 정의되지만, 도 3은, FLAG 경로(70) 상의 신호와 DATA 경로(72) 상의 신호 사이의 종래의 상호작용(interplay)의 개략도(74)를 제공한다. 즉, FLAG 신호는 DATA 신호 상의 반복되는 비트들을 표시하기 위해 사용된다. 따라서, FLAG 신호는 포인트들(70A, 70B)에서 일정하게 유지된다. 동시에, DATA 신호는 포인트들(72A, 72B)에서 트랜지션(transition)한다. 그러나, DATA 신호가 포인트들(72C, 72D)에서와 같이 일정하게 유지된다면, FLAG 신호는 포인트들(70C, 70D)에서 명시된 바와 같이 값들을 변경한다. 따라서, 각각의 비트에서, 애플리케이션 수신기(40) 및 셀룰러 수신기(44)가 DATA 신호 또는 FLAG 신호 중 어느 하나가 다른 비트가 수신되었다는 것을 알도록 트랜지션한다.

MIPI® HSI 프로토콜에서, DATA 경로(72) 상의 신호는 프레임들 내로 브레이킹(break)되거나 스트리밍될 수도 있다. 예시적인 종래의 프레이밍된 DATA 신호(73)가 도 4에 도시된다. DATA 신호(73)는 37개의 비트들을 갖는 프레임(74)을 포함한다. 제 1 비트(76)는 프레임(74)의 시작부를 나타내기 위한 프레임 비트이다. 다음 4개의 비트들은 채널 식별자(CHID) 비트들(78)이다. 마지막 32개의 비트들은 정보 비트들(80)이다. CHID 비트들(78)은, 애플리케이션들(또는 OS)(18)(도 1) 중 하나와 같은 어떤 애플리케이션이 정보 비트들(80)을 전송하는지 또는 수신할 것인지를 식별하기 위해 사용될 수도 있다. 또한, 도 1-4의 엘리먼트들은 종래의 MIPI® HSI 표준이고 MIPI® HSI 표준의 일부이다. 관심있는 독자는, 명칭이 "MIPI ALLIANCE SPECIFICATION FOR HIGH-SPEED SYNCHRONOUS SERIAL INTERFACE (HSI) PHYSICAL LAYER" 버전 1.01.00으로 2008년 9월 30일자로 공표된 MIPI® 표준 문헌을 참조한다. 상술된 바와 같이, MIPI® HSI 표준에 의해 기재된 어레인지먼트(arrangement)는 약 173 Mbps 스루풋으로 제한된다. 이것은 롱 텀 에볼루션(LTE) 카테고리 3(CAT3)에 대해서는 충분하지만, 이러한 스루풋은 더 높은 카테고리 요건들(예를 들어, CAT4 또는 CAT5)을 지원하기에는 불충분하다.

이러한 배경에 대해, 본 발명은, 병렬 데이터 경로들 또는 레인들을 부가하고 데이터 레인들에 걸쳐 본래의 HSI 표준의 데이터를 스트라이핑함으로써 스루풋을 증가시키는 것을 제안한다. 부가된 부가적인 데이터 레인들의 개수는 달성될 수도 있는 스루풋을 결정할 것이다. 하나, 3개, 또는 7개의 부가적인 레인들을 부가하는 것은 예시적인 부가들이며, 7개의 부가적인 레인들의 부가는 수용될 심지어 가장 높은 현재 고려된 스루풋 요건들도 허용한다.

이와 관련하여, 본 발명의 예시적인 실시예에 따른 시스템(82)이 도 5를 참조하여 제공된다. 시스템(82)이 비대칭적인 것으로서 도시되었지만, 원한다면 본 발명의 범위로부터 벗어나지 않으면서 부가적인 테이터 레인들이 대칭적으로 부가될 수도 있음이 인식되어야 한다. 시스템(82)은 애플리케이션 다이(84) 및 셀룰러 다이(86)를 포함한다. 이러한 맥락에서, 애플리케이션 다이(84) 및 셀룰러 다이(86) 둘 모두는 전자 디바이스들(84, 86)로서 본 명세서에서 종종 지칭된다. 애플리케이션 다이(84)는 셀룰러 다이(86)의 셀룰러 수신기(90)와 업링크 신호(89)를 통해 통신하는 애플리케이션 송신기(88)(송신 통신 인터페이스로서 본 명세서에서 종종 지칭됨)를 포함한다. 애플리케이션 다이(84)는 셀룰러 다이(86)의 셀룰러 송신기(94)와 다운링크 신호(91)를 통해 통신하는 애플리케이션 수신기(92)(또한, 송신 통신 인터페이스)를 포함한다.

도 5를 계속 참조하면, 업링크 신호(89)는 애플리케이션 송신기(88)로부터 셀룰러 수신기(90)로 송신되는 CAFLAG 경로(96), CADATA0 경로(98), CADATA1 경로(100), 및 선택적으로 CAWAKE 경로(102)를 포함한다. 또한, 업링크 신호(89)는 셀룰러 수신기(90)로부터 애플리케이션 송신기(88)로의 ACREADY 경로(104)를 포함한다. CADATA0 경로(98) 및 CADATA1 경로(100)가 도시되었지만, 2개, 4개, 또는 8개의 DATA 경로들이 제공될 수도 있음이 인식되어야 한다.

도 5를 계속 참조하면, 다운링크 신호(91)는 셀룰러 송신기(94)로부터 애플리케이션 수신기(92)로 송신되는 ACFLAG 경로(106), ACDATA0 경로(108), ACDATA1 경로(110), ACDATA2 경로(112), ACDATA3 경로(114), 및 선택적인 ACWAKE 경로(116)를 포함한다. 또한, 다운링크 신호(91)는 애플리케이션 수신기(92)로부터 셀룰러 송신기(94)로의 CAREADY 경로(118)를 포함한다. 4개의 DATA 경로들이 도시되었지만, 2개, 4개, 또는 8개의 DATA 경로들이 제공될 수도 있음이 인식되어야 한다.

도 5를 계속해서 참조하면, WAKE 및 READY 경로들 상의 신호들은 MIPI® HSI 프로토콜에서 발견되는 것들과 동일하다. FLAG 신호는, MIPI® HSI 프로토콜 표준과 유사하게, DATA0 경로 상의 2개의 동일한 연속하는 비트들 사이의 경계에서 트랜지션함으로써 DATA0 신호 상의 반복되는 비트들을 표시한다.

도 4의 프레이밍된 데이터 신호(73)와 대조적으로, 이러한 실시예는 데이터를 별개의 DATA0, DATA1 등 내로 스트라이핑한다. 데이터 스트라이핑은 도 6a-6c에 도시된다. 스트라이핑은, 이 용어가 본 명세서에서 사용되는 경우, 데이터 신호(73)의 직렬 데이터를 취하고 복수의 데이터 경로들에 걸쳐 데이터를 수평으로 분배하는 프로세스를 지칭한다. 도 6a를 참조하면, 데이터 신호(120A)는 2개의 레인들, 상세하게는, DATA0 경로(98) 및 DATA1 경로(100)를 통해 각각 전송되는 레인0(122) 및 레인1(124)로 제공된다. 레인0(122) 및 레인1(124)은 각각 프레임 비트(126A, 126B), 2개의 CHID 비트들(128A, 128B), 및 16개의 정보 비트들(130A, 130B)을 갖는다. 도 7을 참조하여 더 양호하게 도시되고 후술되는 바와 같이, 2개의 데이터 레인들에 걸쳐 데이터를 스트라이핑하는 것은, 더 높은 카테고리 프로토콜들(예를 들어, LTE CAT4)의 사용을 가능하게 하여 데이터 스루풋을 본질적으로 대략 2배가 되게 한다.

유사하게, 도 6b에서, 데이터 신호(120B)는 4개의 레인들, 상세하게는, 레인0(130), 레인1(132), 레인2(134), 및 레인3(136)으로 제공된다. 각각의 레인은 프레임 비트(138) 및 CHID 비트(140) 뿐만 아니라 8개의 정보 비트들(142)을 갖는다. 또한, 도 7을 참조하여 더 양호하게 도시되고 후술되는 바와 같이, 4개의 레인들에 걸쳐 데이터를 스트라이핑하는 것은 데이터 스루풋을 개선한다.

유사하게, 도 6c에서, 데이터 신호(120C)는 4개의 레인들, 상세하게는, 레인0(130), 레인1(132), 레인2(134), 및 레인3(136)으로 제공된다. 그러나, 데이터 신호(120C)는 프레이밍 비트(138) 없이 스트림 모드로 전송된다. 프레이밍 비트의 생략은, 어떤 비트들도 프레임을 나타내기 위해 사용되지 않으므로 근소하게 더 높은 스루풋들을 허용한다. 프레이밍 비트의 제거는, 그들 비트들이 이제 정보 비트들을 전달하는 것이 자유롭기 때문에 더욱 추가적으로 스루풋을 개선했다.

도 6a-6c를 계속 참조하면, 데이터가 DATA 경로들에 걸쳐 지속적으로 스트라이핑되어야 함이 인식되어야 한다. 즉, DATA0 경로(98)는 D0 비트를 항상 수신할 수도 있고, DATA1 경로(100)는 D1 비트를 항상 수신할 수도 있는 등의 그러한 식이다. 이러한 방식에서, 데이터는 임의의 DATA 경로 상에서 순차적으로 전송되지 않지만, 대신 DATA 경로들에 걸쳐 스트라이핑된다. 즉, 도 6a에 도시된 바와 같이, DATA0에서, D0, D2, D4 등이 전송되며, DATA0에서의 비트들은 순차적이지 않다.

도 7은 데이터 신호에서의 레인들의 개수에 의존하는 스루풋 레이트들의 비교 도표(150)를 제공한다. 상술된 바와 같이, 종래의 HSI 프로토콜에 대응하는 단일 레인은, 대략적으로 173 Mbps의 스루풋을 허용한다. 단일 레인의 스루풋과 대조적으로, 본 발명의 다수의 병렬 레인들은 얼마나 많은 레인들이 부가되는지에 의존하여 증가된 스루풋들을 허용한다. 하나의 레인이 부가된다면(즉, 총 2개의 레인들), 스루풋은 대략적으로 337 Mbps이다. 이것이 단일 레인의 스루풋의 2배보다 약간 더 작음을 유의한다. 이러한 감소는 (단일 경로에서의 단일 프레임 비트와는 대조적으로) 각각의 데이터 경로에 포함되는 프레임 비트의 함수이다. 3개의 레인들이 부가된다면(즉, 총 4개의 레인들), 스루풋은 대략적으로 640 Mbps이다. 또한, 이러한 값은 단일 레인의 스루풋의 4배보다 약간 더 작으며, 또한, 이러한 차이는 프레임 비트들의 중복(duplication) 때문이다. 7개의 레인들이 부가된다면(즉, 총 8개의 레인들), 스루풋은 대략적으로 1067 Mbps이다. 또한, 이러한 값은, 단일 데이터 레인의 스루풋의 8배보다 다소 작으며, 이러한 차이는 부가적인 프레임 비트들의 존재 때문이다. 스루풋들은, 전술된 바와 같이, 데이터가 프레이밍된 포맷보다는 스트리밍된 포맷으로 전송되는 경우 약간 더 높다.

데이터 레인들의 부가는 전자 디바이스들(84, 86)로의 핀들의 부가를 요구한다. 부가되는 핀들의 개수는 부가된 레인들의 개수에 직접적으로 대응한다. 얼마나 많은 업링크 및 다운링크 레인들이 제공되었는지에 기초하여 얼마나 많은 핀들이 요구되는지를 도시하는 도 8에 예시적인 도표(160)가 제공된다. 따라서, 업링크가 하나의 레인을 갖지만 다운링크가 4개의 레인들을 갖는다면, HSI 표준 하에서 일반적으로 제공되었을 것을 초과하여 3개의 부가적인 핀들(162)이 요구된다. 핀들이 다이에서 비교적 비싼 컴포넌트이므로, 도표(160)와 같은 도표는, 설계자에 의해 비용/이득 트레이드오프들을 평가할 경우에 사용될 수도 있다. 즉, 특정 스루풋이 요구되고 핀들의 부가를 요구한다면, 설계자는 전자 디바이스의 비용에 대해 그것의 영향을 평가할 수도 있다.

부가적인 데이터 레인들의 부가는 애플리케이션 다이(84)로부터 셀룰러 모뎀 다이(86)로의 질의 및 응답을 정의하는 것을 또한 필요로 할 수도 있는데, 여기서, 애플리케이션 다이(84)는 초기에 셀룰러 모뎀 다이(86)의 능력들(즉, 셀룰러 모뎀 다이(86)가, 얼마나 많은 송신 및 수신 데이터 경로들을 핸들링할 수 있는지)에 관해 DATA0 경로 상에서만 셀룰러 모뎀 다이(86)에 질의하고, 그 후, 애플리케이션 다이(84)가 수용할 수 있는 데이터 경로들의 개수와 호환가능한 일 개수의 송신 및 수신 데이터 경로들 상에서 동작하도록 셀룰러 모뎀 다이(86)에게 명령함을 유의한다. 예를 들어, 애플리케이션 다이(84)가 4개의 데이터 경로들 상에서 송신하고 2개의 데이터 경로들 상에서 수신할 수 있지만, 셀룰러 모뎀 다이(86)가 8개의 데이터 경로들 상에서 송신하고 8개의 데이터 경로들 상에서 수신할 수 있다면, 애플리케이션 다이(84)는, 최대 스루풋이 달성될 수 있기 위해, 2개의 데이터 경로들 상에서 송신하고 4개의 데이터 경로들 상에서 수신하도록 셀룰러 모뎀 다이에게 명령할 수도 있다.

본 명세서에 기재된 실시예들에 따른, HSI를 위한 멀티-레인 고속 인터페이스, 및 관련된 시스템들 및 방법들은 임의의 프로세서-기반 디바이스에서 제공되거나 그 내에 통합될 수도 있다. 제한이 아닌 예들은, 셋 톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 컴퓨터, 휴대용 컴퓨터, 데스크톱 컴퓨터, 개인 휴대 정보 단말(PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크(DVD) 플레이어, 및 휴대용 디지털 비디오 플레이어를 포함한다.

이와 관련하여, 도 9는, 도 5에 도시된 바와 같은 애플리케이션 다이(84)를 이용할 수 있는 프로세서-기반 시스템(170)의 예를 도시한다. 이러한 예에서, 프로세서-기반 시스템(170)은, 하나 또는 그 초과의 프로세서들(174)을 각각 포함하는 하나 또는 그 초과의 중앙 처리 유닛(CPU)들(172)을 포함한다. CPU(들)(172)는 마스터 디바이스일 수도 있다. CPU(들)(172)는, 일시적으로 저장된 데이터로의 고속 액세스를 위해 프로세서(들)(174)에 커플링된 캐시 메모리(176)를 가질 수도 있다. CPU(들)(172)는 시스템 버스(180)에 커플링되며, 프로세서-기반 시스템(170)에 포함된 마스터 디바이스들 및 슬레이브 디바이스들을 상호커플링시킬 수 있다. 잘 알려진 바와 같이, CPU(들)(172)는 시스템 버스(180)를 통해 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(들)(172)는, 슬레이브 디바이스의 일 예로서, 메모리 제어기(168(N))로의 버스 트랜젝션 요청들을 통신할 수 있다. 도 9에 도시되진 않았지만, 다수의 시스템 버스들(180)이 제공될 수 있으며, 여기서 각각의 시스템 버스(180)는 상이한 구조를 구성한다.

다른 마스터 및 슬레이브 디바이스들이 시스템 버스(180)에 접속될 수 있다. 도 9에 도시된 바와 같이, 이들 디바이스들은, 예들로서, 메모리 시스템(182), 하나 또는 그 초과의 입력 디바이스들(184), 하나 또는 그 초과의 출력 디바이스들(186), 및 하나 또는 그 초과의 디스플레이 제어기들(190)을 포함할 수 있다. 입력 디바이스(들)(184)는, 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이에 제한되지 않는 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들)(186)는, 오디오, 비디오, 다른 시각적 표시자들 등을 포함하지만 이에 제한되지 않는 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크(192)는, 유선 또는 무선 네트워크, 개인 또는 공용 네트워크, 로컬 영역 네트워크(LAN), WLAN(wide local area network), 및 인터넷을 포함하지만 이에 제한되지 않는 임의의 타입의 네트워크일 수 있다. 메모리 시스템(182)은 하나 또는 그 초과의 메모리 유닛들(196(0-N))을 포함할 수 있다.

CPU(172)는, 하나 또는 그 초과의 디스플레이들(194)에 전송되는 정보를 제어하기 위해 시스템 버스(180)를 통해 디스플레이 제어기(들)(190)에 액세스하도록 또한 구성될 수도 있다. 디스플레이 제어기(들)(190)는, 하나 또는 그 초과의 비디오 프로세서들(198)을 통해 디스플레이될 정보를 디스플레이(들)(194)에 전송하며, 그 비디오 프로세서(198)는, 디스플레이(들)(194)에 적절한 포맷으로 디스플레이되도록 정보를 프로세싱한다. 디스플레이(들)(194)는 CRT(cathode ray tube), LCD(liquid crystal display), 플라즈마 디스플레이 등을 포함하지만 이에 제한되지 않는 임의의 타입의 디스플레이를 포함할 수 있다.

CPU(들)(172) 및 디스플레이 제어기(들)(190)는, 시스템 버스(180)를 통해 메모리 액세스 요청들을 행하기 위해 마스터 디바이스들로서 동작할 수도 있다. CPU(들)(172) 내의 상이한 쓰레드들 및 디스플레이 제어기(들)(190)는 요청들을 행할 수도 있다. CPU(들)(172) 및 디스플레이 제어기(들)(190)는, 상술된 바와 같이, 버스 트랜젝션 요청의 일부로서 버스를 통해 MID를 제공할 수도 있다.

당업자들은, 본 명세서에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리 또는 다른 컴퓨터-판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이 둘의 결합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 본 명세서에 설명된 아비터(arbiter)들, 마스터 디바이스들, 및 슬레이브 디바이스들은, 예들로서, 임의의 회로, 하드웨어 컴포넌트, 집적 회로(IC), 또는 IC 칩에서 이용될 수도 있다. 본 명세서에 기재된 메모리는 임의의 타입 및 사이즈의 메모리일 수도 있으며, 임의의 타입의 원하는 정보를 저장하도록 구성될 수도 있다. 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 어떻게 구현되는지는 특정 애플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제한들에 의존한다. 당업자들은 설명된 기능을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 본 발명의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.

본 명세서에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은 프로세서, DSP, 주문형 집적회로(ASIC), FPGA 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 수행될 수도 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어 DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 또는 그 초과의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수도 있다.

본 명세서에 기재된 실시예들은 하드웨어, 및 하드웨어에 저장된 명령들로 구현될 수도 있으며, 예를 들어, 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 프로그래밍가능 ROM(EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. ASIC은 원격 스테이션에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 원격 스테이션, 기지국, 또는 서버 내의 별개의 컴포넌트들로서 상주할 수도 있다.

본 명세서의 예시적인 실시예들 중 임의의 실시예에서 설명된 동작 단계들은 예들 및 설명을 제공하기 위해 설명됨을 또한 유의한다. 설명된 동작들은 예시된 시퀀스들 이외에 다수의 상이한 시퀀스들로 수행될 수도 있다. 또한, 단일 동작 단계로 설명된 동작들은 실제로, 다수의 상이한 단계들로 수행될 수도 있다. 부가적으로, 예시적인 실시예들에서 설명된 하나 또는 그 초과의 동작 단계들은 결합될 수도 있다. 흐름도 도면들에서 도시된 동작 단계들이, 당업자에게 용이하게 명백할 바와 같이 다수의 상이한 변형들을 겪을 수도 있음을 이해할 것이다. 당업자들은, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 기술 및 기법을 사용하여 표현될 수도 있음을 또한 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 결합에 의해 표현될 수도 있다.

본 발명의 이전 설명은 당업자가 본 발명을 사용 또는 실시할 수 있도록 제공된다. 본 발명에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 변경들에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 설명된 예들 및 설계들로 제한되도록 의도되는 것이 아니라, 본 명세서에 기재된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims

변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86)로서,
송신 통신 인터페이스(94)를 포함하고,
상기 송신 통신 인터페이스(94)는,
상기 전자 디바이스로부터 데이터를 반송하도록 구성되는 HSI 프로토콜 데이터 경로(108)를 제공하기 위한 수단;
HSI 프로토콜 준수(compliant) READY 신호를 반송하도록 구성되는 HSI 프로토콜 준비 경로(118)을 제공하기 위한 수단; 및
FLAG 신호를 반송하도록 구성되는 HSI 프로토콜 플래그 경로(106)를 제공하기 위한 수단을 포함하고,
상기 송신 통신 인터페이스는,
하나 또는 그 초과의 부가적인 데이터 경로들(110, 112, 114, 116)을 제공하기 위한 수단 ― 상기 하나 또는 그 초과의 부가적인 데이터 경로들은, 상기 데이터 경로를 제공하기 위한 수단 및 상기 하나 또는 그 초과의 부가적인 데이터 경로들을 제공하기 위한 수단이 상기 데이터 경로 및 상기 하나 또는 그 초과의 부가적인 데이터 경로들에 걸쳐 스트라이핑(stripe)된 HSI 프로토콜 준수 데이터를 반송하도록, 상기 데이터 경로를 제공하기 위한 수단에 의해 반송되는 데이터와 병렬로 상기 전자 디바이스로부터 부가적인 데이터를 반송하도록 구성됨 ― 을 더 포함하고,
상기 HSI 프로토콜 준수 데이터는 프레이밍(frame)되고, 그리고 프레이밍된 데이터는 상기 데이터 경로 및 상기 하나 또는 그 초과의 부가적인 데이터 경로들 상의 각각의 데이터 스트림 내의 프레임 비트에 의해 표시되는,
변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
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제 1 항에 있어서,
상기 HSI 프로토콜 준수 데이터는, 상기 데이터 경로 및 상기 하나 또는 그 초과의 부가적인 데이터 경로들 상에서 통신되는 채널 식별자(CHID)를 포함하는, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
제 1 항에 있어서,
상기 하나 또는 그 초과의 부가적인 데이터 경로들은 하나, 3개, 또는 7개의 부가적인 데이터 경로들을 포함하는, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
제 1 항에 있어서,
상기 HSI 프로토콜 데이터 경로 및 상기 하나 또는 그 초과의 부가적인 데이터 경로들에 걸쳐 스트라이핑된 데이터는, 상기 데이터 경로들에 걸쳐 스트라이핑된 채널 식별 비트들, 또는 상기 HSI 프로토콜 데이터 경로 상의 제 1 정보 비트, 또는 4개의 데이터 경로들에 걸쳐 스트라이핑된 정보 비트들을 포함하는, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
제 1 항에 있어서,
복수의 수신 데이터 경로들을 포함하는 수신 통신 인터페이스를 더 포함하는, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
제 1 항에 있어서,
다수의 인터페이스 핀들을 더 포함하며,
각각의 인터페이스 핀은, 상기 데이터 경로 및 상기 하나 또는 그 초과의 부가적인 데이터 경로들 중에서의 각각의 데이터 경로를 반송하도록 구성되는, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
제 1 항에 있어서,
반도체 다이 내에 집적되는, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
제 1 항에 있어서,
복수의 수신 데이터 경로들을 더 포함하며,
상기 복수의 수신 데이터 경로들은, 상기 복수의 수신 데이터 경로들에 걸쳐 스트라이핑된 HSI 준수 데이터를 수신하도록 구성되는, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
제 1 항에 있어서,
상기 하나 또는 그 초과의 부가적인 데이터 경로들은, 상기 송신 통신 인터페이스로부터 단방향으로만 데이터를 반송하도록 구성되는, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
제 1 항에 있어서,
수신 통신 인터페이스(90)를 더 포함하고,
상기 수신 통신 인터페이스(90)는,
상기 전자 디바이스에서 제 2 데이터를 수신하도록 구성되는 제 2 HSI 프로토콜 데이터 경로(98);
제 2 FLAG 신호를 수신하도록 구성되는 제 2 HSI 프로토콜 FLAG 경로(96); 및
제 2 HSI 프로토콜 준수 READY 신호를 송신하도록 구성되는 제 2 HSI 프로토콜 준비 경로(104)를 포함하며;
상기 수신 통신 인터페이스는,
하나 또는 그 초과의 부가적인 제 2 데이터 경로들(100) ― 상기 하나 또는 그 초과의 부가적인 제 2 데이터 경로들은, 상기 제 2 HSI 프로토콜 데이터 경로 및 상기 하나 또는 그 초과의 부가적인 제 2 데이터 경로들이 상기 제 2 HSI 프로토콜 데이터 경로 및 상기 하나 또는 그 초과의 부가적인 제 2 데이터 경로들에 걸쳐 스트라이핑된 HSI 프로토콜 준수 데이터를 수신하도록, 상기 제 2 HSI 프로토콜 데이터 경로에 의해 수신되는 상기 제 2 데이터와 병렬로 부가적인 제 2 데이터를 수신하도록 구성됨 ― 을 더 포함하는, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
제 12 항에 있어서,
상기 수신 통신 인터페이스에서 상기 제 2 데이터를 수신하도록 구성되는 상기 하나 또는 그 초과의 부가적인 제 2 데이터 경로들의 개수는, 상기 송신 통신 인터페이스에서 상기 데이터를 송신하도록 구성되는 상기 하나 또는 그 초과의 부가적인 데이터 경로들의 개수와 동일하지 않거나, 또는
상기 수신 통신 인터페이스에서 상기 제 2 데이터를 수신하도록 구성되는 상기 하나 또는 그 초과의 부가적인 제 2 데이터 경로들의 개수는, 상기 송신 통신 인터페이스에서 상기 데이터를 송신하도록 구성되는 상기 하나 또는 그 초과의 부가적인 데이터 경로들의 개수와 동일한, 변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜을 사용하여 동작하도록 구성된 전자 디바이스(86).
변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜 디바이스를 동작시키기 위한 방법으로서,
HSI 프로토콜 준수 READY 신호를 반송하도록 구성되는 준비 경로를 제공하는 단계;
FLAG 신호를 반송하도록 구성되는 플래그 경로를 제공하는 단계;
적어도 2개의 송신 데이터 경로들을 제공하는 단계 ― 상기 적어도 2개의 송신 데이터 경로들은, HSI 프로토콜 준수 데이터가 상기 적어도 2개의 송신 데이터 경로들에 걸쳐 스트라이핑되도록, 전자 디바이스로부터 데이터를 병렬로 반송하도록 구성됨 ― 를 포함하고,
상기 HSI 프로토콜 준수 데이터는 프레이밍(frame)되고, 그리고 프레이밍된 데이터는 상기 적어도 2개의 송신 데이터 경로들 상의 각각의 데이터 스트림 내의 프레임 비트에 의해 표시되는,
변형된 고속 동기식 직렬 인터페이스(HSI) 프로토콜 디바이스를 동작시키기 위한 방법.
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