TW201541461A - 快閃記憶體之資料讀取方法、記憶體控制裝置和系統 - Google Patents

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Abstract

本說明書揭露一種快閃記憶體之資料讀取方法。快閃記憶體包括複數記憶體單元，每一個記憶體單元皆具有一特定之閥值電壓。此方法包括：取得代表記憶體單元中一第一群組之閥值電壓之一第一閥值電壓分佈；取得代表記憶體單元中一第二群組之閥值電壓之一第二閥值電壓分佈；以及控制快閃記憶體於記憶體單元之第一群組根據第二閥值電壓分佈執行至少一讀取操作。其中第二閥值電壓不同於第一閥值電壓，且記憶體單元中第一群組至少包括記憶體單元中第二群組之一部分。

Description

快閃記憶體之資料讀取方法、記憶體控制裝置和系統
本說明書係有關於一種快閃記憶體之資料讀取方法，特別係有關於一種根據記憶體單元中位元序列之二進制分配特性讀取儲存於快閃記憶體之資料之記憶體控制裝置以及方法。
快閃記憶體之特性為可將儲存之資料電子抹除以及編程。其廣泛應用於記憶卡、固態硬碟以及可攜式多媒體播放器(portable multimedia players)等。由於快閃記憶體為一非揮發性記憶體，因此並不需要消耗電力以保存記憶體中之資訊。此外，快閃記憶體具有快速讀取之特性以及較佳之抗震性。這些特性解釋了快閃記憶體被普遍使用的原因。
快閃記憶體可分為NOR型快閃記憶體和NAND型快閃記憶體。關於NAND型快閃記憶體，其特性為將抹除和編程之時間縮短，以及縮小每一個單元所需之晶片面積，因此，相較於NOR型快閃記憶體，NAND型快閃記憶體具有較佳之儲存密度和較低之成本。一般而言，快閃記憶體將資料儲存於記憶體單元之一陣列中，其中記憶體單元由浮動閘極電晶體所構成。每一個記憶體單元可儲存一位元之資訊，或透過適當地調 整浮動閘極(floating gate)之電子數目以配置導通由此浮動閘極所構成之記憶體單元所需之電壓閥值而儲存一位元以上之資訊。依此方式，當一個或複數個既定控制閘極電壓提供至浮動閘極電晶體之一控制閘極時，浮動閘極電晶體之導通狀態將指示此浮動閘極電晶體所儲存之二進位位元。
然而，儲存於一快閃記憶體單元內之電子數目會因為某些因素而受到影響或干擾。舉例來說，寫入(編程)干擾、讀取干擾和(或)保存干擾(retention disturbance)可能會於記憶體內產生雜訊。一NAND型快閃記憶體之記憶體單元可儲存多於一位元之資訊，例如，一實體頁(physical page)包括複數邏輯頁，以及利用一個或複數個控制閘極電壓讀取每一個邏輯頁。舉例來說，一個可以儲存三位元之資訊之快閃記憶體單元分別具有八種不同之狀態(即電荷位準)，代表不同之電荷數目(即不同之閥值電壓)。然而，由於編程/抹除之次數和(或)保存時間增加，可能導致快閃記憶體中記憶體單元之閥值電壓產生改變。因此，由於閥值電壓之改變，利用原始控制閘極電壓之設定(即為閥值電壓設定)自記憶體單元讀取所儲存之位元可能導致無法取得正確之儲存資訊。
本說明書之目的係提供讀取儲存於一快閃記憶體之資料之方法、記憶體控制裝置以及系統，透過閥值電壓之分配以解決上述之問題。
根據本發明一實施例揭露一種讀取儲存於快閃記憶體內之資料之方法。快閃記憶體包括複數記憶體單元以及每 一個記憶體單元皆具有一特定之閥值電壓。實施例包括：取得代表記憶體單元中一第一群組之閥值電壓之一第一閥值電壓分佈；取得代表記憶體單元中一第二群組之閥值電壓之一第二閥值電壓分佈，其中第二閥值電壓不同於第一閥值電壓，以及記憶體單元中第一群組至少包括記憶體單元中第二群組之一部分；以及控制快閃記憶體於記憶體位元之第一群組根據第二閥值電壓分佈執行至少一讀取操作。
1000‧‧‧記憶體系統
1100‧‧‧快閃記憶體
1110、M_0、M_1、...、M_K‧‧‧記憶體單元
1200‧‧‧記憶體控制裝置
1210‧‧‧控制邏輯
1212‧‧‧控制單元
1214‧‧‧計數單元
1216‧‧‧比較單元
1220‧‧‧接收電路
1222‧‧‧儲存裝置
1230‧‧‧ECC電路
1232‧‧‧ECC偵測器
1234‧‧‧ECC修正器
800‧‧‧流程圖
810、820、830、840、850‧‧‧步驟
BS‧‧‧位元序列
CW‧‧‧編碼
DS‧‧‧偏移方向
B、C、D、N‧‧‧數集
P‧‧‧目標實體頁
V‧‧‧電壓範圍
VG、VLSB‧‧‧控制閘極電壓
第1圖係顯示記憶體之系統架構圖；第2圖係顯示調整控制閘極電壓之簡單示意圖，其中控制閘極電壓用以讀取LSB之資料；第3圖係顯示決定控制閘極電壓之偏移方向之簡單示意圖，其中控制閘極電壓調整之目的為找到最佳之電壓值；第4圖係顯示調整控制閘極電壓之另一簡單示意圖，其中控制閘極電壓用以讀取LSB之資料；第5圖係顯示調整目標實體頁P_1之控制閘極電壓之簡單示意圖，其中控制閘極電壓用以讀取LSB之資料；第6圖係顯示決定目標實體頁P_1之控制閘極電壓之偏移方向之簡單示意圖，其中控制閘極電壓調整之目的為找到一最佳之電壓值；第7A圖係顯示調整控制閘極電壓之簡單示意圖，其中控制閘極電壓用以讀取LSB之資料；第7B圖係顯示一閥值電壓之分佈圖，其中閥值電壓之分佈 根據平均第7A圖之閥值電壓；第7C圖係顯示一閥值電壓之分佈圖，其中閥值電壓之分佈根據選取第7A圖之閥值電壓之一部分；第8圖係顯示本發明一實施例之流程圖。
本發明之目的為讀取儲存於一快閃記憶體內之資料。其中，快閃記憶體包括複數記憶體單元，以及每一個記憶體單元具有複數閥值電壓。記憶體單元根據第一群組之第一閥值電壓分佈和第二群組之第二閥值電壓分佈讀取資訊，其中第二閥值電壓之分佈與第一閥值電壓之分佈不同，第一群組至少包括一部分之第二群組，以及控制快閃記憶體以第二閥值電壓分佈為基礎執行至少第一群組之一讀取操作。因此，可於讀取操作期間利用較佳之閥值電壓以及降低讀取位元錯誤之機率。以下將提出更詳細之描述。
值得注意的是，以下圖示之閥值電壓分佈以及所提極之控制閘極電壓之值僅作為實施例之描述，並非作為本發明之限制。此外，本發明將以簡單且明確之方式描述記憶體單元所儲存之複數位元之讀取操作，其中記憶體單元位於NAND型快閃記憶體之一實體頁。無論快閃記憶體之類型為NAND型快閃記憶體或其中類型之快閃記憶體(例如NOR型快閃記憶體)，本發明之原則係根據一平滑之閥值電壓分佈執行讀取操作。
第1圖係為本發明之一實施例之系統架構圖。記憶體系統1000包括一記憶體控制裝置1200以及如前段所述之快 閃記憶體1100(例如一NAND型快閃記憶體)。藉由適當地設置一控制閘極電壓VG_1-VG_N可讀取目標實體頁P_0之記憶體單元M_0至記憶體單元M_K所儲存之資料。舉例來說，設置控制閘極電壓VG_1-VG_N以確認目標實體頁P_1至目標實體頁P_N之所有記憶體單元103(浮動閘極電晶體)皆為導通之狀態。於一實施例中，每一個記憶體單元配置儲存N個位元(例如，具有三位元包括一最低有效位(least significant bit，以下以LSB簡稱)、一中值有效位(central significant bit，以下以CSB簡稱)以及一最高有效位(most significant bit，以下以MSB簡稱)，快閃記憶體102將控制電壓VG_0之邏輯位準設定為(2N-1)以辨識目標實體頁P_0每一個記憶體單元103之N位元。於實施例中，每一個記憶體單元1110配置儲存3個位元，包括一LSB、一CSB以及一MSB。因此，記憶體控制裝置1200將決定七個控制閘極電壓VLSB、VCSB1、VCSB2、VMSB1、VMSB2、VMSB3、以及VMSB4，以及控制快閃記憶體1100根據上述控制閘極電壓執行讀取操作。於以下之實施例，所說明之讀取操作係執行於位元單元之LSB，但僅為了說明之目的，並不以此為限。
記憶體控制裝置1200之作用為控制快閃記憶體1100之讀取/寫入操作。於一實施例中，記憶體控制裝置1200包括一控制邏輯1210、一接收電路1220以及一ECC(Error Checking and Correction)電路1230，其中控制邏輯1210具有一控制單元1212、一計數單元1214以及一比較單元1216，接收電路1220具有一儲存裝置1222(例如一記憶體裝置)，以及ECC電路1230具有一ECC檢測器1232和一ECC修正器1234。值得注意 的是，第1圖僅以簡單清晰之方式表示實施例。記憶體控制裝置1200可藉由增加額外之元件以提供其他功能。如前所述，快閃記憶體1100之記憶體單元1110之閥值電壓分佈因某些因素而改變，例如讀取干擾、寫入/編程干擾，和(或)保存干擾。所屬技術領域具有通常知識者皆可了解一實體頁之部分記憶體單元1110用以儲存ECC之資訊(例如一ECC編碼)。因此，ECC電路1230透過從一實體頁讀出之資訊(例如一編碼)執行一ECC操作。更具體地，ECC檢測器1232將確認讀出資訊之正確性，藉以偵測錯誤位元之存在。當ECC檢測器1232偵測到錯誤時，將致能ECC修正器1234修正受檢測之讀出資訊中包含之錯誤位元。然而，當存在於讀出資訊之錯誤位元數量超過ECC修正器1234所能負荷之最大值時，ECC修正器1234將標示讀出資訊包括無法修正之錯誤位元。因此，控制邏輯1210將致能閥值電壓追蹤機制以決定讀出資訊能否通過ECC電路1230之ECC同位核對(ECC parity check)。以下將提出更詳細之描述。
於一實施例中，ECC電路1230可為一BCH(Bose-Chaudhuri-Hocquenghem)解碼器。控制邏輯1210用以控制快閃記憶體1100於目標實體頁P_0之記憶體單元M_0至記憶體單元M_K執行複數讀取操作，以及根據位元序列BS_0至位元序列BS_K之二進制分佈特性決定記憶體單元M_0至記憶體單元M_K之讀出資訊。讀取操作包括至少一第一讀取操作，一第二讀取操作，以及一第三讀取操作，上述讀取操作決定控制閘極電壓偏移方向以取得較佳之控制閘極電壓。以下將提出更詳細之描述。
請配合第3圖參閱第2圖。第2圖係顯示調整控制閘極電壓之簡單示意圖，其中控制閘極電壓用以讀取LSB之資料。第3圖係顯示決定控制閘極電壓之偏移方向之簡單示意圖，其中控制閘極電壓調整之目的為找到最佳之電壓值。由於閥值電壓之分佈產生改變，某些記憶體單元之閥值電壓之初始編程分佈於電壓範圍V5與電壓範圍V9之間將LSB儲存為1，以及某些記憶體單元之閥值電壓之初始編程具有分佈於電壓範圍V1-V5之電子位準L4將LSB儲存為0。為了將目標實體頁P_0之讀出資訊之錯誤位元數量降至最小，用以讀取LSB資料之控制閘極電壓應由第2圖之V5設定。當控制單元1212將最初之控制閘極電壓VLSB設定置V7，以及快閃記憶體1100根據最初控制閘極電壓VLSB於記憶體單元M_0至記憶體單元M_K時執行第一次讀取操作，讀出資訊所包含之錯誤位元之數量(即為由位元序列BS_0至位元序列BS_K之第一位元所構成之一第一編碼CW_1)將超過ECC電路所能修正之最大錯誤位元之數量，因此將致能閥值電壓追蹤機制。下一步，控制單元1212更新藉由第一讀取操作產生分佈於電壓範圍V6之最初控制閘極電壓VLSB，其中V6之電壓低於V7之電壓且具有一最小間距(△V)，使記憶體控制裝置1200可控制調整快閃記憶體1100。接著控制單元1212控制快閃記憶體1100於記憶體單元M_0至記憶體單元M_K根據控制閘極電壓VLSB’執行第二讀取操作。因此，接收電路1220接收由位元序列BS_0至位元序列BS_K之第二位元所構成之一第二編碼CW_2。值得注意的是，緩衝於儲存裝置1222之第一編碼CW_1以及第一編碼CW_1之位元於下一個第二編 碼CW_2之位元覆寫前逐個傳送至比較單元1216。比較單元1216用以比較第一編碼CW_1之位元(即為位元序列BS_0至位元序列BS_K之第一位元)以及第二編碼CW_2之位元(即為位元序列BS_0至位元序列BS_K之第二位元)。比較結果將標示出哪個位元位置之第一位元因為由一第一二進位位元(例如”1”)轉變至一第二二進位位元(例如”0”)而發生反轉。計數單元1214耦接至比較單元1216和控制單元1212，以及用以計算介於第一編碼CW_1和第二編碼CW_2之間之第一位元反轉之數量。也就是說，計數單元1214藉由計算介於第一編碼CW_1和第二編碼CW_2之間之第一位元反轉之數量，產生一第一計數數字N1，其中第一位元反轉發生於當一位元序列之第一位元和第二位元分別為第一二進位位元(例如”1”)和第二二進位位元(例如”0”)時。
接著，控制單元1212更新藉由第二讀取操作產生分佈於電壓範圍V8之電流控制閘極電壓VLBS’，其中V8之電壓高於V7之電壓，以及接著控制快閃記憶體於記憶體單元M_0至記憶體單元M_K根據更新之控制閘極電壓VLSB”執行第三讀取操作。因此，接收電路1220接收由位元序列BS_0至位元序列BS_K之第三位元所構成之一第三編碼CW_3。比較單元1216更用以比較第二編碼CW_2之位元(即為位元序列BS_0至位元序列BS_K之第二位元)以及第三編碼CW_3之位元(即為位元序列BS_0至位元序列BS_K之第三位元)。比較結果將標示出哪個位元位置之第二位元因為由一第二二進位位元(例如”0”)轉變至一第一二進位位元(例如”1”)而發生反轉。計數單元1214更用以 計算介於第二編碼CW_2和第三編碼CW_3之間之第二位元反轉之數量。也就是說，計數單元1214藉由計算介於位元序列BS_0至位元序列BS_K之第二位元和第三位元之間之第二位元反轉之數量，產生一第二計數數字N2，其中第二位元反轉發生於當一位元序列之第二位元和第三位元分別為第二二進位位元(例如”0”)和第一二進位位元(例如”1”)時。
接收控制單元1214所產生之第一計數數字N1和第二計數數字N2後，控制單元1214藉由參考第一計數數字N1和第二計數數字N2決定哪一個讀出資訊可通過ECC電路之同位檢查(parity check)。舉例來說，控制單元1212根據第一計數數字N1和第二計數數字N2決定控制閘極電壓之偏移方向DS。更具體地，如第2圖所示，由於將控制閘極電壓自V7偏移至V6，第一計數數字N1表示所有認定為0之數目，而將控制閘極電壓自V6偏移至V8時，第二計數數字N2表示所有認定為1之數目。因此，當控制閘極電壓自V7偏移至V8時，數字(N2-N1)代表所有認定為1之數目。於一實施例中，數字(N2-N1)之值大於N1，表示相當於邏輯值”1”和”0”之原始閥值電壓分佈之最小值位於最初控制閘極電壓VLSB之左側。根據上述之結果，控制單元1212藉此決定偏移方向DS。此外，第一計數數字N1表示閥值電壓介於V7和V6之間之記憶體單元數目。數字(N2-N1)表示閥值電壓介於V7和V8之間之記憶體單元之數目。第一計數數字N1和數字(N2-N1)表示記憶體單元M_0至記憶體單元M_K之部分閥值電壓分佈。
當決定偏移方向DS後，控制邏輯1210根據偏移方 向DS決定一新的控制閘極電壓。當提供新的控制閘極電壓至目標實體頁P_0之記憶體單元M_0至記憶體單元M_K之每一個控制閘極時，所取得之讀出資訊(即為一新的編碼)通過ECC電路之同位檢查，表示ECC電路1230所處理之編碼為無錯誤的。當控制單元1212成功地決定LSB之資料時，控制單元1212記錄當下所使用之控制閘極電壓作為一最初控制閘極電壓，將其使用於下一個LSB之讀取操作於目標實體頁P_0，其中控制單元1212根據偏移方向更新控制閘極電壓。
然而，當提供新的控制閘極電壓至目標實體頁P_0之記憶體單元M_0至記憶體單元M_K之每一個控制閘極時，所取得之讀出資訊(即為一新的編碼)並未通過ECC電路之同位檢查時，表示ECC電路1230所處理之編碼仍包括無法修正之位元，控制邏輯1210將根據偏移方向DS決定另外之控制閘極電壓。根據偏移方向DS持續更新控制閘極電壓直到編碼無錯誤或所有的錯誤位元為可修正為止。值得注意的是，ECC電路1230(例如一BCH編碼)具有錯誤修正之能力。因此，控制單元1212並不需要根據偏移方向DS正確地偏移控制閘極電壓至最佳值V5。
於上述之實施例，控制單元1212控制快閃記憶體1100依序利用控制閘極電壓VLSB執行第一讀取操作，利用相對較低之控制閘極電壓VLSB’執行第二讀取操作，以及利用相對較高之控制閘極電壓VLSB”執行第三讀取操作。因此，最初控制閘極電壓VLSB、較低之控制閘極電壓以及較高之控制閘極電壓依序提供至每一個記憶體單元M_0至記憶體單元M_K之控 制閘極。然而，上述之實施例僅以簡單明確之方式描述，但僅為了說明之目的，並不以此為限。
如前所述，快閃記憶體1100中記憶體單元1110之閥值電壓分佈會因為某些因素而受到影響或干擾，舉例來說，寫入(編程)干擾、讀取干擾和(或)保存干擾。在某些情況下，記憶體單元之閥值電壓分佈將改變為一非一致之分佈。第4圖係顯示調整控制閘極電壓之另一簡單示意圖，其中控制閘極電壓用以讀取LSB之資料。如第4圖所示，目標實體頁P_1之記憶體單元M_0至記憶體單元M_K之閥值電壓分佈為非一致的。用以讀取記憶體單元之最佳控制閘極電壓應為V5。換句話說，控制閘極電壓V5可視為記憶體單元之閥值電壓分佈之最小規範。由於非一致之分佈為介於電壓V6至電壓V8之間，然而，將無法找出最佳控制閥值電壓V5。值得注意的是，每一個不同之閥值電壓V1至V9之間距為最小間距，使記憶體控制裝置1200可以控制調整快閃記憶體1100。根據前述之閥值電壓追蹤機制之概念，可分別找出目標實體頁P_1之記憶體單元之一第一計數數字N1、一第二計數數字以及數字(N2-N1)。第一計數數字N1代表目標實體頁P_1之記憶體單元閥值電壓位於V6和V7之間之數目。數字(N2-N1)代表目標實體頁P_1之記憶體單元閥值電壓位於V7和V8之間之數目。第一計數數字V1和數字(N2-N1)代表目標實體頁P_1之記憶體單元閥值電壓分佈位於V6-V8之間之數目。除此之外，根據前述之閥值電壓追蹤機制之概念，偏移方向DS可能為錯誤之偏移方向，即為朝著一電壓高於控制閘極電壓VLSB之方向。因此，根據偏移方向DS所更新之控制閘極電 壓對於取得一無錯誤之編碼或一可修正之編碼並無幫助。當無法取得一可修正之編碼時，控制單元1212調整控制閘極電壓至高於初始電壓VLSB之電壓(例如V8、V9等)以及不斷地取得相對之讀出資訊。在經過多次之ECC失敗(無法修正)操作後(例如3次)，控制單元1212將停止操作並根據高於初始電壓VLSB之電壓之偏移方向調整控制閘極電壓以及進入一更進一步之閥值電壓追蹤機制狀態。接下來將提出更詳細之敘述。
請配合第6圖參閱第5圖。第5圖係顯示調整目標實體頁P_1之控制閘極電壓之簡單示意圖，其中控制閘極電壓用以讀取LSB之資料。第6圖係顯示決定目標實體頁P_1之控制閘極電壓之偏移方向之簡單示意圖，其中控制閘極電壓調整之目的為找到一最佳之電壓值。為了使目標實體頁P_1之讀出資訊具有最少之錯誤位元，讀取LSB資料之控制閘極電壓應為較佳之設定。既然最後所取得之偏移方向DS對於找出一可修正編碼並無幫助，控制單元1212將會於進一步之閥值電壓追蹤機制狀態增加控制閘極電壓調整之間距之大小以消除閥值電壓分佈之無錯誤效應。控制單元1212將初始控制閘極電壓VLSB設置於V7，以及快閃記憶體1100於目標實體頁P_1之記憶體單元M_0至記憶體單元M_K根據初始控制閘極電壓VLSB執行第一讀取操作和取得由位元序列BS_0至BS_K之第一位元所構成之一第一編碼CW_1’。接著，控制單元1212藉由V5之第一讀取操作更新初始控制閘極電壓VLSB，其中V5較V7低兩個最小間距△V(即為2△V)。控制單元1212於記憶體單元M_0至記憶體單元M_K控制快閃記憶體1100根據更新之控制閘極電壓VLSB’執行第二讀 取操作。接著，接收電路1220接收由位元序列BS_0至位元序列BS_K之第二位元構成之一第二編碼CW_2’。值得注意的是，緩衝於儲存裝置1222之第一編碼CW_1以及第一編碼CW_1之位元於下一個第二編碼CW_2之位元覆寫前逐個傳送至比較單元1216。比較單元1216用以比較第一編碼CW_1’之位元(即為位元序列BS_0至位元序列BS_K之第一位元)以及第二編碼CW_2’之位元(即為位元序列BS_0至位元序列BS_K之第二位元)。比較結果將標示出哪個位元位置當一第一二進位位元(例如”1”)轉變至一第二二進位位元(例如”0”)時導致第一位元反轉。計數單元1214耦接至比較單元1216和控制單元1212，以及用以計算介於第一編碼CW_1’和第二編碼CW_2’之間之第一位元反轉之數量。也就是說，計數單元1214藉由計算介於第一編碼CW_1’和第二編碼CW_2’之間之第一位元反轉之數量，產生一第一計數數字A1，其中當一位元序列之第一位元為第一二進位位元(例如”1”)以及第二位元為第二二進位位元(例如”0”)時，將發生第一位元反轉。
接著，控制單元1212更新藉由第二讀取操作產生分佈於電壓範圍V9之電流控制閘極電壓VLBS’，其中V9較V7高兩個最小間距△V(即為2△V)，以及接著控制快閃記憶體於記憶體單元M_0至記憶體單元M_K根據更新之控制閘極電壓VLBS”執行第三讀取操作。因此，接收電路1220接收由位元序列BS_0至位元序列BS_K之第三位元所構成之一第三編碼CW_3’。值得注意的是，原本緩衝於儲存裝置1222之第一編碼CW_1’將被第二編碼CW_2’覆寫；此外，緩衝於儲存裝置1222之第二編碼 CW_2’之位元於下一個第三編碼CW_3’之位元覆寫前逐個轉變至比較單元1216。比較單元1216更用以比較第二編碼CW_2’之位元(即為位元序列BS_0至位元序列BS_K之第二位元)和第三編碼CW_3’之位元(即為位元序列BS_0至位元序列BS_K之第三位元)。比較結果將標示出哪個位元位置之第二位元因為由一第二二進位位元(例如”0”)轉變至一第一二進位位元(例如”1”)而發生反轉。計數單元1214更用以計算介於第二編碼CW_2’和第三編碼CW_3’之間之第二位元反轉之數量。也就是說，計數單元1214藉由計算介於位元序列BS_0至位元序列BS_K之第二位元和第三位元之間之第二位元反轉之數量，產生一第二計數數字A2，其中第二元反轉發生於當一位元序列之第二位元和第三位元分別為第二二進位位元(例如”0”)和第一二進位位元(例如”1”)時。
接收控制單元1214所產生之第一計數數字A1和第二計數數字A2後，控制單元1214藉由參考第一計數數字A1和第二計數數字A2決定哪一個讀出資訊可通過ECC電路之同位檢查。舉例來說，控制單元1212根據第一計數數字A1和第二計樹數字A2決定控制閘極電壓之偏移方向DS。更具體地，如第5圖所示，第一計數數字A1表示將控制閘極電壓自V7偏移至V5所重新認定為0之數目，而第二計數數字A2表示將控制閘極電壓自V5偏移至V9時所重新認定為1之數目。因此，當控制閘極電壓自V7偏移至V9時，數字(A2-A1)代表所有認定為1之數目。於一實施例中，數字(A2-A1)之值大於A1，表示相當於邏輯值”1”和”0”之原始閥值電壓分佈之最小值位於最初控制閘 極電壓VLSB之左側。根據上述之結果，控制單元1212藉此決定偏移方向DS。此外，第一計數數字A1表示閥值電壓介於V7和V5之間之記憶體單元數目。數字(A2-A1)表示閥值電壓介於V7和V9之間之記憶體單元之數目。第一計數數字A1和數字(A2-A1)表示目標實體頁P_1之記憶體單元M_0至記憶體單元M_K之部分閥值電壓分佈。值得注意的是，第4圖之閥值電壓分佈與第5圖之閥值電壓分佈並不相同，第4圖之間距為最小間距△V，而第5圖之間距為兩個最小間距(即為2△V)。間距為2△V之閥值電壓分佈(稱為第二閥值電壓分佈)較間距為△V之閥值電壓分佈(稱為第一閥值電壓分佈)平緩。第一閥值電壓分佈代表記憶體單元之第一群組之閥值電壓，其閥值電壓介於V6和V8之間。第二閥值電壓分佈代表記憶體單元之第二群組之閥值電壓，其閥值電壓介於V5和V9之間。記憶體單元之第一群組包括部分記憶體單元之第二群組。
用以調整控制閘極電壓之間距可參考記憶體單元可被讀取之編程/抹除次數。一般而言，編程/抹除次數較多之記憶體單元將經歷一較差之無錯誤閥值電壓效應。因此必須增加間距以消除此效應。控制單元1212可從控制邏輯1210之一查找表找出目標記憶體單元之一編程/抹除次數，以及決定用於閥值電壓追蹤機制之調整控制閘極電壓之間距。值得注意的是，可根據目標記憶體單元之其它特性決定間距之大小。
當根據第二閥值電壓分佈決定正確之偏移方向DS後，控制邏輯1210根據正確之偏移方向DS決定一新的控制閘極電壓。根據正確之偏移方向DS可找到一正確之編碼。根據正確 之偏移方向DS找到一可修正之編碼之方法與第2圖以及第3圖所提及之方法相似，因此即不加以敘述。
第7A圖係顯示調整控制閘極電壓之簡單示意圖，其中控制閘極電壓用以讀取LSB之資料。由於閥值電壓分佈之改變，某些最初之編程為將LSB儲存為1之記憶體單元之閥值電壓分佈於電壓範圍V5至電壓範圍V11之間，以及最初之編程為將LSB儲存為0之記憶體單元之閥值電壓分佈於電壓範圍V1至電壓範圍V5。為了使目標實體頁P_2之讀出資訊之錯誤位元之數量降至最小，如第7圖所示，讀取LSB資料之控制閘極電壓應設定於V5。當控制單元1212將最初控制閘極電壓VLSB0設定於V7以及快閃記憶體1100於目標實體頁P_2記憶體單元M_0至記憶體單元M_K根據最初控制閘極電壓VLSB0執行第一讀取操作時，讀出資訊之錯誤位元之數目(即為由位元序列BS_0至位元序列BS_K之第一位元所構成之一第一編碼CW_1)超過ECC電路1230所能修正之最大數目。因此，將致能閥值電壓追蹤機制。接著，控制單元1212更新第一讀取操作所使用之位於V6(VLSB1)之最初控制閘極電壓VLSB0，其中V6為低於V7一最小間距，使得記憶體控制裝置1200能控制調整快閃記憶體1100。接著控制單元1212於目標實體頁P_2記憶體單元M_0至記憶體單元M_K根據最初控制閘極電壓VLSB1控制快閃記憶體1100執行第二讀取操作。因此，接收電路1220接收由位元序列BS_0至位元序列BS_K之第二位元所構成之一第二編碼CW_2。值得注意的是，緩衝於儲存裝置1222之第一編碼CW_1以及第一編碼CW_1之位元於下一個第二編碼CW_2之位元覆寫前逐個轉 變至比較單元1216。比較單元1216用以比較第一編碼CW_1之位元(即為位元序列BS_0至位元序列BS_K之第一位元)以及第二編碼CW_2之位元(即為位元序列BS_0至位元序列BS_K之第二位元)。比較結果將標示出哪個位元位置之第一位元因為由一第一二進位位元(例如”1”)轉變至一第二二進位位元(例如”0”)而發生反轉。計數單元1214耦接至比較單元1216和控制單元1212，以及用以計算介於第一編碼CW_1和第二編碼CW_2之間之第一位元反轉之數量。也就是說，計數單元1214藉由計算介於位元序列BS_0至位元序列BS_K之第一位元和第二位元之間之第一位元反轉之數量，產生一第一計數數字B1，其中當一位元序列之第一位元為第一二進位位元(例如”1”)以及第二位元為第二二進位位元(例如”0”)時，將發生第一位元反轉。
接著，控制單元1212更新藉由第二讀取操作產生分佈於電壓範圍V8之電流控制閘極電壓VLBS1，其中V8較V7高一最小間距△V，以及接著控制快閃記憶體於記憶體單元M_0至記憶體單元M_K根據更新之控制閘極電壓VLBS3執行第三讀取操作。因此，接收電路1220接收由目標實體頁P_2之位元序列0至位元序列BS_K之第三位元所構成之一第三編碼CW_3。值得注意的是，原本緩衝於儲存裝置1222之第一編碼CW_1將被第二編碼CW_2覆寫；此外，緩衝於儲存裝置1222之第二編碼CW_2之位元於下一個第三編碼CW_3之位元覆寫前逐個轉變至比較單元1216。比較單元1216更用以比較第二編碼CW_2之位元(即為位元序列BS_0至位元序列BS_K之第二位元)和第三編碼CW_3之位元(即為位元序列BS_0至位元序列BS_K之第 三位元)。比較結果將標示出哪個位元位置當一第二二進位位元(例如”0”)轉變至一第一二進位位元(例如”1”)時導致第二位元反轉。計數單元1214更用以計算介於第二編碼CW_2和第三編碼CW_3之間之第二位元反轉之數量。也就是說，計數單元1214藉由計算介於位元序列BS_0至位元序列BS_K之第二位元和第三位元之間之第二位元反轉之數量，產生一第二計數數字B2，其中第二元反轉發生於當一位元序列之第二位元和第三位元分別為第二二進位位元(例如”0”)和第一二進位位元(例如”1”)時。
如第7A圖所示，由於將控制閘極電壓自V7偏移至V6，第一計數數字B1表示所有認定為0之數目，而將控制閘極電壓自V6偏移至V8時，第二計數數字N2表示所有認定為1之數目。因此，當控制閘極電壓自V7偏移至V8時，數字(B2’-B1)代表所有認定為1之數目。第一計數數字B1標示控制閘極電壓範圍V7至V6，以及表示閥值電壓介於電壓範圍V7和電壓範圍V6之間記憶體單元之數量。如第7A圖所示之B1，數字(B2’-B1)標示控制閘極電壓範圍V7至V8，以及表示閥值電壓介於電壓範圍V7和電壓範圍V8之間記憶體單元之數量。如先前實施例所述之技術，所屬技術領域中具有通常知識者可輕易了解如何根據VLSB3、VLSB4、VLSB5、VLSB6、VLSB7和VLSB調整控制閘極電壓，以及藉由控制邏輯1210取得標示每一個特定控制閘極電壓範圍之數集B3、B4、B5、B6、B7以及B8，因此即不加以敘述。值得注意的是，數字B1、B2、B3、B4、B5、B6、B7和B8之設定以及所對應之特定控制閘極電壓之範圍可視為閥值電 壓介於V3至V11之間之記憶體單元之一第一閥值電壓分佈以及可儲存於控制邏輯1210中。上述之實施例之控制閘極電壓調整方法僅以簡單明確之方式描述，但僅為了說明之目的，並不以此為限。所屬技術領域中具有通常知識者可決定調整控制閘極電壓之數目。
第7B圖係顯示一閥值電壓之分佈圖，其中閥值電壓之分佈根據平均第7A圖之閥值電壓。由於第7A圖所示之閥值電壓分佈(第一閥值電壓分佈)為不平均的，利用第一閥值電壓分佈決定一控制閘極電壓以於目標實體頁P_2執行一讀取操作將不會取得一可修正之編碼。因此，控制邏輯於第一閥值電壓分佈執行一平均操作以消除非一致之效應，以及取得一平緩之閥值電壓分佈(一第二閥值電壓分佈)。接下來將提出更詳細之敘述。
如第7B圖所示，第二閥值電壓分佈包括數集C1、C2、C3、C4、C5和C6之設定。每一個數字標示一特定之控制閘極電壓範圍。數字C1標示控制閘極電壓範圍V7至V6，以及表示閥值電壓介於電壓範圍V7和電壓範圍V6之間記憶體單元之數量。同樣地，數字C2標示控制閘極電壓範圍V7至V8，以及表示閥值電壓介於電壓範圍V7和電壓範圍V8之間記憶體單元之數量，以此類推。控制邏輯1210藉由平均B1、B2和B3取得數字C1。於第一閥值電壓分佈中，數字B1標示出電壓範圍V6-V7。數字B1所標示之相關範圍等同於數字C1所標示之相關範圍。數字B2標示出電壓範圍V7-V8，即為數字C1所表示之電壓範圍鄰近之一電壓範圍(即為V6-V7)。數字B3標示出電壓範 圍V5-V6，即為數字C1所表示之電壓範圍鄰近之另一電壓範圍(即為V6-V7)。數字C2、C3、C4、C5和C6可藉由控制邏輯1210以相同之方式推算得知。
值得注意的是，仍有許多不同於上述實施例之先前技術可根據第一閥值電壓取得一平緩之第二閥值電壓分佈。舉例來說，根據平均數字B1至數字B5、數字B1至數字B2、或數字B1和數字B3可取得數字C1。或者，控制邏輯1210可於數字B1至數字B8執行一累積總和操作(running sum operation)以取得數字C1至數字C6。舉例來說，藉由加總數字B1至數字B3可取得數字C1。藉由加總數字B1、數字B2和數字B4可取得數字C2，以此類推。值得注意的是，藉由於第一閥值電壓操作執行一平均操作或一累積總和操作可決定第二閥值電壓分佈。換句話說，藉由處理第一閥值分佈之資訊(記憶體單元之數字以及其對映關係)可取得第二閥值電壓分佈。
另外，請配合第7A圖參閱第7C圖。第7C圖係顯示一閥值電壓之分佈圖，其中閥值電壓之分佈根據選取第7A圖之閥值電壓之一部分。根據選取第一閥值電壓之部分資訊可取得一平緩之閥值電壓分佈。如第7C圖所示，一平緩之第二閥值電壓包括數集D1、D2、D3和D4。每一個數字標示一特定之控制閘極電壓範圍。數字D1標示控制閘極電壓V7至V6，以及表示閥值電壓介於電壓範圍V7和電壓範圍V6之間記憶體單元之數量。相同地，數字D2標示控制閘極電壓V8至V9，以及表示閥值電壓介於電壓範圍V8和電壓範圍V9之間記憶體單元之數量，以此類推。控制邏輯1210取得數字D1以及藉由選取B1作 為D1以取得其對映(mapping)關係。控制邏輯1210取得數字D2以及藉由選取B4作為D2以取得其對映關係，以此類推。藉由第一閥值電壓分佈之一不連續電壓間距可選取數集B1、B4、B5和B8。
可透過調整取得第一閥值電壓之間距取得一更平緩之閥值電壓分佈。換句話說，控制邏輯1210可根據第5圖和相關之概念調整取得第一閥值電壓分佈之間距，以及根據前述之實施例所使用之概念平緩取得第二閥值電壓分佈之第一閥值電壓分佈。
如第7B圖和第7C圖所示，第二閥值電壓分佈為平緩和一致的。控制邏輯1210可根據第二閥值電壓取得一正確之偏移方向DS。根據閥值電壓分佈取得正確之偏移電壓之概念與前述之實施例類似。因此，省略相關敘述以精簡說明。
決定根據第二閥值電壓分佈取得正確之偏移方向DS後，控制邏輯1212於目標實體頁P_2根據正確之偏移方向DS決定一新的控制閘極電壓執行一讀取操作。根據正確之偏移方向DS可找到一可修正編碼。根據正確之偏移方向DS取得可修正編碼之概念與前述之實施例概念相似(請參閱第2圖和第3圖，以及相關之敘述)。因此，省略相關敘述以精簡說明。
在另一實施例中，控制邏輯1212可於目標實體頁P_2根據第二閥值電壓分佈之一最小值決定一控制閘極電壓以執行一讀取操作。舉例來說，於第7B圖所示之第二閥值電壓分佈之最小值為C5。因此，控制邏輯1212可於目標實體頁P_2根據數字C5所標示之電壓範圍決定一新的控制閘極電壓以執行 讀取操作。數字C5標示電壓範圍V4至V5。可將新的控制閘極電壓決定為V4或V5或其它鄰近電壓範圍V4至V5之電壓值。
第8圖係顯示本發明一實施例之流程圖。流程圖步驟之順序為本說明書之一範例實施例，但僅為了說明之目的，並不以此為限。流程圖800包括下列之步驟：步驟810：控制快閃記憶體於記憶體單元之一部分根據一最初之控制閘極電壓執行一第一讀取操作；步驟820：當第一讀取操作之讀出資訊無法修正時，控制快閃記憶體於部分記憶體單元執行複數讀取操作；步驟830：根據複數讀取操作之讀出資訊取得一第一閥值電壓分佈；步驟840：平緩第一閥值電壓分佈以取得一第二閥值電壓分佈；以及步驟850：控制快閃記憶體於部分記憶體單元根據第二閥值電壓分佈執行一第二讀取操作。
於步驟810，控制邏輯1210於快閃記憶體1100之部分記憶體單元(例如目標實體頁P_1)根據一初始之控制閘極電壓(例如VLSB0)控制快閃記憶體1100執行一第一讀取操作。當第一讀取操作之讀取資訊為無法修正之資訊時，於步驟820，控制邏輯1210控制快閃記憶體1100於目標實體頁P_1執行複數讀取操作。既然讀出資訊為無法修正之資訊，應可找到一更佳之控制閘極電壓執行讀取操作和取得正確(可修正)之讀出資訊。於步驟830，控制邏輯1210根據複數讀取操作之讀出資訊取得一第一閥值電壓分佈。然而，第一閥值電壓分佈為非一致性 的。因此，於步驟840，藉由控制邏輯1210處理第一閥值電壓分佈以取得一平緩之第二閥值電壓分佈。當取得第二閥值電壓分佈後，相應地即可決定調整控制閘極電壓之一偏移方向，或可根據第二閥值電壓分佈之一最小值取得一更佳之控制閘極電壓。於步驟850，控制邏輯1210控制快閃記憶體1110於目標實體頁P_1根據第二閥值電壓分佈執行一第二讀取操作。因此，可取得正確(或可修正)之讀出資訊。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1000‧‧‧記憶體系統
1100‧‧‧快閃記憶體
1110、M_0、M_1、...、M_K‧‧‧記憶體單元
1200‧‧‧記憶體控制裝置
1210‧‧‧控制邏輯
1212‧‧‧控制單元
1214‧‧‧計數單元
1216‧‧‧比較單元
1220‧‧‧接收電路
1222‧‧‧儲存裝置
1230‧‧‧ECC電路
1232‧‧‧ECC偵測器
1234‧‧‧ECC修正器
BS_0、BS_1、...、BS_K‧‧‧位元序列
P_0、P_1、...P_N‧‧‧目標實體頁
VG_0、VG_1、...、VG_N‧‧‧控制閘極電壓

Claims (16)

  1. 一種快閃記憶體之資料讀取方法，其中上述快閃記憶體包括複數記憶體單元以及每一個上述記憶體單元具有一特定之閥值電壓，上述方法包括：取得一第一閥值電壓分佈，上述第一閥值電壓分佈代表上述記憶體單元之一第一群組之閥值電壓；取得一第二閥值電壓分佈，上述第二閥值電壓分佈代表上述記憶體單元之一第二群組之閥值電壓，其中上述第二閥值電壓分佈與上述第一閥值電壓分佈並不相同，以及上述記憶體單元之上述第一群組包括上述記憶體單元之上述第二群組之至少一部分；以及控制上述快閃記憶體於上述記憶體單元之上述第一群組根據上述第二閥值電壓分佈執行至少一讀取操作。
  2. 如申請專利範圍第1項所述之快閃記憶體之資料讀取方法，其中上述第一閥值電壓分佈之一第一間距小於上述第二閥值電壓分佈之一第二間距。
  3. 如申請專利範圍第1項所述之快閃記憶體之資料讀取方法，其中上述第二閥值電壓分佈包括上述第一閥值電壓之至少部分資訊。
  4. 如申請專利範圍第3項所述之快閃記憶體之資料讀取方法，其中上述第一閥值電壓分佈包括一第一數集，每一個上述第一數集之數字對映每一個特定電壓範圍，以及上述第二閥值電壓分佈包括一第二數集，每一個上述第二數集之數字對映每一個特定電壓範圍，取得代表上述記憶體單 元之上述第二群組之上述閥值電壓之上述第二閥值電壓分佈之步驟，更包括：選取上述第一數集之一部分作為上述第二數集。
  5. 如申請專利範圍第1項所述之快閃記憶體之資料讀取方法，其中取得代表上述記憶體單元之上述第一群組之上述閥值電壓之上述第一閥值電壓分佈之步驟，更包括：根據上述記憶體單元之上述第一群組之一特性決定一第一間距以取得上述第一閥值電壓分佈。
  6. 如申請專利範圍第5項所述之快閃記憶體之資料讀取方法，其中上述記憶體單元之上述第一群組之上述特性包括一編程/抹除次數。
  7. 如申請專利範圍第1項所述之快閃記憶體之資料讀取方法，其中於上述記憶體單元之上述第一群組根據上述第二閥值電壓分佈執行上述讀取操作之控制上述快閃記憶體之步驟，更包括：根據上述第二閥值電壓分佈決定一偏移方向；以及根據上述偏移方向調整一控制閘極電壓以執行上述讀取操作。
  8. 一種記憶體控制裝置，用以讀取一快閃記憶體之資料，其中上述快閃記憶體包括複數記憶體單元，以及每一個上述記憶體單元具有一特定之閥值電壓，上述記憶體控制裝置包括：一控制邏輯，用以取得一第一閥值電壓分佈，上述第一閥值分佈代表上述記憶體單元之一第一群組之閥值電壓，取 得一第二閥值電壓分佈，上述第二閥值分佈代表上述記憶體單元之一第二群組之閥值電壓，其中上述第二閥值電壓分佈與上述第一閥值電壓分佈並不相同，以及上述記憶體單元之上述第一群組包括部分上述記憶體單元之上述第二群組之至少一部分，以及控制上述快閃記憶體於上述記憶體單元之上述第一群組根據上述第二閥值電壓分佈執行至少一讀取操作。
  9. 如申請專利範圍第8項所述之記憶體控制裝置，其中上述第一閥值電壓分佈之一第一間距小於上述第二閥值電壓分佈之一第二間距。
  10. 如申請專利範圍第9項所述之記憶體控制裝置，其中上述第二閥值電壓分佈包括上述第一閥值電壓之至少部分資訊。
  11. 如申請專利範圍第10項所述之記憶體控制裝置，其中上述第一閥值電壓分佈包括一第一數集，每一個上述第一數集之數字對映每一個特定電壓範圍，以及上述第二閥值電壓分佈包括一第二數集，每一個上述第二數集之數字對映每一個特定電壓範圍，取得代表上述記憶體單元之上述第二群組之上述閥值電壓之上述第二閥值電壓分佈之步驟，更包括：選取上述第一數集之至少一部分作為上述第二數集。
  12. 如申請專利範圍第8項所述之記憶體控制裝置，其中取得代表上述記憶體單元之上述第一群組之上述閥值電壓之上述第一閥值電壓分佈之步驟，更包括： 根據上述記憶體單元之上述第一群組之一特性決定一第一間距以取得上述第一閥值電壓分佈。
  13. 如申請專利範圍第12項所述之記憶體控制裝置，其中上述記憶體單元之上述第一群組之上述特性包括一編程/抹除次數。
  14. 如申請專利範圍第8項所述之記憶體控制裝置，其中於上述記憶體單元之上述第一群組根據上述第二閥值電壓分佈執行上述讀取操作之控制上述快閃記憶體之步驟，更包括：根據上述第二閥值電壓分佈決定一偏移方向；以及根據上述偏移方向調整一控制閘極電壓以執行上述讀取操作。
  15. 一種快閃記憶體之資料讀取系統，其中上述快閃記憶體包括複數記憶體單元，以及每一個上述記憶體單元具有一特定之閥值電壓，上述記憶體控制裝置包括：一控制邏輯，用以取得一第一閥值電壓分佈，上述第一閥值分佈代表上述記憶體單元之一第一群組之閥值電壓，取得一第二閥值電壓分佈，上述第二閥值分佈代表上述記憶體單元之一第二群組之閥值電壓，其中上述第二閥值電壓分佈與上述第一閥值電壓分佈並不相同，以及上述記憶體單元之上述第一群組包括上述記憶體單元之上述第二群組之至少一部分，以及控制上述快閃記憶體於上述記憶體單元之上述第一群組根據上述第二閥值電壓分佈執行至少一讀取操作。
  16. 一種快閃記憶體之資料讀取方法，其中上述快閃記憶體包括複數記憶體單元以及每一個上述記憶體單元具有一特定之閥值電壓，上述方法包括：控制上述快閃記憶體於上述記憶體單元之一部分根據一最初之控制閘極電壓執行一第一讀取操作；當上述第一讀取操作之讀出資訊為無法修正時，控制上述快閃記憶體於上述部分記憶體單元執行複數讀取操作；根據上述複數讀取操作之讀出資訊取得一第一閥值電壓分佈；平緩上述第一閥值電壓分佈取得一第二閥值電壓分佈；以及控制上述快閃記憶體於上述部分記憶體單元根據上述第二閥值電壓分佈執行一第二讀取操作。
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