TW201534056A - 輸出等化電路及其方法 - Google Patents

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Abstract

一種輸出等化電路及其方法用以等化電位轉移器的輸出，以致於得到同步瞬態。此輸出等化電路具有一瞬態等化反相器，並且此瞬態等化反相器包括一第一電晶體、一延遲電路與一第二電晶體。第一電晶體根據非同步信號的低對高瞬態建立等化信號的高對低瞬態。延遲電路根據非同步信號輸出延遲信號。第二電晶體根據延遲信號的高對低瞬態建立等化信號的低對高瞬態。其中，延遲電路引入的延遲補償在非同步信號的低對高瞬態與高對低瞬態之間的時序失配。

Description

輸出等化電路及其方法
本發明是關於一種電位轉移器，特別是關於電位轉移器的輸出等化電路及其方法。
邏輯信號為高電位或低電位的信號，即分別為邏輯1或邏輯0。通常，代表邏輯0之低電位源自於接地節點，因此其為0V（伏特）。而代表邏輯1之高電位源自於供電節點。電位轉移器接收具有第一高電為之輸入邏輯信號，並輸出具有第二高電位之輸出邏輯信號。而此輸入邏輯信號與此輸出邏輯信號均具有0V之相同低電位。
若第二高電位高於第一高電位（例如：輸入邏輯信號為分別代表邏輯1及邏輯0之1V及0V中之一，而輸出邏輯信號為分別代表邏輯1及邏輯0之3.3V及0V中之一），即稱之為低對高電位轉移器（low-to- high level shifter；L2H level shifter）。若第二高電位低於第一高電位（例如：輸入邏輯信號為分別代表邏輯1及邏輯0之3.3V及0V中之一，而輸出邏輯信號為分別代表邏輯1及邏輯0之1V及0V中之一），即稱之為高對低電位轉移器（high-to-low level shifter；H2L level shifter）。
參照第1A圖，習知的L2H電位轉移器100接收輸入邏輯信號VI+ 及其邏輯互補信號VI- ，並且輸出邏輯信號VO+ 及其邏輯互補信號VO- 。L2H電位轉移器100包括作為反轉目的之一對薄氧化N型金氧半電晶體（thin-oxide n-channel metal oxide semiconductor transistor；thin-oxide NMOS transistor）101、102、作為疊接目的之一對厚氧化NMOS電晶體（thick-oxide NMOS transistor）103、104、以及作為閂鎖目的之一對厚氧化P型金氧半電晶體（thick-oxide p-channel metal oxide semiconductor transistor；thick-oxide PMOS transistor）105、106。在圖中，VDDH 為作為較高電位的邏輯信號之供應電壓，而VDDL 為作為較低電位的邏輯信號之供應電壓。
另外，VB 為疊接裝置的偏壓。眾所知悉地，薄氧化裝置適用以處理低電位之邏輯信號，而厚氧化裝置適用以處理高電位之邏輯信號。L2H電位轉移器100的結構與運作為本領域所熟知，故於此不再贅述。
第1B圖為L2H電位轉移器100之示範性時序波形150的示意圖。參照第1B圖，輸入邏輯信號VI+ 及其邏輯互補信號VI- 是為互補，並且不是為供應電壓VDDL 就是為0V。詳細來說，邏輯互補信號VI- 的上升緣總伴隨著輸入邏輯信號VI+ 的下降緣（例如：上升緣152伴隨著下降緣151），並且邏輯互補信號VI- 的下降緣總伴隨著輸入邏輯信號VI+ 的上升緣（例如：下降緣156伴隨著上升緣155）。
換言之，輸出邏輯信號VO+ 及其邏輯互補信號VO- 不是為供應電壓VDDH 就是為0V，但二者因低對高瞬態所耗費的時間較高對低瞬態長的事實而不同步。詳細來說，邏輯互補信號VO- 的上升緣總落後輸出邏輯信號VO+ 的下降緣（例如：上升緣154落後下降緣153），並且輸出邏輯信號VO+ 的上升緣總落後邏輯互補信號VO- 的下降緣（例如：上升緣157落後下降緣158）。
這是因為輸出邏輯信號VO+ （邏輯互補信號VO- ）的高對低瞬態是藉由反轉NMOS電晶體102（101）及疊接NMOS電晶體104（103）來執行，而邏輯互補信號VO- （輸出邏輯信號VO+ ）的低對高瞬態是藉由反轉NMOS電晶體102（101）、疊接NMOS電晶體104（103）及閂鎖PMOS電晶體105（106），因而耗費較長的時間。
參照第2A圖，習知的H2L電位轉移器200接收輸入邏輯信號VI+ 及其邏輯互補信號VI- ，並且輸出邏輯信號VO+ 及其邏輯互補信號VO- 。H2L電位轉移器200包括作為反轉目的之一對厚氧化NMOS電晶體201、202以及作為閂鎖目的之一對薄氧化PMOS電晶體（thin-oxide PMOS transistor 205、206。H2L電位轉移器200為本領域所熟知，故於此不再贅述。
第2B圖為H2L電位轉移器200之示範性時序波形250的示意圖。參照第2B圖，輸入邏輯信號VI+ 及其邏輯互補信號VI- 為互補，並且不是為供應電壓VDDH 就是為0V。詳細來說，邏輯互補信號VI- 的上升緣總伴隨著輸入邏輯信號VI+ 的下降緣（例如：上升緣254伴隨著下降緣253），並且邏輯互補信號VI- 的下降緣總伴隨著輸入邏輯信號VI+ 的上升緣（例如：下降緣258伴隨著上升緣257）。
換言之，輸出邏輯信號VO+ 及其邏輯互補信號VO- 不是為供應電壓VDDL 就是為0V，但二者因低對高瞬態所耗費的時間較高對低瞬態長的事實而不同步。詳細來說，邏輯互補信號VO- 的上升緣總落後輸出邏輯信號VO+ 的下降緣（例如：上升緣252落後下降緣251），並且輸出邏輯信號VO+ 的上升緣總落後邏輯互補信號VO- 的下降緣（例如：上升緣255落後下降緣256）。
這是因為輸出邏輯信號VO+ （邏輯互補信號VO- ）的高對低瞬態是藉由反轉NMOS電晶體202（201）來執行，而邏輯互補信號VO- （輸出邏輯信號VO+ ）的低對高瞬態是藉由反轉NMOS電晶體202（201）及閂鎖PMOS電晶體205（206）。
歸納起來，對於第1A圖之L2H電位轉移器100與第2A圖之H2L電位轉移器200二者，在本質上，輸出邏輯信號因低對高瞬態所耗費的時間較高對低瞬態長的事實而為不同步。根本理由為高對低瞬態能僅藉由NMOS電晶體來執行，而低對高瞬態能僅藉由PMOS電晶體來執行。換言之，NMOS電晶體建立低電位（其為0V，且輸入及輸出均相同），並且PMOS電晶體建立高電位（其不是為供應電壓VDDH ，就是為供應電壓VDDL ）。
在電位轉移器（諸如第1A圖之L2H電位轉移器100與第2A圖之H2L電位轉移器200）中，NMOS電晶體用以作為反轉目的，而PMOS電晶體用以作為閂鎖目的；其本質上有利於高對低瞬態。因而，使得輸出邏輯信號的工作週期（duty ratio）失真。
能夠使電位轉移器的輸出在低對高瞬態與高對低瞬態之間同步，其是非常有用的。
鑒於以上的問題，本發明在於提供一種輸出等化電路及其方法，以等化具有在低對高瞬態相較於在高對低瞬態長的延遲之信號，以致於得到在低對高瞬態與高對低瞬態二者之間為同步之等化信號。
在一實施例中，一種輸出等化電路包括一第一電晶體、一延遲電路、以及一第二電晶體。第一電晶體根據非同步信號的低對高瞬態建立等化信號的高對低瞬態。延遲電路根據非同步信號輸出延遲信號。第二電晶體根據延遲信號的高對低瞬態建立等化信號的低對高瞬態。其中，延遲電路引入的延遲補償在非同步信號的低對高瞬態與高對低瞬態之間的時序失配。
在另一實施例中，一種輸出等化方法包括接收邏輯信號、延遲邏輯信號以獲得延遲信號、反轉邏輯信號的上升緣以利用第一電晶體建立等化信號的高對低瞬態、以及反轉延遲信號的下降緣以利用第二電晶體建立等化信號的低對高瞬態。於此，此邏輯信號具有在低對高瞬態相較於在高對低瞬態長的延遲。藉由延遲邏輯信號補償在邏輯信號的低對高瞬態與高對低瞬態之間的時序失配。
在又一實施例中，一種輸出等化電路包括一電位轉移器以及一第一瞬態等化反相器。電位轉移器接收輸入信號與輸入信號的邏輯互補信號，並且輸出輸出信號與輸出信號的邏輯互補信號。第一瞬態等化反相器接收輸出信號的邏輯互補信號，並且輸出等化信號。
於此，第一瞬態等化反相器包括一第一電晶體、一延遲電路與一第二電晶體。第一電晶體根據輸出信號的邏輯互補信號的低對高瞬態建立等化信號的高對低瞬態。延遲電路與第二電晶體根據輸出信號的邏輯互補信號的高對低瞬態建立等化信號的低對高瞬態。
在再一實施例中，一種輸出等化方法包括接收輸入信號與輸入信號的邏輯互補信號、對輸入信號與輸入信號的邏輯互補信號執行一電位轉移以獲得輸出信號及輸出信號的邏輯互補信號、延遲輸出信號以獲得第一延遲信號、反轉輸出信號的上升緣以利用第一電晶體建立等化信號的高對低瞬態、以及反轉第一延遲信號的下降緣以利用第二電晶體建立等化信號的低對高瞬態。
其中，前述之第一電晶體可為N型金氧半（NMOS）電晶體，而前述之第二電晶體可為P型金氧半（PMOS）電晶體。
以下描述本發明之數個示範性實施例，應了解本發明能以許多方法實現且不限於下述特定範例或實現此些範例之任一特徵的特定方式。在一些情況下，未顯示或描述熟知的細節，以避免混淆本發明的特點。
第3A圖為根據本發明一實施例之輸出等化電路的功能方塊圖。參照第3A圖，輸出等化電路300包括一電位轉移器310以及一對瞬態等化反相器320、340（以下稱之為第一瞬態等化反相器340與第二瞬態等化反相器320）。電位轉移器310的負輸出端耦接第一瞬態等化反相器340，而電位轉移器310的正輸出端耦接第二瞬態等化反相器320
電位轉移器310接收輸入信號VIN+ 與此輸入信號VIN+ 的邏輯互補信號VIN- ，以及根據輸入信號VIN+ 與此輸入信號VIN+ 的邏輯互補信號VIN- 輸出輸出信號VOUT+ 與此輸出信號VOUT+ 的邏輯互補信號VOUT- 。其中，輸入信號VIN+ 與輸出信號VOUT+ 亦可為邏輯信號。
第一瞬態等化反相器340與第二瞬態等化反相器320接收輸出信號VOUT+ 與此輸出信號VOUT+ 的邏輯互補信號VOUT- ，以及輸出等化信號VE+ 與等化信號VE+ 的邏輯互補信號VE- 。其中，等化信號VE+ 亦可為邏輯信號。
在一些實施例中，輸出等化電路300更包括交錯耦接之一對互補金氧半（complementary metal oxide semiconductor；CMOS）反相器330、350。互補金氧半反相器330的輸入端與輸出端分別耦接第二瞬態等化反相器320的輸出端與第一瞬態等化反相器340的輸出端。互補金氧半反相器350的輸入端與輸出端分別耦接第一瞬態等化反相器340的輸出端與第二瞬態等化反相器320的輸出端。互補金氧半反相器330、350提供等化信號VE+ 與等化信號VE+ 的邏輯互補信號VE- 之間的交錯耦合。
於此，電位轉移器310能以第1A圖所示之L2H電位轉移器100實現，或者是以第2A圖所示之H2L電位轉移器200實現。此時，供應電壓VDD 即為供應電壓VDDH 或供應電壓VDDL ，且如同前述所定義。
瞬態等化反相器為本質上不同步之反相器，且其進行低對高瞬態所耗費的時間較長於進行高對低瞬態。
第3B圖為第3A圖中之輸出等化電路之示範性時序波形380的示意圖。參照第3B圖，如同前述之範例，因為第3A圖中之電位轉移器310的不同步本質，因此輸出信號VOUT+ 的邏輯互補信號VOUT- 的上升緣尾隨著輸出信號VOUT+ 的對應下降緣（例如：上升緣382尾隨著下降緣381），並且輸出信號VOUT+ 的上升緣尾隨著輸出信號VOUT+ 的邏輯互補信號VOUT- 的對應下降緣（例如：上升緣385尾隨著下降緣386）。
然而，因為使用瞬態等化反相器320、340（其進行低對高瞬態所耗費的時間較長於進行高對低瞬態），因此修正了輸出邏輯信號與輸出邏輯信號的邏輯互補信號（即，輸出信號VOUT+ 與輸出信號VOUT+ 的邏輯互補信號VOUT- ）的不同步本質。如此一來，等化信號VE+ 的邏輯互補信號VE- 的上升緣校準於等化信號VE+ 的對應下降緣（例如：上升緣384校準於下降緣383），並且等化信號VE+ 的上升緣校準於等化信號VE+ 的邏輯互補信號VE- 的對應下降緣（例如：上升緣387校準於下降緣388）。
在此實施例中，交錯耦接之互補金氧半反相器330、350併入以提供等化後之互補邏輯信號（等化信號VE+ 與等化信號VE+ 的邏輯互補信號VE- ）的進一步等化作用，以修正其上升緣與下降緣之間剩餘之時序失配。
第4圖為適用以實現第3A圖之瞬態等化反相器320、340中任一者之瞬態等化反相器400的概要示意圖。參照第4圖，瞬態等化反相器400接收非同步信號VOUT （即為輸出信號VOUT+ 與此輸出信號VOUT+ 的邏輯互補信號VOUT- ），並輸出等化信號VE （即為等化信號VE+ 與等化信號VE+ 的邏輯互補信號VE- ）。
瞬態等化反相器400包括一反轉電晶體410、420以及一延遲電路。其中，反轉電晶體410可為NMOS電晶體，而反轉電晶體420可為PMOS電晶體。於此，延遲電路能以傳輸閘430實現。
以傳輸閘430為例，傳輸閘430包括二傳輸電晶體431、432。傳輸電晶體431的第一端與第二端分別耦接電位轉移器310的輸出端與反轉電晶體420的控制端，而傳輸電晶體432的第一端與第二端亦分別耦接電位轉移器310的輸出端與反轉電晶體420的控制端。傳輸電晶體431的控制端耦接供電節點（以接收供應電壓VDD ），而傳輸電晶體432的控制端耦接接地節點。反轉電晶體420的第一端耦接供電節點（以接收供應電壓VDD ）。反轉電晶體420的第二端耦接反轉電晶體410的第一端，並且耦接互補金氧半反相器330的輸入端與互補金氧半反相器350的輸出端（或者耦接互補金氧半反相器330的輸出端與互補金氧半反相器350的輸入端）。
反轉電晶體410響應非同步信號VOUT 的低對高瞬態引起等化信號VE 的高對低瞬態。傳輸電晶體431、432接收非同步信號VOUT ，並輸出等化信號VE 。反轉電晶體420響應等化信號VE 的高對低瞬態引起等化信號VE 的低對高瞬態。
由於非同步信號VOUT 來自於前級的電位轉移器310，因此如同前述，非同步信號VOUT 的高對低瞬態相較於低對高瞬態具有提前之時序。
藉由使用以傳輸閘430實現之延遲電路來將非同步信號VOUT 延遲成延遲信號SD ，以致補償此提前之時序。於此，傳輸閘430提供之延遲能匹配非同步信號VOUT 的上升緣與下降緣之間的時序失配。應注意的是，於此使用傳輸閘430作為延遲電路為一實施例而非用以限制本發明。實質上，只要產生之延遲能補償上述之非同步信號VOUT 的上升緣與下降緣之間的時序失配，亦能使用其他延遲電路來取代傳輸閘430。
第5圖為適用以實現第3A圖之互補金氧半反相器330、350中任一者之互補金氧半反相器500的概要示意圖。參照第5圖，互補金氧半反相器500接收等化信號VE 中之第一端信號（即為等化信號VE+ 與等化信號VE+ 的邏輯互補信號VE- 中之一者），並輸出等化信號VE 中之第二端信號（即為等化信號VE+ 與等化信號VE+ 的邏輯互補信號VE- 中之另一者）。
互補金氧半反相器500包括二反轉電晶體510、520。其中，反轉電晶體510可為NMOS電晶體，而反轉電晶體520可為PMOS電晶體。反轉電晶體520的第一端耦接供電節點（以接收供應電壓VDD ），而反轉電晶體520的第二端耦接反轉電晶體510的第一端與等化信號VE 中之第二端信號（第一瞬態等化反相器340與第二瞬態等化反相器320中之一者的輸出端與另一互補金氧半反相器的輸入端）。反轉電晶體510的第二端耦接接地節點。反轉電晶體510、520的控制端均耦接等化信號VE 中之第一端信號（第一瞬態等化反相器340與第二瞬態等化反相器320中之另一者的輸出端與另一互補金氧半反相器的輸出端）。
在第3A圖中，是假設後級電路需要等化信號VE+ 與等化信號VE+ 的邏輯互補信號VE- 二者。若後級電路不需要等化信號VE+ 的邏輯互補信號VE- ，第二瞬態等化反相器320與互補金氧半反相器330、350均能移除（即，移除第3A圖中虛框內之組件）；在此例子中，建議併入模擬第二瞬態等化反相器320的輸入阻抗之負載（例如：電容）來提供輸出信號VOUT+ 的終止處。本領域中具有通常技術者將能理解如何將本發明所教示之原理應用至代替邏輯互補信號VE- 而不需要的等化信號VE+ 的例子。
應注意的是，在此揭露內容中，「+」及「-」僅用以表示二信號彼此互補；然而，當其一代表所針對的信號而另一則代表所針對的信號的邏輯互補信號時，其何者標示「+」又何者標示「-」並不重要。舉例來說，不是「VOUT+ 」就是「VOUT- 」代表輸出信號，而另一者即是代表輸出信號的邏輯互補信號。同樣地，不是「VE+ 」就是「VE- 」代表等化信號，而另一者即是代表等化信號的邏輯互補信號。
第6圖是根據本發明一實施例之輸出等化方法的流程圖600。參照第6圖，輸出等化方法包括接收一輸入信號與此輸入信號的邏輯互補信號（步驟601）、對輸入信號與輸入信號的邏輯互補信號執行一電位轉移以獲得一輸出信號及此輸出信號的邏輯互補信號（步驟602）、延遲輸出信號以獲得一第一延遲信號（步驟603）、反轉輸出信號的上升緣以利用第一電晶體（如，前述第一瞬態等化反相器340中之反轉電晶體410）建立一等化信號的高對低瞬態（步驟604）、以及反轉第一延遲信號（如，前述之第一瞬態等化反相器340中之延遲信號SD ）的下降緣以利用一第二電晶體（如，前述之第一瞬態等化反相器340中之反轉電晶體420）建立等化信號的低對高瞬態（步驟605）。
在一些實施例中，輸出等化方法更包括延遲輸出信號的邏輯互補信號以獲得一第二延遲信號（如，前述之第二瞬態等化反相器320中之延遲信號SD ）（步驟611）、反轉輸出信號的邏輯互補信號的上升緣以利用一第三電晶體（如，前述之第二瞬態等化反相器320中之反轉電晶體410）建立等化信號的邏輯互補信號的高對低瞬態（步驟612）、以及反轉第二延遲信號的下降緣以利用一第四電晶體（如，前述之第二瞬態等化反相器320中之反轉電晶體420）建立等化信號的邏輯互補信號的低對高瞬態（步驟613）。
於此，第一電晶體及第三電晶體為N型金氧半電晶體，而第二電晶體及第四電晶體為P型金氧半電晶體。
在一些實施例中，輸出等化方法更包括利用一對互補金氧半反相器交錯耦合等化信號與等化信號的邏輯互補信號（步驟621）。
換言之，若不需要等化信號的邏輯互補信號，可省略移除第6圖中虛框內之步驟。
第7圖是根據本發明另一實施例之輸出等化方法的流程圖700。參照第7圖，輸出等化方法包括接收一邏輯信號（如，前述之輸出信號VOUT ）（步驟701）、延遲邏輯信號以獲得一延遲信號（如，前述之延遲信號SD ）（步驟702）、反轉邏輯信號的上升緣以利用一第一電晶體（如，前述之反轉電晶體410）建立一等化信號的高對低瞬態（步驟703）、以及反轉延遲信號的下降緣以利用一第二電晶體（如，前述之反轉電晶體420）建立等化信號的低對高瞬態（步驟704）。
其中，邏輯信號具有在低對高瞬態相較於在高對低瞬態長的延遲。於此，第一電晶體為N型金氧半電晶體，而第二電晶體為P型金氧半電晶體。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明，任何熟習相像技術者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
100‧‧‧低對高電位轉移器
101‧‧‧薄氧化N型金氧半（NMOS）電晶體
102‧‧‧薄氧化NMOS電晶體
103‧‧‧厚氧化NMOS電晶體
104‧‧‧厚氧化NMOS電晶體
105‧‧‧厚氧化P型金氧半（PMOS）電晶體
106‧‧‧厚氧化PMOS電晶體
151‧‧‧下降緣
152‧‧‧上升緣
153‧‧‧下降緣
154‧‧‧上升緣
155‧‧‧上升緣
156‧‧‧下降緣
157‧‧‧上升緣
158‧‧‧下降緣
200‧‧‧高對低電位轉移器
201‧‧‧厚氧化NMOS電晶體
202‧‧‧厚氧化NMOS電晶體
205‧‧‧薄氧化PMOS電晶體
206‧‧‧薄氧化PMOS電晶體
250‧‧‧時序波形
251‧‧‧下降緣
252‧‧‧上升緣
253‧‧‧下降緣
254‧‧‧上升緣
255‧‧‧上升緣
256‧‧‧下降緣
257‧‧‧上升緣
258‧‧‧下降緣
VI+‧‧‧輸入邏輯信號
VI-‧‧‧邏輯互補信號
VO+‧‧‧輸出邏輯信號
VO-‧‧‧邏輯互補信號
VDDH‧‧‧供應電壓
VDDL‧‧‧供應電壓
VB‧‧‧偏壓
300‧‧‧輸出等化電路
310‧‧‧電位轉移器
320‧‧‧瞬態等化反相器
330‧‧‧互補金氧半（CMOS）反相器
340‧‧‧瞬態等化反相器
350‧‧‧CMOS反相器
380‧‧‧時序波形
381‧‧‧下降緣
382‧‧‧上升緣
383‧‧‧下降緣
384‧‧‧上升緣
385‧‧‧上升緣
386‧‧‧下降緣
387‧‧‧上升緣
388‧‧‧下降緣
VIN+‧‧‧輸入信號
VIN-‧‧‧邏輯互補信號
VOUT+‧‧‧輸出信號
VOUT-‧‧‧邏輯互補信號
VE+‧‧‧等化信號
VE-‧‧‧邏輯互補信號
VDD‧‧‧供應電壓
400‧‧‧瞬態等化反相器
410‧‧‧反轉電晶體
420‧‧‧反轉電晶體
430‧‧‧傳輸閘
VOUT‧‧‧非同步信號
VE‧‧‧等化信號
SD‧‧‧延遲信號
500‧‧‧互補金氧半反相器
510‧‧‧反轉電晶體
520‧‧‧反轉電晶體
600‧‧‧流程圖
601‧‧‧接收一輸入信號與此輸入信號的邏輯互補信號
602‧‧‧對輸入信號與輸入信號的邏輯互補信號執行一電位轉移以獲得一輸出信號及此輸出信號的邏輯互補信號
603‧‧‧延遲輸出信號以獲得一第一延遲信號
604‧‧‧反轉輸出信號的上升緣以利用第一電晶體建立一等化信號的高對低瞬態
605‧‧‧反轉第一延遲信號的下降緣以利用一第二電晶體建立等化信號的低對高瞬態
611‧‧‧延遲輸出信號的邏輯互補信號以獲得一第二延遲信號
612‧‧‧反轉輸出信號的邏輯互補信號的上升緣以利用一第三電晶體建立等化信號的邏輯互補信號的高對低瞬態
613‧‧‧反轉第二延遲信號的下降緣以利用一第四電晶體建立等化信號的邏輯互補信號的低對高瞬態
621‧‧‧利用一對互補金氧半反相器交錯耦合等化信號與等化信號的邏輯互補信號
700‧‧‧流程圖
701‧‧‧接收具有在低對高瞬態相較於在高對低瞬態長的延遲之一邏輯信號
702‧‧‧延遲邏輯信號以獲得一延遲信號
703‧‧‧反轉邏輯信號的上升緣以利用一第一電晶體建立一等化信號的高對低瞬態
704‧‧‧反轉延遲信號的下降緣以利用一第二電晶體建立等化信號的低對高瞬態
[第1A圖]為習知的低對高電位（L2H）電位轉移器的示意圖 [第1B圖]為習知的L2H電位轉移器之示範性時序波形的示意圖。 [第2A圖]為習知的高對低電位（H2L）電位轉移器的示意圖 [第2B圖]為習知的H2L電位轉移器之示範性時序波形的示意圖。 [第3A圖]為根據本發明一實施例之輸出等化電路的功能方塊圖。 [第3B圖]為第3A圖中之輸出等化電路之示範性時序波形的示意圖。 [第4圖]為適用以實現第3A圖之任一瞬態等化反相器之瞬態等化反相器的概要示意圖。 [第5圖]為適用以實現第3A圖之任一互補金氧半反相器之互補金氧半反相器的概要示意圖。 [第6圖]是根據本發明一實施例之輸出等化方法的流程圖。 [第7圖]是根據本發明另一實施例之輸出等化方法的流程圖。
300‧‧‧輸出等化電路
310‧‧‧電位轉移器
320‧‧‧瞬態等化反相器
330‧‧‧互補金氧半(CMOS)反相器
340‧‧‧瞬態等化反相器
350‧‧‧CMOS反相器
VIN+‧‧‧輸入信號
VIN-‧‧‧邏輯互補信號
VOUT+‧‧‧輸出信號
VOUT-‧‧‧邏輯互補信號
VE+‧‧‧等化信號
VE-‧‧‧邏輯互補信號
VDD‧‧‧供應電壓

Claims (19)

  1. 一種輸出等化電路，包括： 一第一電晶體，用以根據一非同步信號的低對高瞬態建立一等化信號的高對低瞬態； 一延遲電路，用以根據該非同步信號輸出一延遲信號；以及 一第二電晶體，用以根據該延遲信號的高對低瞬態建立該等化信號的低對高瞬態，其中該延遲電路引入的延遲補償在該非同步信號的該低對高瞬態與該高對低瞬態之間的時序失配。
  2. 如請求項1所述之輸出等化電路，更包括： 一電位轉移器，用以提供該非同步信號。
  3. 如請求項1所述之輸出等化電路，其中該第一電晶體為N型金氧半電晶體，而該第二電晶體為P型金氧半電晶體。
  4. 一種輸出等化方法，包括： 接收一邏輯信號，該邏輯信號具有在低對高瞬態相較於在高對低瞬態長的延遲； 延遲該邏輯信號以獲得一延遲信號； 反轉該邏輯信號的上升緣以利用一第一電晶體建立一等化信號的高對低瞬態；以及 反轉該延遲信號的下降緣以利用一第二電晶體建立該等化信號的低對高瞬態，其中延遲該邏輯信號補償在該邏輯信號的該低對高瞬態與該高對低瞬態之間的時序失配。
  5. 如請求項4所述之輸出等化方法，更包括： 利用一電位轉移器提供該邏輯信號。
  6. 如請求項4所述之輸出等化方法，其中該第一電晶體為N型金氧半電晶體，而該第二電晶體為P型金氧半電晶體。
  7. 一種輸出等化電路，包括： 一電位轉移器，用以接收一輸入信號與該輸入信號的邏輯互補信號，並且輸出一輸出信號與該輸出信號的邏輯互補信號；以及 一第一瞬態等化反相器，用以接收該輸出信號的該邏輯互補信號，並且輸出一等化信號，該第一瞬態等化反相器包括： 一第一電晶體，用以根據該輸出信號的該邏輯互補信號的低對高瞬態建立該等化信號的高對低瞬態；以及 一延遲電路與一第二電晶體，用以根據該輸出信號的該邏輯互補信號的高對低瞬態建立該等化信號的低對高瞬態。
  8. 如請求項7所述之輸出等化電路，其中該第一電晶體為N型金氧半電晶體，而該第二電晶體為P型金氧半電晶體。
  9. 如請求項7所述之輸出等化電路，其中該延遲電路為一傳輸閘。
  10. 如請求項7所述之輸出等化電路，其中該延遲電路引入的延遲補償在該輸出信號的該邏輯互補信號的該低對高瞬態與該高對低瞬態之間的時序失配。
  11. 如請求項7所述之輸出等化電路，其中該電位轉移器包括： 複數反轉電晶體，電性連接該第一瞬態等化反相器；以及 複數閂鎖電晶體，電性連接該第一瞬態等化反相器與該些反轉電晶體。
  12. 如請求項11所述之輸出等化電路，其中各該反轉電晶體為N型金氧半電晶體，而各該閂鎖電晶體為P型金氧半電晶體。
  13. 如請求項7所述之輸出等化電路，更包括： 一第二瞬態等化反相器，用以接收該輸出信號以及輸出該等化信號的邏輯互補信號。
  14. 如請求項13所述之輸出等化電路，更包括： 一對互補金氧半反相器，用以交錯耦合該等化信號與該等化信號的該邏輯互補信號。
  15. 一種輸出等化方法，包括： 接收一輸入信號與該輸入信號的邏輯互補信號； 對該輸入信號與該輸入信號的該邏輯互補信號執行一電位轉移以獲得一輸出信號及該輸出信號的邏輯互補信號； 延遲該輸出信號以獲得一第一延遲信號； 反轉該輸出信號的上升緣以利用一第一電晶體建立一等化信號的高對低瞬態；以及 反轉該第一延遲信號的下降緣以利用一第二電晶體建立該等化信號的低對高瞬態。
  16. 如請求項15所述之輸出等化方法，更包括： 延遲該輸出信號的該邏輯互補信號以獲得一第二延遲信號； 反轉該輸出信號的該邏輯互補信號的上升緣以利用一第三電晶體建立該等化信號的邏輯互補信號的高對低瞬態；以及 反轉該第二延遲信號的下降緣以利用一第四電晶體建立該等化信號的該邏輯互補信號的低對高瞬態。
  17. 如請求項16所述之輸出等化方法，其中該第一電晶體及該第三電晶體為N型金氧半電晶體，而該第二電晶體及該第四電晶體為P型金氧半電晶體。
  18. 如請求項15所述之輸出等化方法，更包括： 利用一對互補金氧半反相器交錯耦合該等化信號與該等化信號的該邏輯互補信號。
  19. 如請求項15所述之輸出等化方法，其中該第一電晶體為N型金氧半電晶體，而該第二電晶體為P型金氧半電晶體。
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