TW201531004A - 可提供可程式化之停滯時間的同步整流控制方法以及同步整流控制器 - Google Patents

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Abstract

實施例提供一種同步整流控制方法，包含有：提供一同步整流控制器，其具有一第一接腳；取樣該第一接腳上之一接腳電壓，以產生一取樣電壓；於產生該取樣電壓之後，提供一偵測電流，從該同步整流控制器，流出該第一接腳；依據該取樣電壓以及該接腳電壓，產生數個數位之停滯時間控制信號，並依據該等停滯時間控制信號，控制一整流開關，以決定該整流開關的一停滯時間。

Description

可提供可程式化之停滯時間的同步整流控制方法以及同步整流控制器
本發明大致係關於電源供應器之同步整流的控制方法與控制器。
電源供應器除了要求有精準的輸出電壓或是輸出電流之外，能量轉換效率(power conversion efficiency)往往也是業界非常在乎的規格之一。
第1圖為習知的一返馳式(flyback)開關式電源供應器10，作為開關式電源供應器的一例子。脈波寬度調變控制器14使功率開關20導通時，輸入電源VIN與輸入地26使變壓器18儲能；功率開關20關閉時，變壓器18透過整流二極體12對輸出電容17與負載16釋放能量，以建立輸出電源OUT(具有輸出電壓VOUT)與輸出地28。透過適當的回饋路徑，脈波寬度調變控制器14可以調整功率開關20的工作週期(duty cycle)，使輸出電源OUT符合想要的規格。
所有變壓器18輸出到輸出電容17與負載16的二次側電流ISEC，都必需經過整流二極體12。整流二極體12的順向偏壓大約是1V，固定 地耗損能量。為了降低整流二極體12之能量耗損，增加能量轉換效率，所以習知技術中，如同第2圖所示，已經發展了以一個整流開關24取代整流二極體12。這樣的技術稱為同步整流(synchronous rectification，SR)。開關式電源供應器30中之整流開關24需要被適當地控制，來模仿第1圖中之整流二極體12的動作。當功率開關20導通、變壓器18儲能時，整流開關24關閉。 當變壓器18處於放電狀態釋能時，整流開關24導通，提供一個低電阻低耗能之放電路徑，讓變壓器18對輸出電容17充電。當變壓器18放電完畢後，整流開關24也需要關閉，預防輸出電源OUT對變壓器18儲能。
一般而言，在變壓器18還沒有放電完畢之前，整流開關24 就需要關閉，可以預防炸機。在此說明書中，整流開關24關閉後到變壓器18完全放電完畢的這段時間，稱為停滯時間(dead time)TDEAD。停滯時間TDEAD需要非常小心的控制。如果停滯時間太長，就得不到降低能量耗損的好處。 如果停滯時間變成負值，意味著萬一整流開關24還在開啟時間時，功率開關20就切換成導通，則開關式電源供應器30有炸機的危險。隨著系統不同，停滯時間TDEAD的需求也往往不同，因此，停滯時間TDEAD最好能夠由系統廠商設定，可以程式化。
當控制整流開關24的一同步整流控制器以積體電路呈現 時，如何使同步整流控制器的接腳數目最少化，同時提供適切的可程式化之停滯時間，便是業界努力的課題。
實施例提供一種同步整流控制方法，包含有：提供一同步整流控制器，其具有一第一接腳；取樣該第一接腳上之一接腳電壓，以產生 一取樣電壓；於產生該取樣電壓之後，提供一偵測電流，從該同步整流控制器，流出該第一接腳；依據該取樣電壓以及該接腳電壓，產生數個數位之停滯時間控制信號，並依據該等停滯時間控制信號，控制一整流開關，以決定該整流開關的一停滯時間。
實施例提供一種同步整流控制器，用以控制一整流開關。該 同步整流控制器包含有一第一接腳、一電流源、一取樣電路、一誤差放大器、以及一類比數位轉換器。該電流源可選擇性的提供一偵測電流，流出該第一接腳。該取樣電路連接至該第一接腳，用以取樣該第一接腳上之一接腳電壓，以產生一取樣電壓。該誤差放大器架構來於該偵測電流被提供時，依據該接腳電壓以及取樣電壓，產生一類比的誤差信號。該類比數位轉換器架構來將該誤差信號轉換成數個數位之停滯時間控制信號。該等停滯時間控制信號可以決定該整流開關之一停滯時間。
10‧‧‧開關式電源供應器
12‧‧‧整流二極體
14‧‧‧脈波寬度調變控制器
16‧‧‧負載
17‧‧‧輸出電容
18‧‧‧變壓器
20‧‧‧功率開關
24‧‧‧整流開關
26‧‧‧輸入地
28‧‧‧輸出地
30‧‧‧開關式電源供應器
37‧‧‧體二極體
39‧‧‧偵測電阻
40‧‧‧開關式電源供應器
42‧‧‧同步整流控制器
44‧‧‧時序提供裝置
46‧‧‧放電時間記錄器
47‧‧‧更新裝置
48a、48b‧‧‧開關
50a‧‧‧電容
50b‧‧‧記錄電容
52‧‧‧電容
53‧‧‧開關
56‧‧‧電壓電流轉換器
58‧‧‧啟動器
60‧‧‧邏輯電路
62‧‧‧比較器
90、92‧‧‧電阻
102‧‧‧電流源
104‧‧‧開關
105‧‧‧開關
106‧‧‧取樣電路
108‧‧‧比較器
110‧‧‧運算放大器
112‧‧‧類比數位轉換器
114‧‧‧可變電阻
140、142、144、146、148、150、152‧‧‧步驟
DB0、DB1、DB2‧‧‧數位信號
DRV‧‧‧接腳
DTB0、DTB1、DTB2‧‧‧停滯時間控制信號
EN/DT‧‧‧接腳
GND‧‧‧接腳
ICHG‧‧‧充電電流
ISEC‧‧‧二次側電流
ISET‧‧‧偵測電流
OUT‧‧‧輸出電源
SBIAS‧‧‧信號
SDRV‧‧‧閘信號
SEN-BIAS‧‧‧致能信號
SINI‧‧‧起始信號
SNB‧‧‧順偏壓信號
SSAMPLE‧‧‧信號
SUPD‧‧‧更新信號
SYN‧‧‧接腳
tSTART‧‧‧開始時間
t0、t1、t2、t4、t5、t6‧‧‧時間點
TDEAD‧‧‧停滯時間
TDIS‧‧‧放電時間
TSAMPLE‧‧‧取樣時段
TSET‧‧‧設定時段
VCC‧‧‧接腳
VDS-NO-SYNC‧‧‧參考信號
VENDT‧‧‧接腳電壓
VENDT_SEN‧‧‧誤差信號
VQUESS‧‧‧預估時間信號
VIN‧‧‧輸入電源
VOUT‧‧‧輸出電壓
VRAISED‧‧‧電壓
VREAL‧‧‧當下時間信號
VREF‧‧‧參考電壓
VSEC‧‧‧二次側電壓
VSPL‧‧‧取樣電壓
VSYN‧‧‧電壓
第1圖為習知的一返馳式開關式電源供應器。
第2圖為習知的一同步整流電源供應器。
第3圖為依序本發明之一實施例的一返馳式開關式電源供應器。
第4圖舉例第3圖中的同步整流控制器42中之部分電路以及電阻90與92。
第5圖為一信號波形圖，相關於第4圖中之一些信號。
第6圖顯示依據本發明所實施的一控制方法。
第7圖顯示同步整流控制器42中，關於整流開關24的開啟時間控制電 路。
第8圖為第7圖中之一些信號時序圖。
在本說明書中，有一些相同的符號，其表示具有相同或是類 似之結構、功能、原理的元件，且為業界具有一般知識能力者可以依據本說明書之教導而推知。為說明書之簡潔度考量，相同之符號的元件將不再重述。
儘管本說明書以一返馳式開關式電源供應器作為一實施 例，但本發明並不限於此。舉例來說，本發明也可實施於降壓(buck)電源供應器、昇壓電源供應器(booster)、或是降昇壓電源供應器(buck-booster)。
第3圖為依序本發明之一實施例的一返馳式開關式電源供應 器40，其具有一同步整流控制器42，控制整流開關24。在此實施例中，同步整流控制器42為封裝好的一積體電路，具有接腳SYN、DRV、VCC、EN/DT以及GND。在不用來限制本發明的第3圖中，整流開關24以具有寄生之一體二極體(body diode)37的PMOS電晶體為例子。體二極體37連接於整流開關24的體極(body)與汲極(drain)之間。同步整流控制器42的接腳VCC連接到透過整流開關24整流過的輸出電源OUT，也是整流開關24的源極(source)。同步整流控制器42的接腳SYN，透過偵測電阻39，連接到整流開關24的汲極(drain)。整流開關24的源極短路到體極。同步整流控制器42的接腳GND連接到輸出地28。
同步整流控制器42的接腳EN/DT為一多功能接腳，可以提供 致能以及停滯時間設定的兩種功能。電阻90與92串連於輸出電壓VOUT與輸 出地28之間，而接腳EN/DT為電阻90與92之間的連接點。適當的選擇電阻90與92的電阻值，可以大約設定同步整流控制器42致能的條件以及停滯時間。
第4圖舉例第3圖中的同步整流控制器42中之部分電路以及 電阻90與92。
比較器108比較接腳EN/DT上的接腳電壓VENDT與一參考電 壓VREF，據以提供致能信號SEN-BIAS。當接腳電壓VENDT超過參考信號VREF時，致能信號SEN-BIAS致能，同步整流控制器42才開始使內部的電路工作，提供適當的時序。譬如說，在致能信號SEN-BIAS致能後，同步整流控制器42先進行內部停滯時間TDEAD的設定，然後才開始開關同步整流開關24。
電流源102提供了偵測電流ISET。當信號SBIAS致能，開關104 導通時，偵測電流ISET可以流出接腳EN/DT，成為電流IB，拉高接腳電壓VENDT。
取樣電路106在信號SBIAS禁能，開關105關閉時，取樣電壓 VSPL可以是接腳電壓VENDT的一個取樣結果。
運算放大器110以及周邊的電阻可以構成一個誤差放大器。 取樣電壓VSPL與接腳電壓VENDT的差，將被比例的放大，產生類比之誤差信號VENDT_SEN。
類比數位轉換器112可以將誤差信號VENDT_SEN轉換成數個數 位信號DB0、DB1與DB2。數個栓鎖電路可以栓鎖數位信號DB0、DB1與DB2，產生數位的停滯時間控制信號DTB0、DTB1與DTB2。在一實施例中，當停滯時間控制信號產生後，偵測電流ISET即可停止。在一實施例中，當內 部停滯時間TDEAD的設定完成後，停滯時間控制信號DTB0、DTB1與DTB2是維持不變。
可變電阻114的電阻值由停滯時間控制信號DTB0、DTB1與DTB2所決定，如同第4圖所示。
第5圖為一信號波形圖，相關於第4圖中之一些信號。
在開始時間tSTART，隨著輸出電壓VOUT的上升，接腳電壓VENDT超過參考電壓VREF，所以致能信號SEN-BIAS變成致能。同步整流控制器42被致能，所以依序產生了取樣時段TSAMPLE以及設定時段TSET。
在取樣時段TSAMPLE中，信號SSAMPLE致能，信號SBIAS禁能，偵測電流ISET無法流出接腳EN/DT。此時，接腳電壓VENDT大約與輸出電壓VOUT成比例，而取樣電壓VSPL大約等於接腳電壓VENDT。也因此，誤差信號VENDT_SEN大約為0。舉例來說，此時接腳電壓VENDT=VOUT * R92/(R90+R92)，其中R90與R92分別為電阻90與92的電阻值。
在設定時段TSET中，信號SSAMPLE禁能，信號SBIAS致能。此時，偵測電流ISET流出接腳EN/DT，所以接腳電壓VENDT大約會等於VOUT*R92/(R90+R92)+ISET*(R92∥R90)，其中，R92∥R90表示電阻90與92並聯的電阻值。因為信號SSAMPLE禁能，所以取樣電壓VSPL大致不變，等於VOUT * R92/(R90+R92)。誤差信號VENDT_SEN將大約等於ISET*(R92∥R90)*K，其中K為運算放大器110以及周邊的電阻所構成的誤差放大器之電壓增益(voltage gain)。此時數位信號DB0、DB1與DB2會反映出誤差信號VENDT_SEN的類比數位轉換結果，但是因為栓鎖電路的阻隔，停滯時間控制信號DTB0、DTB1與DTB2維持在跟取樣時段TSAMPLE中一樣的狀態。
在設定時段TSET之後，信號SSAMPLE致能，信號SBIAS禁能。因 此，偵測電流ISET停止流出接腳EN/DT。接腳電壓VENDT大約與輸出電壓VOUT成比例，而取樣電壓VSPL大約等於接腳電壓VENDT。信號SSAMPLE的上升緣使得栓鎖電路栓鎖了數位信號DB0、DB1與DB2，產生停滯時間控制信號DTB0、DTB1與DTB2。在一實施例中，當停滯時間控制信號產生後，偵測電流ISET即可停止。如同第5圖所示。停滯時間控制信號DTB0、DTB1與DTB2決定了可變電阻114的電阻值。在設定時段TSET之後，如果輸出電壓VOUT低於參考信號VREF，比較器108便可以據以禁能同步整流控制器42。
在設定時段TSET之後，同步整流控制器42依據可變電阻 114，控制同步整流開關24。可變電阻114決定了同步整流開關24的開啟時間(On time)，也同時決定了同步整流開關24的停滯時間TDEAD。因此，停滯時間TDEAD大致是關聯於ISET*(R92∥R90)*K。系統廠商可以選擇適當的電阻90與92，來設定停滯時間TDEAD。
依據以上的分析可知，接腳EN/DT是一多功能接腳。只要選 擇適當的電阻90與92，便可以決定輸出電壓VOUT何時可以致能同步整流控制器42，以及停滯時間TDEAD的期望值。
第6圖顯示依據本發明所實施的一控制方法，其說明請同時參閱第4圖與第5圖。
步驟140確認接腳電壓VENDT超過參考信號VREF，所以致能同步整流控制器42。
在步驟142中，接腳電壓VENDT被取樣，所以產生了取樣電壓VSPL。
步驟144提供了偵測電流ISET，使其流出接腳EN/DT。因此，接腳電壓VENDT會被拉高，變得跟取樣電壓VSPL不同。
步驟146依據接腳電壓VENDT與取樣電壓VSPL的差異，產生誤差信號VENDT_SEN。誤差信號VENDT_SEN的數位轉換結果，在步驟148中被栓鎖，而產生停滯時間控制信號DTB0、DTB1與DTB2。
步驟150使偵測電流ISET不再流出接腳EN/DT。
步驟152依據停滯時間控制信號DTB0、DTB1與DTB2，決定可變電阻114的電阻值，所以決定了同步整流開關24的開啟時間(On time)，也同時決定了同步整流開關24的停滯時間TDEAD。
第7圖顯示同步整流控制器42中，關於整流開關24的開啟時間控制電路，作為一個例子，說明可變電阻114如何影響停滯時間TDEAD。
時序提供裝置44依據接腳VCC上之輸出電壓VOUT與接腳SYN上之電壓VSYN，提供順偏壓信號SNB、起始信號SINI、以及更新信號SUPD。放電時間記錄器46提供當下時間信號VREAL，其大約表示體二極體37處於順偏壓時的時間，其大約是二次側電流ISEC大於零的時間，也可以大約是變壓器18對輸出電容17的放電時間TDIS。記錄電容50b提供預估時間信號VQUESS。更新裝置47在放電時間TDIS後的一預設時間(稍後將解釋)，依據當下時間信號VREAL來更新預估時間信號VQUESS，使其逼近當下時間信號VREAL。比較器62與邏輯電路60可以視為一開關控制器，依據預估時間信號VQUESS以及電壓VRAISED，在接腳DRV產生閘信號SDRV，控制整流開關24。
預估時間信號VQUESS代表的是體二極體37在此開關週期中，放電時間TDIS之一猜測值。稍後將解釋，在此實施例中，預估時間信號 VQUESS會用來決定整流開關24關閉的時間點，且預估時間信號VQUESS會隨著開關週期的增加，快速地往真實的放電時間TDIS逼近。
第8圖為第7圖中之一些信號時序圖，用以解釋第7圖中之一些可能之操作。請同時參閱第3圖之開關式電源供應器40。
第8圖之最上面的波形代表輸出電壓VOUT對二次側電壓VSEC的電壓差。在時間點t0，因為第3圖中之功率開關20轉為關閉，二次側電壓VSEC開始高過輸出電壓VOUT，時序提供裝置44提供一脈衝作為起始信號SINI。當二次側電壓VSEC大於輸出電壓VOUT時，體二極體37處於順偏壓，順偏壓信號SNB為邏輯上的1；相反的，當體二極體37處於逆偏壓時，順偏壓信號SNB為邏輯上的0。順偏壓信號SNB為1的時段，可以稱之為放電時間TDIS，如同第8圖所示。在第8圖中，於時間點t4，體二極體37變為逆偏壓，所以順偏壓信號SNB轉為邏輯上的0，宣告放電時間TDIS的結束。於時間點t4後的時間點t5，時序提供裝置44提供另一脈衝作為更新信號SUPD。
在時間點t0，因為起始信號SINI的脈衝，開關53將當下時間信號VREAL重置為0V。在時間點t1，起始信號SINI的脈衝結束。時間點t0到t1之間的時段，可以稱為一啟始時間(initial time)。
在時間點t1，電壓電流轉換器56依據接腳電壓VENDT，產生充電電流ICHG，透過可變電阻114，開始對電容52充電，在電容52之一端產生當下時間信號VREAL。當下時間信號VREAL會隨著放電時間TDIS增加而上升，直到放電時間TDIS結束。因此，當下時間信號VREAL可以視為一斜坡信號。在時間點t4之後，當下時間信號VREAL維持在其峰值，其代表了體二極體37在此開關週期中，處於順偏壓狀態的時段，也就是放電時間TDIS。
如同第7圖所示，電壓VRAISED與當下時間信號VREAL，分別表 示可變電阻114之兩端的電壓。在順偏壓信號SNB為邏輯上的1時，因為充電電流ICHG流經可變電阻114，所以電壓VRAISED會大於當下時間信號VREAL，如同第8圖所示。相對於當下時間信號VREAL，電壓VRAISED可視為一昇壓信號。 可變電阻114可以視為一偏壓提供器，分別提供一偏壓(offset voltage)，加給當下時間信號VREAL，來產生電壓VRAISED。而此偏壓的大小，受控於停滯時間控制信號DTB0、DTB1與DTB2。
在時間點t1，由於起始信號SINI的脈衝結束，啟動器58可以 設置(set)邏輯電路60中的SR正反器，使閘信號SDRV開始為邏輯上的1，如同第8圖所示。在此實施例中，因為整流開關24為一PMOS電晶體，所以閘信號SDRV為邏輯上之1時，閘信號SDRV為一相對之低電壓，整流開關24導通；當閘信號SDRV為邏輯上之0時，閘信號SDRV為一相對之高電壓，整流開關24關閉。整流開關24導通會使輸出電壓VOUT對二次側電壓VSEC兩者的差異突然的減小。第5圖上也顯示了參考信號VDS-NO-SYNC，其表示整流開關24沒有導通時，應該的輸出電壓VOUT對二次側電壓VSEC之間的差異。
在時間點t2，電壓VRAISED超過了預估時間信號VQUESS，所以 比較器62重設(reset)邏輯電路60中的SR正反器，使閘信號SDRV成為邏輯上的0，整流開關24關閉。輸出電壓VOUT對二次側電壓VSEC的差，此時回復到跟參考信號VDS-NO-SYNC一樣。簡單來說，當預估時間信號VQUESS與當下時間信號VREAL的差，低於可變電阻114所提供之偏壓時，整流開關24關閉。
時間點t2到t4之間的時段，如同第8圖所標示的，為停滯時間TDEAD。
在時間點t5，更新信號SUPD的脈衝先關閉開關48a，而後導通 開關48b。因此，當開關48a關閉時，電容50a可以先行記憶住當下時間信號VREAL。在開關48b導通時，因為電容50a與50b彼此短路，所以發生了電荷分享(charge sharing)，預估時間信號VQUESS因此被更新。舉例來說，如果電容50a與50b的電容值大約相等。更新後的預估時間信號VQUESS大約會等於更新前之預估時間信號VQUESS與當下時間信號VREAL的平均，如同第8圖所示。簡單來說，VQUESS=w*VQUESS+(1-w)*VREAL，其中w為介於0與1之間的一比例值，由電容50a與50b的電容值所決定。
在時間點t6，第3圖中之功率開關20再度轉為關閉，所以起 始信號SINI的脈衝出現，順偏壓信號SNB轉為邏輯上的1。時間點t0到t6之前的時段，可以視為一個開關週期。在時間點t6之後的開關週期，預估時間信號VQUESS也被更新，繼續往當下時間信號VREAL逼近，如同第8圖所示。
從以上電路操作之說明可知，每經過一個開關週期，預估時間信號VQUESS可能以電荷分享的方式，往當下時間信號VREAL之峰值逼近。這樣的逼近方式將會非常快速的使預估時間信號VQUESS很接近當下時間信號VREAL。可變電阻114所提供的偏壓，可以使得閘信號SDRV適時地在體二極體37變成逆偏壓前就關閉同步整流開關24，增加同步整流的能源轉換效率。因此，可變電阻114決定了同步整流開關24的開啟時間結束點，所以也決定了停滯時間TDEAD。採用可變電阻114來提供的偏壓，也比較不會受到製程、溫度等變化所影響。可變電阻114的電阻值，如同先前所述的，可以透過電阻90與92來程式化。
在穩定狀態(負載16長時間不變)時，停滯時間TDEAD的長 度，是由可變電阻114之電阻值決定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
42‧‧‧同步整流控制器
90、92‧‧‧電阻
102‧‧‧電流源
104‧‧‧開關
105‧‧‧開關
106‧‧‧取樣電路
108‧‧‧比較器
110‧‧‧運算放大器
112‧‧‧類比數位轉換器
114‧‧‧可變電阻
DB0、DB1、DB2‧‧‧數位信號
DTB0、DTB1、DTB2‧‧‧停滯時間控制信號
EN/DT‧‧‧接腳
ISET‧‧‧偵測電流
SBIAS‧‧‧信號
SEN-BIAS‧‧‧致能信號
SSAMPLE‧‧‧信號
VENDT‧‧‧接腳電壓
VENDT_SEN‧‧‧誤差信號
VOUT‧‧‧輸出電壓
VREF‧‧‧參考電壓
VSPL‧‧‧取樣電壓

Claims (12)

  1. 一種同步整流控制方法，包含有：提供一同步整流控制器，其具有一第一接腳；取樣該第一接腳上之一接腳電壓，以產生一取樣電壓；於產生該取樣電壓之後，提供一偵測電流，從該同步整流控制器，流出該第一接腳；依據該取樣電壓以及該接腳電壓，產生數個數位之停滯時間控制信號；以及依據該等停滯時間控制信號，控制一整流開關，以決定該整流開關的一停滯時間。
  2. 如申請專利範圍第1項之該同步整流控制方法，其中，該第一接腳係為一多功能接腳，該控制方法另包含有：在提供該偵測電流之前，當該接腳電壓超過一參考電壓時，致能該同步整流控制器。
  3. 如申請專利範圍第1項之該同步整流控制方法，包含有：比較該取樣電壓以及該接腳電壓，以產生一類比的誤差信號；將該誤差信號轉換成數個數位信號；以及栓鎖該等數位信號，以產生該等停滯時間控制信號。
  4. 如申請專利範圍第1項之該同步整流控制方法，包含有：依據該等停滯時間控制信號，控制一可變電阻；其中，該可變電阻係架構來決定該停滯時間。
  5. 如申請專利範圍第4項之該同步整流控制方法，包含有： 提供一充電電流，流經該可變電阻，對一電容充電，以在該可變電阻之兩端分別產生一斜坡信號以及一昇壓信號；在該整流開關關閉時，以該斜坡信號更新一預估時間信號；以及依據該預估時間信號以及該昇壓信號決定該整流開關的一開啟時間，因而決定了該停滯時間。
  6. 如申請專利範圍第1項之該同步整流控制方法，其中，當該偵測電流停止時，該接腳電壓大約比例於經過該整流開關整流後的一輸出電壓。
  7. 如申請專利範圍第1項之該同步整流控制方法，其中，當該數位之停滯時間控制信號產生後，停止該偵測電流。
  8. 一種同步整流控制器，用以控制一整流開關，包含有：一第一接腳；一電流源，可選擇性的提供一偵測電流，流出該第一接腳；一取樣電路，連接至該第一接腳，用以取樣該第一接腳上之一接腳電壓，以產生一取樣電壓；一誤差放大器，架構來於該偵測電流被提供時，依據該接腳電壓以及取樣電壓，產生一類比的誤差信號；以及一類比數位轉換器，架構來將該誤差信號轉換成數個數位之停滯時間控制信號；其中，該等停滯時間控制信號可以決定該整流開關之一停滯時間。
  9. 如申請專利範圍第8項之該同步整流控制器，其中，該類比數位轉換器將該誤差信號轉換成數個數位信號，並栓鎖該等數位信號，以產生該停滯時間控制信號。
  10. 如申請專利範圍第8項之該同步整流控制器，令包含有：一可變電阻，受控於該等停滯時間控制信號。
  11. 如申請專利範圍第8項之該同步整流控制器，包含有：一開啟時間控制器，架構來產生一斜坡信號以及一昇壓信號，包含有一可變電阻，受控於該等停滯時間控制信號；其中，該可變電阻可決定該斜坡信號與該昇壓信號之間的差異。
  12. 如申請專利範圍第11項之該同步整流控制器，其中，該開啟時間控制器包含有：一充電電流源以及一電容，該可變電阻連接於該充電電流源與該電容之間，該可變電阻之兩端分別提供該斜坡信號以及該昇壓信號；一更新電路，於該整流開關關閉時，以該斜坡信號更新一預估時間信號；以及一比較器，比較該預估時間信號以及該斜坡信號，以決定該整流開關之一開啟時間，因而決定該整流開關的該停滯時間。
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