TWI497894B

TWI497894B - 可使電源供應器在電壓波谷之谷底切換之電源控制器以及相關之控制方法

Info

Publication number: TWI497894B
Application number: TW102144148A
Authority: TW
Inventors: Yi Lun Shen; Yu Yun Huang
Original assignee: Grenergy Opto Inc
Priority date: 2013-12-03
Filing date: 2013-12-03
Publication date: 2015-08-21
Also published as: TW201524104A

Description

可使電源供應器在電壓波谷之谷底切換之電源控制器以及相關之控制方法

本說明書所揭示的技術大致相關於開關式電源供應器之電源控制器以及相關的控制方法，尤指可操作開關式電源供應器於準諧振模式(quasi-resonant mode)的電源控制器。

電源轉換器是種用來將電池或是市電所提供的電能，轉換成具有特定電壓或是電流的電能，來正確地提供電子設備適當的電能。當今，電子設備非常講究要環境友善，因此，電源轉換器的轉換效能是一個非常重要的課題。一般對於轉換效能的定義，是指電源轉換器的輸入電能為分母，而對負載的輸出電能為分子，所得到的比值。如果電源轉換器自身所消耗的電能越低，轉換效能就會越高。電源供應的相關產業們，都不斷地致力於追求更高的轉換效能。

不論是理論上或是實際上的結果，操作於準諧振模式下的電源轉換器都被證實了具有相當良好的轉換效率。第1圖顯示了可操作於準諧振模式下的開關式電源供應器10。

橋式整流器20提供了全波整流，將市電插座上的交流電源，轉換成直流輸入電源V_IN 。直流輸入電源V_IN 的電壓可能有類似英文字母M的波形，或是大致穩定在一個定值。電源控制器26可以是具有許多接腳的一積體電路，這些接腳可提供積體電路電連接到周邊的元件。透過驅動接腳GATE，電源控制器26週期地開關功率開關34。當功率開關34開啟時，變壓器的主繞組PRM開始儲能；當功率開關34關閉時，變壓器透過二次側繞組SEC與輔助繞組AUX釋放能量，來分別建立輸出電源V_OUT (供電給負載24)以及操作電源V_CC (供電給電源控制器26)。

電阻28與30組成了一分壓器，來偵測輔助繞組AUX上的跨壓V_AUX ，並在電源控制器26之回饋接腳FB上，提供了回饋電壓信號V_FB 。

第2圖顯示第1圖中的一些信號的波形。在時間t₀ ，驅動接腳GATE上的驅動信號V_GATE 快速的掉落，關閉了功率開關34，開始了關閉時間T_OFF 。在功率開關34與主繞組PRM之間的接點P上有信號V_P ，其突然的上升。跨壓V_AUX ，其大致會映射主繞組PRM之跨壓，在時間t₀ 也突然地變成正值。因為回饋電壓信號V_FB 大致是比例於跨壓V_AUX ，所以回饋電壓信號V_FB 在時間t₀ 也突然地變成正值。變壓器從時間t₀ ，開始釋放能量。

當變壓器於時間t₁ 完全釋放能量完後，大致上是因為主繞組PRM與接點P上之寄生電容所構成的震盪電路，跨壓V_AUX 開始震盪。第2圖中的跨壓V_AUX 之波形有三個波谷VL1、VL2以及VL3。這裡的波谷指的是跨壓V_AUX 大約小於0V的時候。如同第2圖所示，波谷VL3在還沒有結束前，關閉時間T_OFF 就結束了。一般，操作於準諧振模式之電源控制器會波谷出現時，開啟功率開關34，而這種技術也稱為波谷切換(valley switching)。如果功率開關34在跨壓V_AUX 位於一個波谷的最底部時剛好被開啟，那信號V_P 是從一個區域最小值開始被放電，所以就可以得到較小的切換損失(switching loss)。但是，事情總是很難那麼完美的。目前用來操作於準諧振模式的習知控制方法，大都是在波谷開始後，提供一段固定的延遲時間(delay time)T_d ，就開啟一個功率開關。如同第2圖所舉例的，功率開關34在波谷VL3開始一延遲時間T_d 後就被開啟。這裡的延遲時間T_d 是一種設計的結果，當積體電路製造出來後，就是一個固定不可變的常數。如果延遲時間T_d 沒有選好，沒有跟整個開關式電源供應器相匹配，那切換損失就不會是最佳化。

實施例揭示有一種電源控制器，適用於一開關式電源供應器。該開關式電源供應器包含有一功率開關。該電源控制器包含有一回饋接腳、一箝制電路、一峰值偵測器、一波谷偵測器、以及一延遲電路。該回饋接腳可電耦接至一變壓器之一輔助繞組。該箝制電路電連接至該回饋接腳，架構來提供一箝制電流，以箝制該回饋接腳之一電壓。該峰值偵測器電連接至該箝制電路，用以產生一峰值紀錄，其對應該箝制電流之一峰值。該波谷偵測器電連接至該回饋接腳，架構來提供一進入信號，其可以指出一電壓波谷之一起始時間點。該延遲電路架構來用以在該進入信號出現一延遲時間後，提供一觸發信號。該延遲時間隨著該峰值紀錄而變化，且該觸發信號可開啟該功率開關。

實施例揭示有一種電源控制器，適用於一開關式電源供應器。該開關式電源供應器包含有一功率開關。該電源控制器包含有一回饋接腳、一箝制電路、一底部偵測器、一波谷偵測器、以及一延遲電路。該回饋接腳可電耦接至一變壓器之一輔助繞組。該輔助繞組之一跨壓的一電壓波形可以提供一電壓波谷。該箝制電路電連接至該回饋接腳，架構來提供一箝制電流，以箝制該回饋接腳上之一電壓。該底部偵測器架構來提供一波谷信號，其大約可指出該電壓波谷之一谷底的出現。該波谷偵測器電連接至該回饋接腳，架構來提供一進入信號，以指出該電壓波谷之一起始時間點。該延遲電路架構來提供一參考信號。該參考信號對應該起始時間點開始到該谷底結束之間的一最佳化延遲時間。該延遲電路於該進入信號出現一延遲時間後，提供一觸發信號。該延遲時間不長於該最佳化延遲時間。該觸發信號可開啟該功率開關。

實施例揭示適用於一開關式電源供應器之一種控制方法。該開關式電源供應器包含有一變壓器以及一功率開關。該控制方法包含有：提供一箝制電流，以箝制一回饋接腳上之一電壓，其中，該回饋接腳係透過一電阻，電連接至該變壓器之一輔助繞組，且該輔助繞組之一跨壓可提供一電壓波谷；產生一峰值紀錄，其大致對應該箝制電流之一峰值；提供一進入信號，其可以指出該電壓波谷之一起始時間點；依據該峰值紀錄，提供一谷底信號，其大約可指出該電壓波谷之一谷底的出現；提供一參考信號，其對應該起始時間點開始到該谷底結束之間的一最佳化延遲時間；以及，於該谷底信號被致能，指出該谷底開始時，提供一觸發信號，其可開啟該功率開關。該起始時間點到該觸發信號被提供之間的一延遲時間，不會長於該最佳化延遲時間。

10‧‧‧開關式電源供應器

20‧‧‧橋式整流器

24‧‧‧負載

26‧‧‧電源控制器

28‧‧‧電阻

30‧‧‧電阻

34‧‧‧功率開關

60‧‧‧電源控制器

62‧‧‧FB箝制電路

64‧‧‧峰值偵測器

65‧‧‧波谷偵測器

66‧‧‧脫離偵測器

68‧‧‧進入偵測器

70‧‧‧底部偵測器

72‧‧‧延遲電路

74‧‧‧最大頻率限制器

76‧‧‧開啟時間控制器

80‧‧‧SR紀錄器

90‧‧‧NMOS

92‧‧‧NMOS

94‧‧‧比較器

96‧‧‧SR紀錄器

AUX‧‧‧輔助繞組

FB‧‧‧回饋接腳

GATE‧‧‧驅動接腳

I_CLMP ‧‧‧箝制電流

P‧‧‧接點

PRM‧‧‧主繞組

S_BOTTOM ‧‧‧谷底信號

S_EXIT ‧‧‧脫離信號

SEC‧‧‧二次側繞組

S_MAX-F ‧‧‧遮斷信號

S_P-GATE ‧‧‧信號

S_QRD ‧‧‧進入信號

S_QRD-TD ‧‧‧觸發信號

t₀ 、t₁ 、t₀₀ 、t₀₁ 、t₀₂ 、t₀₃ 、t₀₄ 、t₀₅ 、t₀₆ 、t₀₇ 、t₀₈ 、t₀₉ 、t₁₀ ‧‧‧時間

T_d ‧‧‧延遲時間

T_D-NEW ‧‧‧延遲時間

T_M ‧‧‧最佳化延遲時間

T_OFF ‧‧‧關閉時間

T_ON ‧‧‧開啟時間

V_A ‧‧‧偵測電壓

V_AUX ‧‧‧跨壓

V_CC ‧‧‧操作電源

V_D ‧‧‧參考電壓

V_FB ‧‧‧回饋電壓信號

V_GATE ‧‧‧驅動信號

V_IN ‧‧‧輸入電源

VL1、VL2、VL3‧‧‧波谷

V_OUT ‧‧‧輸出電源

V_P ‧‧‧信號

V_PEAK ‧‧‧峰值紀錄

V_TD ‧‧‧斜坡信號

第1圖顯示了可操作於準諧振模式下的開關式電源供應器10。

第2圖顯示第1圖中的一些信號的波形。

第3圖舉例依據本發明所實施的一電源控制器。

第4圖舉例FB箝制電路。

第5圖舉例峰值偵測器。

第6圖舉例第3圖中的底部偵測器。

第7圖舉例第3圖中的延遲電路。

第8圖顯示在第1圖中的電源控制器26被第3圖中的電源控制器60所取代時，其中一些信號的波形。

第3圖舉例依據本發明所實施的一電源控制器60。以下將以電源控制器60來取代第1圖中的電源控制器26，作為本發明的一實施例，來解說電源控制器60的操作。電源控制器60可以執行波谷切換，而且是在跨壓V_AUX 大約是位於一電壓波谷的底部時，開啟一功率開關。因此，在本發明的一些實施例中，切換損失可能可以最小化。

電源控制器60有FB箝制電路62、峰值偵測器64、波谷偵測器65、底部偵測器70、延遲電路72、最大頻率限制器74以及開啟時間控制器76。當電源控制器60取代第1圖中的電源控制器26時，回饋接腳FB透過電阻30電連接到輔助繞組AUX。

開啟時間控制器76架構來重置SR紀錄器(register)80，禁能在驅動接腳GATE上的驅動信號V_GATE ，藉此開始關閉時間T_OFF 。在一些實施例中，開啟時間T_ON 的長度，也就是驅動信號V_GATE 被致能的時間長度，取決於偵測在一輸出端(譬如第1圖中的輸出電源V_OUT )上的電壓或是電流所產生的一個信號。

當跨壓V_AUX 是負值時，FB箝制電路62提供一箝制電流I_CLMP ，用來箝制回饋電壓信號V_FB 於0V。FB箝制電路62也提供比例於箝制電流I_CLMP 的一偵測電壓V_A 給峰值偵測器64。峰值偵測器64追蹤偵測電壓V_A ，然後產生一峰值紀錄V_PEAK ，大約對應到偵測電壓V_A 的一峰值。為了可以追蹤後續電壓波谷中的峰值，當一個電壓波谷結束時，脫離信號S_EXIT 會被致能，導致峰值紀錄V_PEAK 被減少一點點。稍後將會說明，當電壓波谷越深，峰值紀錄V_PEAK 就會越大。

波谷偵測器65具有一進入偵測器68以及一脫離偵測器66。在不用來限制本發明的此例子中，在關閉時間T_OFF 內，當回饋電壓信號V_FB 掉低於0.1V時，進入偵測器68將送出一短脈衝，作為一進入信號S_QRD ，來指出一電壓波谷之一起始時間點。相反的，在關閉時間T_OFF 內，當回饋電壓信號V_FB 增加超過0.3V時，脫離偵測器66就發出另一個短脈衝，作為一脫離信號S_EXIT ，來指出該電壓波谷之一結束時間點。這裡的0.3V與0.1V僅僅是作為舉例說明，可以隨著設計上的喜好而以其他數值取代。在一些實施例中，一電壓波谷之一起始時間點可以是在偵測電壓V_A 超過一特定值的時候，而一電壓波谷之一結束時間點可以是偵測電壓V_A 減少到低於另一特定值的時候。

底部偵測器70比較峰值紀錄V_PEAK 與偵測電壓V_A ，以提供一谷底信號S_BOTTOM ，大致用來指出一電壓波谷之一谷底的出現。可了解的，正因為峰值紀錄V_PEAK 紀錄的大約是偵測電壓V_A 的峰值，而這個峰值一定是出現在一電壓波谷的一谷底，因此，如果一後續之電壓波谷之偵測電壓V_A 很接近峰值紀錄V_PEAK 時，那就是表示這後續之電壓波谷的一谷底大概出現了，所以谷底信號S_BOTTOM 就被致能。

在進入信號S_QRD 出現後的一延遲時間T_D-NEW 後，延遲電路72提供一觸發信號S_QRD-TD 。如同第3圖所示，觸發信號S_QRD-TD 可以設置SR紀錄器80，致能驅動接腳GATE上的驅動信號V_GATE ，來開啟一功率開關。跟先前技術中的固定延遲時間T_d 不一樣的，此處的延遲時間T_D-NEW 並不是一個定值，而是可能會隨著谷底信號S_BOTTOM 而改變。舉例來說，延遲時間T_D-NEW 可能在谷底信號S_BOTTOM 被致能時，就突然的中止。如同峰值紀錄V_PEAK 可以大致追蹤了後續電壓波谷的峰值，因此，谷底信號S_BOTTOM 被致能的時間點就可能隨著不同的電壓波谷而不一樣，因此，延遲時間T_D-NEW 的長度就會改變。稍後將解釋，這個延遲時間T_D-NEW 可以視為或是用來預測一電壓波谷的一谷底出現的時間點，因此可以用來開啟一功率開關，藉以降低開關一功率開關時的切換損失。

最大頻率限制器74提供一遮斷信號S_MAX-F ，以防止觸發信號S_QRD-TD 開啟一功率開關。譬如說，遮斷信號S_MAX-F 只有在開關週期超過16us後，才會被致能，如此就可以限制一開關式電源供應器的開關頻率不會高於60KHz。

第4圖舉例FB箝制電路62，其中NMOS 90有一閘電極大概偏壓在電壓V_nth ，而電壓V_nth 是NMOS 90的臨界電壓(threshold voltage)。如果跨壓V_AUX 是負值，NMOS 90會自動的提供箝制電流I_CLMP ，大約地箝制回饋電壓信號V_FB 在0V。依據箝制電流I_CLMP ，第4圖中的電流鏡提供一映射電流，使其流過一電阻來產生偵測電壓V_A 。

第5圖舉例峰值偵測器64，其中，當峰值紀錄V_PEAK 比偵測電壓V_A 小時，NMOS 92對一電容充電，來提升峰值紀錄V_PEAK ，因此可以追蹤偵測電壓V_A 的上升。當峰值紀錄V_PEAK 變的等於或是比偵測電壓V_A 大時，電容就不再被充電。因此，峰值紀錄V_PEAK 可以代表偵測電壓V_A 的一峰值。如果一電壓谷底越深，表示此電壓波谷的谷底越負，箝制電流I_CLMP 的峰值就需要越大才能夠箝制住回饋電壓信號V_FB ，所以峰值紀錄V_PEAK 會越大。脫離信號S_EXIT 可以指出該電壓波谷之一結束時間點，且會用來使該電容放電一點點，藉以在一電壓波谷結束時，稍稍的降低峰值紀錄V_PEAK 。

第6圖舉例第3圖中的底部偵測器70。如同先前所述的，偵測電壓V_A 很接近峰值紀錄V_PEAK 時，谷底信號S_BOTTOM 會被致能。在第6圖中，比較器94比較了偵測電壓V_A 與峰值紀錄V_PEAK ，且比較器94可能在其兩輸入端的某一端存在有一失調電壓(offset voltage)。舉例來說，當偵測電壓V_A 與0.1V的總和，增加超過峰值紀錄V_PEAK 時，SR紀錄器96就被設定，致能谷底信號S_BOTTOM ，來宣告一電壓波谷的一谷底的開始。類似的，當偵測電壓V_A 與0.1V的總和，掉到低於峰值紀錄V_PEAK 時，SR紀錄器96就被重置，禁能谷底信號S_BOTTOM ，來宣告一電壓波谷的一谷底的結束。在第6圖中，等效上跟驅動信號S_GATE 相同的信號S_P-GATE ，可用來重置SR紀錄器96，因為開啟時間T_ON 的開始，等同於一谷底的結束。

第7圖舉例第3圖中的延遲電路72。進入信號S_QRD 重置了斜坡信號V_TD ，使其從0V開始增加上升。因此，斜坡信號V_TD 代表了電壓波谷開始後所流逝的時間。參考電壓V_D 代表了一最佳化延遲時間T_M 。第7圖中的比較器可以在其二輸入端中的某一端有失調電壓(未顯示)。舉例來說，當斜坡信號V_TD 低於參考電壓V_D ，但與參考電壓V_D 的差異不大於一預設的失調電壓時，一短脈衝就會作為觸發信號S_QRD-TD 而被送出。換言之，如果一電壓波谷開始後所流逝的時間到了參考電壓V_D 所對應的最佳化延遲時間T_M ，觸發信號S_QRD-TD 會被致能而有一短脈衝，此短脈衝可能可以開啟一功率開關。此最佳化延遲時間T_M 限制了從一電壓波谷開始後，到延遲電路72真正發送出短脈衝時，實際的延遲時間T_D-NEW 。如果參考電壓V_D 沒有更新或是改變，那相當確定的，延遲時間T_D-NEW 絕對不會長於最佳化延遲時間T_M 。

當谷底信號S_BOTTOM 被致能時，斜坡信號V_TD 更新參考電壓V_D 。舉例來說，參考電壓V_D 被更新的與當下之斜坡信號V_TD 一樣。同時，觸發信號S_QRD-TD 會被致能而有一短脈衝，導致延遲時間T_D-NEW 比最佳化延遲時間T_M 來的短。參考電壓V_D 最後會記錄了，在谷底信號S_BOTTOM 被禁能時，也就是在一電壓波谷結束的那瞬間，斜坡信號V_TD 的值。

在時間t₀₀ 時，驅動信號V_GATE 被禁能，信號V_P 、跨壓V_AUX 、以及回饋電壓信號V_FB 都迅速地上升，開始了關閉時間T_OFF 。

在變壓器完全放電後，信號V_P 與跨壓V_AUX 開始震盪。在時間t₀₁ 、t₀₅ 與t₀₉ 時，跨壓V_AUX 幾乎掉到為負值，所以進入信號S_QRD 就出現了短脈衝，分別指出電壓波谷VL1、VL2與VL3的開始。類似的，在時間t₀₄ 與t₀₇ ，跨壓V_AUX 上升到大概為正值，脫離信號S_EXIT 就出現了短脈衝，用來指出電壓波谷VL1與VL2的結束。

如同第8圖所示的，以時間t₀₂ 到t₀₃ 之間的時段為例，峰值紀錄V_PEAK 追蹤偵測電壓V_A 。但是，如果偵測電壓V_A 從自己的峰值開始降低時，峰值紀錄V_PEAK 維持不變。在電壓波谷VL1與VL2結束時(時間t₀₄ 與t₀₇ )，經由脫離信號S_EXIT 所觸發，峰值紀錄V_PEAK 因電容放電而降低了一點點。

以時間t₀₂ 到t₀₃ 之間的時段為例，此時谷底信號S_BOTTOM 被致能，因為偵測電壓V_A 等於或是非常靠近峰值紀錄V_PEAK 。

斜坡信號V_TD 從時間t₀₁ 開始以一固定斜率開始上升。在時間t₀₂ ，谷底信號S_BOTTOM 被致能，所以參考電壓V_D 被斜坡信號V_TD 所更新。參考電壓V_D 的更新一直到谷底信號S_BOTTOM 在時間t₀₃ 被禁能後才停止。在時間t₀₂ ，當參考電壓V_D 第一次被更新的跟斜坡信號V_TD 一樣時，觸發信號S_QRD-TD 就被致能而產生一短脈衝，如同第8圖所示。但是，驅動信號V_GATE 依然停留在被禁能，因為遮斷信號S_MAX-F 當下是被禁能的。因此，電壓波谷VL1中所產生的延遲時間T_D-NEW 是從t₀₁ 到t₀₂ 的時間，大致上是由谷底信號S_BOTTOM 所決定，而谷底信號S_BOTTOM 係依據峰值紀錄V_PEAK 而產生。從電壓波谷的開始，到谷底信號S_BOTTOM 被禁能為止的這段時間，稱為最佳化延遲時間T_M 。最佳化延遲時間T_M 由參考電壓V_D 所記憶，所以參考電壓V_D 對應到最佳化延遲時間T_M 。

以上對電壓波谷VL1的時間內之信號產生與說明，也可以類推到電壓波谷VL2的時間內之信號產生與說明。

如同第8圖中的谷底信號S_BOTTOM 的波形所展示的，谷底信號S_BOTTOM 為致能的時間長度，將會在後續的電壓波谷中，越來越短。這是因為偵測電壓V_A 的峰值會隨著電壓波谷之增加而減少，而雖然峰值紀錄V_PEAK 在每次電壓波谷結束時稍稍的減小，但峰值紀錄V_PEAK 卻無法及時地追到偵測電壓V_A 的峰值下降速度。如同第8圖所示的，對於從時間t₀₉ 開始的電壓波谷VL3而言，谷底信號S_BOTTOM 為致能的時間長度，完全消失，因為峰值紀錄V_PEAK 一直都高於偵測電壓V_A 。只是，在時間t₁₀ ，觸發信號S_QRD-TD 還是被致能了，因為斜坡信號V_TD 上升超過了參考電壓V_D ，而參考電壓V_D 在先前的電壓波谷中已經被更新來記憶最佳化延遲時間T_M 。請注意，主繞組PRM與寄生電容所構成之震盪電路會有一個固定震盪週期，最佳化延遲時間T_M 大約會是此震盪週期的四分之一，而且最佳化延遲時間T_M 對於每個電壓波谷而言，大概都是一樣。這也是為什麼第8圖中的每個最佳化延遲時間T_M 都差不多一樣的原因。如果觸發信號S_QRD-TD 可以剛好在一個電壓波谷開始最佳化延遲時間T_M 後被致能，那準諧振模式幾乎是完美的執行，可以得到最佳化的切換損失。第8圖顯示的就是這樣的結果，其中電壓波谷VL3中的延遲時間T_D-NEW 就是跟最佳化延遲時間T_M 剛好一樣。觸發信號S_QRD-TD 在時間t₁₀ 被致能，此時遮斷信號S_MAX-F 已經被致能，所以驅動信號V_GATE 就跟著被致能，在時間t₁₀ 開啟了功率開關。

因為在觸發信號S_QRD-TD 的第二個短脈衝出現之後的時間t₀₈ ，遮斷信號S_MAX-F 才被致能，所以第8圖顯示的是在第三電壓波谷VL3的波谷切換。當然，只要遮斷信號S_MAX-F 能早一點被致能，就可以實現在第一或是第二電壓波谷(VL1或VL2)實施波谷切換。舉例來說，假設遮斷信號S_MAX-F 提早在第8圖中的時間t₀₁ 就被致能了，那可以推論的是，經歷過數個開關週期後，峰值紀錄V_PEAK 將會因為信號傳遞延遲的原因，最後會大約穩定在非常靠近偵測電壓V_A 的第一個峰值附近。正因為峰值紀錄V_PEAK 與偵測電壓V_A 的第一個峰值幾乎一樣，所以延遲時間T_D-NEW 會大致跟最佳化延遲時間T_M 一樣，也達到了最佳化的切換損失。

跟先前技術中固定的延遲時間T_d 不一樣的，本發明之實施例中的延遲時間T_D-NEW 依據谷底信號S_BOTTOM 而適應性地改變，谷底信號S_BOTTOM 會隨著峰值紀錄V_PEAK 而調整。依據以上之教導與分析，一電壓波谷之谷底出現的時間可以被記憶起來，因此依據本發明所實施的一電源控制器可以以一種最佳化的方式，來實現波谷切換，降低功率開關的切換損失。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。