TW201530702A - 積體電路結構及其製造方法 - Google Patents

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Abstract

一種方法，包括在半導體基材的第一主動區和第二主動區上分別形成第一襯墊氧化層和第二襯墊氧化層；形成和第一襯墊氧化層部份重疊的介電保護層；移除第二襯墊氧化層；以及在第二主動區上形成浮置閘極介電質。接著形成浮置閘極層，其包括在介電保護層上的第一部份以及在浮置閘極介電質上的第二部份。對浮置閘極層的第一部份和第二部份進行平面化。在浮置閘極層的第二部份上形成阻障層、控制閘極層和硬罩幕層。圖案化硬罩幕層、控制閘極層和阻障層以形成快閃記憶體單元用的閘極堆疊。

Description

邏輯兼容的快閃記憶體及其形成方法
本發明是有關於一種積體電路結構。
近年來快閃記憶體變得日益普及。典型的快閃記憶體包括具有安置於多個區塊中的大量記憶體單元的記憶體區。每一記憶體單元都被製成具有控制閘極和浮置閘極的場效電晶體。浮置閘極能夠留住電荷，且藉由一層薄氧化物與基材中所含的源極區和汲極區分隔開來。透過使電子從基材穿過前述氧化層注入浮置閘極，可將每一記憶體單元充電。抹除操作期間，藉由使電子穿隧到源極區或抹除閘，可以從浮置閘極移除前述電荷。因此，快閃記憶體單元中的資料取決於浮置閘極中是否存在電荷。
在本揭露的一些實施方式中，一種方法，包括在半導體基材的第一主動區和第二主動區上分別形成第一襯墊氧化層和第二襯墊氧化層；形成和第一襯墊氧化層部份重疊的介電保護層；移除第二襯墊氧化層；以及在第二 主動區上形成浮置閘極介電質。接著形成浮置閘極層，其包括在介電保護層上的第一部份和在浮置閘極介電質上的第二部份。對浮置閘極層的第一部份和第二部份進行平面化製程。在浮置閘極層的第二部份上形成阻障層、控制閘極層和硬罩幕層。圖案化硬罩幕層、控制閘極層和阻障層以形成用於快閃記憶體單元的閘極堆疊。
在一些本揭露的實施方式中，一種方法，包括在半導體基材的第一主動區和第二主動區上形成第一襯墊氧化層和第二襯墊氧化層；形成介電保護層，其包括和第一襯墊氧化層部份重疊的第一部份以及和第二襯墊氧化層部份重疊的第二部份；形成蝕刻遮罩以覆蓋介電保護層的第一部份；移除介電保護層的第二部份和第二襯墊氧化層；移除蝕刻遮罩；在第二主動區上形成浮置閘極介電質；以及形成浮置閘極層。浮置閘極層包括在介電保護層的第一部份上的第一部份以及在浮置閘極介電質上的第二部份。所述方法更包括對浮置閘極層的第一部份和第二部份進行平面化。在所述平面化製程之後，浮置閘極層的第一部份被完全移去，而介電保護層的第一部份曝露出來。
在另一些本揭露的實施方式中，一種積體電路結構包括半導體基材其包括主動區和快閃記憶體單元。快閃記憶體單元包括在第一主動區上的浮置閘極介電質、在浮置閘極介電質上的浮置閘極、在浮置閘極上的阻障層、在阻障層上的控制閘極、在控制閘極上的氮化物層、在氮化物層上的氧化物層，以及和浮置閘極的邊緣部份部份重 疊的控制閘極間隔物。控制閘極間隔物在控制閘極和氮化物層的側壁上。控制閘極間隔物包括具有垂直支部和水平支部的L型氧化物間隔物，而氮化物間隔物和L型氧化物間隔物的水平支部部份重疊。氮化物間隔物的頂端低於氧化物層的頂表面。
10‧‧‧基材
12‧‧‧STI區
30‧‧‧介電保護層
30A‧‧‧氮化物層
30B‧‧‧氧化物層
32‧‧‧光阻
36‧‧‧浮置閘極層
100、200‧‧‧元件區
120、220、222‧‧‧主動區
125、225‧‧‧硬罩幕
126、226‧‧‧襯墊氧化層
124、127、127’、224‧‧‧凹陷
136‧‧‧浮置閘極殘留物
156‧‧‧邏輯MOS元件
158‧‧‧閘極介電質
160‧‧‧閘極
162‧‧‧閘極間隔物
164‧‧‧源極/汲極區
234‧‧‧浮置閘極介電質(氧化物)
236、236’‧‧‧浮置閘極
238‧‧‧阻障層
238A、238C、242B、244A‧‧‧氧化物層
238B、242A、242C、244B‧‧‧氮化物層
240‧‧‧控制閘極層
242‧‧‧硬罩幕層
244‧‧‧控制閘極間隔物
245‧‧‧通道
246‧‧‧浮置閘極側壁間隔物
248‧‧‧氧化物層
250‧‧‧光阻
252‧‧‧共源極
254‧‧‧浮置閘極間介電質
256‧‧‧快閃記憶體單元
258‧‧‧多晶矽間氧化物
260‧‧‧汲極區
262‧‧‧抹除閘
264‧‧‧字元線
260‧‧‧源極和汲極區
△H‧‧‧高度差
透過以下實施方式同時閱讀隨附圖式最容易理解本揭露的各態樣。應理解的是，如同業界的標準作法，各種特徵未必是按比例繪示的。事實上，為了進行清楚的討論，各種特徵的尺寸可能經過任意縮放。
圖1A至11D繪示了使用兼容製程來形成邏輯金屬氧化物半導體(MOS)元件和快閃記憶體單元的中間階段的剖面圖和上視圖。
以下揭露提供了許多不同的實施方式或實施例，使描述之標的的各種特徵得以實現。下文描述了構件和安排方式的特定實例是為了簡化本揭露。這些內容當然僅是例示而已，其意不在構成限制。例如，在下文中描述第一特徵形成在第二特徵上或上方，可能包括形成直接接觸的第一和第二特徵的實施方式，也可能包括其他特徵形成於第一和第二特徵之間的實施方式，此時第一和第二特 徵就可能沒有直接接觸。此外，本揭露可能會在不同的實例中重複使用元件符號及/或字母。這些重複是為了進行簡單和清楚的說明，其本身並不表示在文中討論的各種實施方式及/或組態之間存在一定關係。
此外，在本文中，為了易於描述圖式所繪的某個元件或特徵和其他元件或特徵的關係，可能會使用空間相對術語，例如「在…下方」、「在…下」、「低於」、「在…上方」、「高於」和類似用語。這些空間相對術語意欲涵蓋元件使用或操作時的所有不同方向，不只限於圖式所繪的方向而已。裝置可以其他方式定向(旋轉90度或定於另一方向)，而本文使用的空間相對描述語則可相應地進行解讀。
根據一些實施方式，圖1A至11D繪示了使用與邏輯金屬氧化物半導體(MOS)元件的形成兼容的製程來形成快閃記憶體單元的中間階段的剖面圖。邏輯MOS元件156(圖11A)形成於邏輯MOS元件區100，而快閃記憶體單元256(圖11D)形成於快閃記憶體元件區200，其中邏輯MOS元件和快閃記憶體單元位於相同的基材10上，且是在同一塊晶片和晶圓中。邏輯MOS元件156可以是內核(core)MOS元件、高壓MOS元件、靜態隨機存取記憶體(SRAM)元件、類比MOS元件、輸入/輸出(IO)MOS元件或類似元件。
整份說明書中，每一圖號都包括數字以及跟隨該數字的字母A、B、C或D。除非提出其他具體說明， 否則，圖號包括字母A的圖式呈現的是邏輯元件區100的剖面圖，圖號包括字母B的圖式呈現的是快閃記憶體元件區200的剖面圖，圖號包括字母C的圖式呈現的是快閃記憶體元件區200的上視圖，而圖號包括字母D的圖式呈現的是快閃記憶體元件區200的另一剖面圖。此外，整份說明書中，圖號包括字母B的圖式呈現的剖面圖是得自穿過各上視圖中的剖線A-A的剖面，圖號包括字母D的圖式呈現的剖面圖則是得自穿過各上視圖中的剖線B-B的剖面。
參照圖1A、1B、1C和1D，形成包括半導體基材10的初始結構。半導體基材10可以由矽、鍺、III-V族化合物半導體等材料形成。圖1A繪示了邏輯元件區100，而圖1B、1C和1D分別繪示了快閃記憶體元件區200的剖面圖、上視圖和另一剖面圖。
在邏輯元件區100(圖1A)中，多個淺溝槽絕緣(STI)區12定義了位於其中的主動區120。在快閃記憶體元件區200(圖1B、1C和1D)中，多個STI區12定義了位於其中的主動區220。主動區220包括四隻支部(leg)，每一者都是用來形成快閃記憶體單元。主動區220的四隻支部藉由連接主動區222相互連接，連接主動區222的長度方向沿著和前述四隻支部的長度方向垂直的方向延伸。如圖1A和1B所示，襯墊氧化層126、226形成在主動區120和220上。襯墊氧化層126和226可以透過熱氧化法來形成。STI區12的頂表面高於襯墊氧化層 126和226的頂表面，因此在STI區12之間留下凹陷124和224。凹陷124和224是為了移除用於形成STI區12的硬罩幕(以虛線125和225繪示之)而形成的。
圖1A還繪示了一塊包括凹陷127的大型STI區12。凹陷127是來自於對STI區12進行化學機械研磨(CMP)時的碟化(dishing)效應(所謂圖案負載效應)，其中硬罩幕125和225(圖1A和1B)作為CMP停止層。
圖2A、2B、2C和2D繪示了在圖1A、1B、1C和1D所示的結構上形成介電保護層30。在一些實施方式中，保護層30是單一的均質層，其例如可以由氮化矽形成。在其他的實施方式中，保護層30包括氮化物(例如氮化矽)層30A和氮化物層30A上的氧化物(例如氧化矽)層30B。在一些實施方式中，保護層30中的氮化物層具有範圍介於約50Å和約500Å之間的厚度，而保護層30中的氧化物層也具有範圍介於約50Å和約500Å之間的厚度。在元件區100中，凹陷127’可能形成在介電保護層30中。
接著，形成光阻32(圖2A)並將其圖案化以覆蓋邏輯元件區100，同時快閃記憶體元件區200不受覆蓋。然後透過蝕刻移除保護層30在元件區200中的部份，其中例如可使用稀釋HF來蝕刻氧化物層30B，使用H3PO4來蝕刻氮化物層30A。元件區200中的襯墊氧化層226接著受到蝕刻，曝露出主動區220。
在後續的步驟中光阻32被移除。浮置閘極介電質234(圖3B)形成。浮置閘極介電質234可由氧化物形成，且因此在下文被稱為浮置閘極氧化物234。其他像是氮化物、高介電常數(high-k)介電質或類似物的介電材料也都可以使用。浮置閘極氧化物234接著形成在主動區220的頂表面上，如圖3B所示。示範性的形成方法例如包括熱氧化法，使主動區220的頂表面受到氧化而形成氧化矽。在這些製程期間，留在元件區100的介電保護層30也會受到氧化。
然後，如同也呈現在圖3A和3B中的，以均厚沈積(blanket deposit)形成浮置閘極層36。在一些示範性實施方式中，浮置閘極層36包括多晶矽。或者，其他導電材料或電荷捕捉材料也可以使用。浮置閘極層36若由多晶矽形成，可被p型或n型雜質植入，接著經由退火來活化植入的雜質。
接著進行平坦化製程(例如CMP)以移除浮置閘極層36的多餘部份，其中所謂多餘部份是指STI區12的頂表面上的部份。元件區100和200中所得的結構呈現於圖4A、4B、4C和4D。參照圖4B，在元件區200中，浮置閘極層36的剩餘部份填滿了凹陷224(圖1B)，其中所述剩餘部份被稱為浮置閘極236。浮置閘極236自動對準(self-align)主動區220。在後續步驟中，進行氧化物濕式蝕刻浸潤以稍微降低STI區12的頂表面，藉此調整STI區12的高度。
CMP的結果使得元件區100中大部分的浮置閘極層36都被移除了。然而浮置閘極層36填入於凹陷127’(圖2A)的部份很有可能存留下來。這個浮置閘極層36的部份下文稱之為浮置閘極殘留物136(圖4A)。浮置閘極殘留物136有著碟形底部和平面化的頂表面(和介電層30的頂表面和浮置閘極236的頂表面位於實質上相同的水平面)。氧化物層30B是很好的CMP停止層。因此，形成氧化物層30B可以改善CMP製程，雖然介電保護層30中的氮化物也可以在進行浮置閘極層36的平面化時作為CMP停止層。
然後依序形成阻障層238(圖5B和5D)、控制閘極層240以及硬罩幕層242。元件區100和200中所得的結構呈現於圖5A、5B、5C和5D。阻障層238可具有氧化物-氮化物-氧化物(ONO)結構。在一些示範性實施方式中，阻障層238包括氧化物層238A、在氧化物層238A上的氮化物層238B以及在氮化物層238B上的氧化物層238C。在其他的實施方式中，也可以使用其他材料，像是單一氧化物層、單一高介電常數層、單一氮化物層以及由前述材料構成的多層結構。控制閘極層240可包括多晶矽，也可以使用其他導電材料。硬罩幕層242可包括氮化物-氧化物-氮化物(NON)結構。例如，硬罩幕層242可包括氮化物層242A、在氮化物層242A上的氧化物層242B以及在氧化物層242B上的氮化物層242C。
然後如圖5D所示，進行圖案化步驟。在圖案 化步驟中，硬罩幕層242先被圖案化而形成硬罩幕(同以242表示)。接著蝕刻下方的控制閘極層240和阻障層238，以分別形成控制閘極(同以240表示)和阻障層(同以238表示)。浮置閘極236的一部分因此曝露出來，如圖5D所示。
在元件區200中沈積前述堆疊層結構238、240和242時，同樣的層結構也在元件區100中沈積。在元件區200中對前述堆疊層結構238、240和242進行圖案化時，這些疊層將從元件區100移除(利用未繪示的同一個蝕刻遮罩)。因此，如圖5A所示，浮置閘極殘留物136和介電保護層30曝露出來。
然後，控制閘極間隔物244(圖6C和6D)形成在控制閘極240和硬罩幕242的側壁上。元件區100和200中所得的結構呈現於圖6A、6B、6C和6D。在控制閘極間隔物244形成之後，對曝露出來的浮置閘極236和浮置閘極殘留物136進行均厚蝕刻(blanket etching)。如圖6D所示，控制閘極間隔物244先形成。在一些示範性實施方式中，每一控制閘極間隔物244包括L型氧化物(如氧化矽)層244A和位於氧化物層244A的水平支部上的氮化物(如氮化矽)層244B。氮化物層244B的頂端高過於硬罩幕層242中氧化物層242B的頂表面。
對浮置閘極236的蝕刻(圖5D)造成彼此分離的多個浮置閘極236’(圖6C和6D)，其中每一浮置 閘極236’可被用來形成一個快閃記憶體單元。浮置閘極236的蝕刻可以是異向性的，且在一些實施方式中可停止於浮置閘極介電質234。控制閘極間隔物244因此和浮置閘極236’的邊緣部份重疊。此外，浮置閘極236的蝕刻可以是不使用光罩的均厚蝕刻。因此，在元件區100中，浮置閘極殘留物136(圖5B)被移除，從而再度形成凹陷127’，如圖6A所示。
從圖6A和6D可以清楚見到，形成介電保護層30之後，在浮置閘極236經受蝕刻期間，介電保護層30保護它下方的襯墊氧化物126和主動區120。這消除了襯墊氧化層126被蝕穿而使主動區120受到損傷的可能性。作為比較，假設介電保護層30未形成，如參照圖5A可見的，浮置閘極殘留物136除了在此處所繪示者之外，還會擴張進入介電保護層30所佔據的空間。換句話說，圖5A中的介電保護層30也會變成浮置閘極殘留物136的一部分。而結果是，在元件區100中，浮置閘極殘留物136將會相當厚，且會直接位在主動區120上。為了保證這麼厚的浮置閘極殘留物136被完全移除掉，浮置閘極236的蝕刻製程將會被拉長。這會讓蝕刻製程難以控制，而且襯墊氧化層126很有可能在上方的浮置閘極236經蝕刻以後被蝕穿，主動區120將會受到損傷。
也如圖6D所示，進行字元線通道植入以在主動區220中形成字元線通道245。通道245可以是p型或n型。例如，若後續形成的源極和汲極區260(圖11D) 為p型，通道245就是N型。反之，若後續形成的源極和汲極區260(圖11D)為n型，通道245就是P型。
接著將浮置閘極側壁間隔物246(圖7C和7D)形成在浮置閘極236’的側壁上。元件區100和200中所得的結構呈現於圖7A、7B、7C和7D。浮置閘極側壁間隔物246的形成可包括在元件區100和200中形成均厚的介電層，並且進行異向性蝕刻以移除水平部份，垂直部份則保留下來，成為浮置閘極側壁間隔物246。因為元件區100有平面化的頂表面，在元件區100中不會留下浮置閘極側壁間隔物，如圖7A所示。
接著以均厚蝕刻製程對保護層30(圖7A)進行蝕刻，其中不針對蝕刻製程形成任何光阻(或其他蝕刻遮罩)。在元件區100和200中所得的結構呈現於圖8A、8B、8C和8D。如圖8A所示，在蝕刻之後，元件區100中的襯墊氧化物126曝露出來。參照圖8D，在均厚蝕刻期間，因為沒有形成覆蓋元件區200的光阻，控制閘極間隔物244的一部分(例如控制閘極間隔物部份244B，可由氮化物形成)也會被蝕刻。其結果是控制閘極間隔物部份244B的頂端會低於硬罩幕部份242B(可由氧化矽形成)的頂表面。在一些示範性實施方式中，此高度差△H可在介於約50Å和約500Å的範圍內。
接著沈積可包括氧化物(例如氧化矽)的氧化物層248(圖9D)，並將其圖案化。氧化物層248被形成為一層均厚層，覆蓋著元件區100和200中各結構的頂 表面和側壁。氧化物層248可藉由沈積來形成。也可在此階段形成用於高電壓MOS元件的閘極氧化物(未繪示)。然後形成光阻250(圖9D)並將其圖案化。光阻250的邊緣和控制閘極240和浮置閘極236’重疊。氧化物層248和浮置閘極側壁間隔物246曝露出來的部份被移除，產生圖9D所示的結構。因為沒有光阻覆蓋著元件區100，氧化物層248在元件區100中的部份也被移除了，如圖9A所示。
使用光阻250作為植入遮罩進行植入製程，在主動區220中形成共源極252。共源極252由兩個記憶體單元共享。在一些實施方式中，共源極252是重摻雜n型區，例如可以具有濃度高於約1019/cm3的n型雜質。在植入以後，移除光阻250。
接著形成浮置閘極間介電質254，如圖10D所示。在元件區100和200中的結構如圖10A、10B、10C和10D所示。浮置閘極間介電質254被沈積為一層均厚層，且位於氧化物層248上。浮置閘極間介電質254也形成在閘極堆疊的側壁上。
圖11A、11B、11C和11D繪示了快閃記憶體單元256和邏輯MOS元件156的剩餘部份的形成。記憶體單元256(圖11D)的形成包括形成多晶矽間氧化物(Inter-Poly Oxide，IPO)258、汲極區260、抹除閘262和字元線264。IPO 258例如可以透過熱氧化法來形成。汲極區260可以是藉由植入形成的n型區。抹除閘 262和字元線264可以是例如經n型雜質摻雜的多晶矽區。
邏輯MOS元件156(圖11A)的形成包括如圖10A所示的移除襯墊氧化物126A，形成閘極介電質158，形成閘極160。在閘極160的側壁上形成閘極間隔物162，以及在主動區120中形成源極/汲極區164。本文不討論這些形成過程的細節。
如圖11D所示，在最終結構之中，控制閘極間隔物部份244B的頂端會低於硬罩幕部份242B(可由氧化矽形成)的頂表面。在一些示範性實施方式中，此高度差△H可在介於約50Å和約500Å的範圍內。
本揭露的實施方式有一些具優勢的特徵。因為介電保護層的形成，邏輯元件區中的浮置閘極殘留物在浮置閘極層的CMP之後變薄很多。在CMP之後，浮置閘極層不會殘留物留在邏輯元件區的主動區上。因此，後續從邏輯元件區移除浮置閘極殘留物時，不僅移除浮置閘極殘留物很容易，介電保護層也會保護著下方的主動區。因此，邏輯MOS元件的主動區不會受到損傷，且快閃記憶體元件的形成和邏輯MOS元件的形成可以兼容。
在本揭露的一些實施方式中，一種方法，包括在半導體基材的第一主動區和第二主動區上分別形成第一襯墊氧化層和第二襯墊氧化層；形成和第一襯墊氧化層部份重疊的介電保護層；移除第二襯墊氧化層；以及在第二主動區上形成浮置閘極介電質。接著形成浮置閘極層，其 包括在介電保護層上的第一部份和在浮置閘極介電質上的第二部份。對浮置閘極層的第一部份和第二部份進行平面化製程。在浮置閘極層的第二部份上形成阻障層、控制閘極層和硬罩幕層。圖案化硬罩幕層、控制閘極層和阻障層以形成用於快閃記憶體單元的閘極堆疊。
在一些本揭露的實施方式中，一種方法，包括在半導體基材的第一主動區和第二主動區上形成第一襯墊氧化層和第二襯墊氧化層；形成介電保護層，其包括和第一襯墊氧化層部份重疊的第一部份以及和第二襯墊氧化層部份重疊的第二部份；形成蝕刻遮罩以覆蓋介電保護層的第一部份；移除介電保護層的第二部份和第二襯墊氧化層；移除蝕刻遮罩；在第二主動區上形成浮置閘極介電質；以及形成浮置閘極層。浮置閘極層包括在介電保護層的第一部份上的第一部份以及在浮置閘極介電質上的第二部份。所述方法更包括對浮置閘極層的第一部份和第二部份進行平面化。在所述平面化製程之後，浮置閘極層的第一部份被完全移去，而介電保護層的第一部份曝露出來。
在另一些本揭露的實施方式中，一種積體電路結構包括半導體基材其包括主動區和快閃記憶體單元。快閃記憶體單元包括在第一主動區上的浮置閘極介電質、在浮置閘極介電質上的浮置閘極、在浮置閘極上的阻障層、在阻障層上的控制閘極、在控制閘極上的氮化物層、在氮化物層上的氧化物層，以及和浮置閘極的邊緣部份部份重疊的控制閘極間隔物。控制閘極間隔物在控制閘極和氮化 物層的側壁上。控制閘極間隔物包括具有垂直支部和水平支部的L型氧化物間隔物，而氮化物間隔物和L型氧化物間隔物的水平支部部份重疊。氮化物間隔物的頂端低於氧化物層的頂表面。
前文概述了幾種實施方式的特徵，使本技術領域中具有通常知識者更易於理解本揭露的態樣。所屬技術領域中具有通常知識者應理解，他們可以輕易地以本揭露作為基礎，設計或修改其他製程和結構，以實現和這些本文介紹的實施方式相同的目的及/或達到相同的優點。所述技術領域中具有通常知識者也應理解，此類均等架構，並不超出本揭露的意旨和範圍，他們可以在本揭露的意旨和範圍內做出各式各樣的改變、取代和變化。
10‧‧‧基材
200‧‧‧元件區
220‧‧‧主動區
234‧‧‧浮置閘極介電質
240‧‧‧控制閘極層
242A‧‧‧氮化物層
242B‧‧‧氧化物層
244B‧‧‧氮化物層
252‧‧‧共源極
256‧‧‧快閃記憶體單元
258‧‧‧多晶矽間氧化物
260‧‧‧汲極區
262‧‧‧抹除閘
264‧‧‧字元線

Claims (20)

  1. 一種方法，包括：形成一第一襯墊氧化層和一第二襯墊氧化層，分別在一半導體基材的一第一主動區和一第二主動區上；形成和該第一襯墊氧化層部份重疊的一介電保護層；移除該第二襯墊氧化層；形成一浮置閘極介電質在該第二主動區上；形成一浮置閘極層，其中該浮置閘極層包括在該介電保護層上的一第一部份和在該浮置閘極介電質上的一第二部份；進行該浮置閘極層的該第一部份和該第二部份的平面化製程；形成一阻障層、一控制閘極層和一硬罩幕層在該浮置閘極層的該第二部份上；以及圖案化該硬罩幕層、該控制閘極層和該阻障層，其中該控制閘極層的一剩餘部份形成一控制閘極。
  2. 如申請專利範圍第1項所述的方法，更包括：在該圖案化的步驟後，移除該浮置閘極層的該第一部份。
  3. 如申請專利範圍第2項所述的方法，其中移除該浮置閘極層的該第一部份的步驟包括不形成光阻遮罩的一均厚蝕刻。
  4. 如申請專利範圍第2項所述的方法，更包括： 移除該第一襯墊氧化層；在該第一主動區上形成一閘極介電質、一閘極和閘極間隔物；以及在該第一主動區中形成一源極區和一汲極區，其中該閘極介電質、該閘極、該閘極間隔物和該源極區和該汲極區內含於一邏輯金屬氧化物半導體(MOS)元件。
  5. 如申請專利範圍第1項所述的方法，其中在進行該平面化步驟之後，該浮置閘極層和該第一主動區重疊的一部份被完全移除，且其中該浮置閘極層更包括在該介電保護層的一凹陷中的一殘留物，該殘留物和鄰接該第一主動區的一淺溝槽絕緣區部份重疊。
  6. 如申請專利範圍第5項所述的方法，其中在進行該平面化步驟之後，該殘留物的一頂表面和該介電保護層的一頂表面實質上位於相同水平面。
  7. 如申請專利範圍第1項所述的方法，更包括：在該圖案化步驟之後，在該控制閘極的一側壁上形成一控制閘極間隔物；以及在形成該控制閘極間隔物後，蝕刻該浮置閘極層以形成一浮置閘極，其中該控制閘極和該浮置閘極內含於一快閃記憶體單元。
  8. 如申請專利範圍第1項所述的方法，其中形成該介電保護層包括沈積一氮化物層。
  9. 如申請專利範圍第8項所述的方法，其中形成該介電保護層更包括在該氮化物層上沈積一氧化物 層。
  10. 一種方法，包括：形成一第一襯墊氧化層和一第二襯墊氧化層在一半導體基材的一第一主動區和一第二主動區上；形成一介電保護層，其包括和該第一襯墊氧化層部份重疊的一第一部份以及和該第二襯墊氧化層部份重疊的一第二部份；形成一蝕刻遮罩以覆蓋在該介電保護層上的該第一部份；移除該介電保護層的該第二部份和該第二襯墊氧化層；移除該蝕刻遮罩；形成一浮置閘極介電質在該第二主動區上；形成一浮置閘極層，其中該浮置閘極層包括在該介電保護層的該第一部份上的一第一部份以及在該浮置閘極介電質上的一第二部份；以及進行該浮置閘極層的該第一部份和第二部份的平面化，其中在該平面化步驟之後，該浮置閘極層的該第一部份被完全移除，而該介電保護層的該第一部份曝露出來。
  11. 如申請專利範圍第10項所述的方法，更包括：形成一阻障層、一控制閘極層和一硬罩幕層在該浮置閘極層的該第二部份上；圖案化該硬罩幕層、該控制閘極層和該阻障層，其中該控制閘極層的一剩餘部份形成一控制閘極； 移除該第一襯墊氧化層；以及形成一邏輯金屬氧化物半導體(MOS)元件的一閘極堆疊在該第一主動區上。
  12. 如申請專利範圍第10項所述的方法，其中形成該介電保護層的步驟包括沈積一氮化物層。
  13. 如申請專利範圍第12項所述的方法，其中形成該介電保護層的步驟更包括在該氮化物層上沈積一氧化物層。
  14. 如申請專利範圍第10項所述的方法，其中在執行該平面化的步驟之後，該浮置閘極層和該第一主動區部份重疊的一部份被完全移除，且其中該浮置閘極層更包括在該介電保護層的一凹陷中的一殘留物，該殘留物和鄰接該第一主動區的一淺溝槽絕緣區部份重疊。
  15. 如申請專利範圍第14項所述的方法，其中在執行該平面化的步驟之後，該殘留物的一頂表面和該介電保護層的一頂表面實質上位於相同的水平面。
  16. 一種積體電路結構，包括：一半導體基材，包括一第一主動區；以及一快閃記憶體單元，包括：一浮置閘極介電質，在該第一主動區上；一浮置閘極，在該浮置閘極介電質上；一阻障層，在該浮置閘極上；一控制閘極，在該阻障層上；一氮化物層，在該控制閘極上；一氧化物層，在該氮化物層上；以及 一控制閘極間隔物，和該浮置閘極的一邊緣部份部份重疊，其中該控制閘極間隔物位於該控制閘極和該氮化物層的側壁上，且其中該控制閘極間隔物包括：一L型氧化物間隔物，包括一垂直支部和一水平支部；以及一氮化物間隔物，和該L型氧化物間隔物的該水平支部部份重疊，其中該氮化物間隔物的一頂端低於該氧化物層的一頂表面。
  17. 如申請專利範圍第16項所述的積體電路結構，更包括一附加氧化物層，其中該附加氧化物層和該垂直支部位於該氮化物間隔物的相對側上。
  18. 如申請專利範圍第16項所述的積體電路結構，更包括在該浮置閘極的一側壁上的一浮置閘間隔物。
  19. 如申請專利範圍第16項所述的積體電路結構，其中：該氮化物層的一底表面接觸該控制閘極的一頂表面；且該氧化物層的一底表面接觸該氮化物層的一頂表面。
  20. 如申請專利範圍第16項所述的積體電路結構，更包括一邏輯金屬氧化物半導體(MOS)元件，包括：在該半導體基材的一第二主動區上的一閘極介電質；在該閘極介電質上的一閘極；以及在該第二主動區中的源極和汲極區。
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