TW201523855A - 固體攝像裝置及其製造方法、及電子機器 - Google Patents

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Abstract

本技術係關於一種可削減步驟數、提高機械強度之固體攝像裝置及其製造方法、及電子機器。 本發明之固體攝像裝置包括：積層體，其係使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以第1半導體基板作為最上層貼合而成；及貫通連接部，其自第1半導體基板貫通第2半導體基板，而將形成於第1半導體基板之第1配線層與形成於第2半導體基板之第2配線層連接；且第1配線層係由Al或Cu形成。本技術例如可應用於背面照射型之CMOS影像感測器。

Description

固體攝像裝置及其製造方法、及電子機器
本技術係關於一種固體攝像裝置及其製造方法、及電子機器，特別關於一種可削減步驟數、提高機械強度之固體攝像裝置及其製造方法、及電子機器。
先前，已知有一種藉由與形成有配線層之表面為相反側之面接收光的背面照射型之固體攝像裝置。於該構造之固體攝像裝置中，光不會被配線層遮蔽而入射至受光部，故而可大幅提高感度。
而且，近年來，作為背面照射型之固體攝像裝置，提出有一種使包含像素區域之第1半導體基板與包含邏輯電路之第2半導體基板貼合的積層型之CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)影像感測器(例如，參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-96851號公報
於專利文獻1之固體攝像裝置中，以自第1半導體基板貫通第2半導體基板、且使形成於第2半導體基板之配線層的Al配線露出之方式形成有開口部。以此方式露出之Al配線可作為用以與外部之配線連接的電極墊而使用。
於此種構造中，為了將第1半導體基板與第2半導體基板接合，必須在於第2半導體基板上形成Al配線之後，藉由Al配線之嵌入而充分地實施平坦化。
然而，由於必須使Al配線具有對抗凸塊或焊接之強度，因此Al配線之膜厚必須設定為400nm以上(較佳為500nm以上)。於該情形時，為可藉由Al配線之嵌入而充分地進行平坦化，必須形成膜厚為Al配線之膜厚之1.5倍以上的絕緣膜，隨之，藉由CMP(Chemical Mechanical Polishing，化學機械拋光法)進行之平坦化之量增加。如此，存在如下傾向，即，若欲於第2半導體基板上，在接合面形成Al配線而非Cu配線，則步驟數增大。
而且，於第2半導體基板之配線層中，為了抑制配線間之介電率，可使用Low-k膜(低介電率膜)，但Low-k膜係楊氏模數低之材料，因此在於其上層形成有Al配線之情形時，存在如下之虞，即，無法承受由凸塊或焊接而引起之機械應力，而使配線層產生裂痕或剝離等。
進而，電極墊之開口部係貫通第1半導體基板之Si基板而形成，但存在如下可能性，即，由於凸塊或焊接之材料與Si基板接觸，而使電極墊間電性短路。因此，必須於第1半導體基板之Si基板之開口部附近設置絕緣間隔層，但此亦會成為步驟數增大之主要因素。
本技術係鑒於此種狀況而完成者，其係可削減步驟數、提高機械強度者。
本技術之一方面之固體攝像裝置包括：積層體，其係使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以上述第1半導體基板作為最上層貼合而成；及貫通連接部，其自上述第1半導體基板貫通上述第2半導體基板，而將形成於上述第1半導體基板之第1配線層與形成於上述第2半導體基板之第2配線層連接； 且上述第1配線層係由Al或Cu形成。
可形成為，上述第1半導體基板係背面朝上地與上述第2半導體基板貼合，且上述第1配線層係嵌入至上述第1半導體基板之背面側而形成。
可形成為，進而設置使上述第1配線層之上表面露出而形成之開口部，且上表面露出之上述第1配線層構成電極墊。
可形成為，上述第1配線層與上述第2配線層藉由複數個上述貫通連接部而連接。
可形成為，上述開口部形成於上述第1半導體基板之上述像素區域之外側。
可形成為，於上述第1半導體基板中，進而設置將上述第1配線層與較上述第1配線層形成於更下層之第3配線層連接的連接部，且上述連接部、上述第1配線層、及上述貫通連接部構成將上述第1半導體基板與上述第2半導體基板電性連接之基板間配線。
本技術之一方面之固體攝像裝置之製造方法包括如下步驟：使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以上述第1半導體基板作為最上層而貼合；形成貫通連接部，該貫通連接部係自上述第1半導體基板貫通上述第2半導體基板、且與形成於上述第2半導體基板之第2配線層連接；於上述第1半導體基板中，利用Al或Cu形成與上述貫通連接部連接之第1配線層。
本技術之一方面之電子機器包括固體攝像裝置，該固體攝像裝置包括：積層體，其係使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以上述第1半導體基板作為最上層貼合而成；及貫通連接部，其自上述第1半導體基板貫通上述第2半導體基板，而將形成於上述第1半導體基板之第1配線層與形成於上述第2半導體基板之第2配線層連接；且上述第1配線層係由Al或Cu形成。
於本技術之一方面，包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以第1半導體基板作為最上層而貼合；自第1半導體基板貫通第2半導體基板，形成於第1半導體基板之第1配線層與形成於第2半導體基板之第2配線層藉由貫通連接部而連接；第1配線層係由Al或Cu形成。
根據本技術之一方面，可削減步驟數，提高機械強度。
1‧‧‧固體攝像裝置
1a‧‧‧固體攝像裝置
1b‧‧‧固體攝像裝置
2‧‧‧像素
3‧‧‧像素區域(像素陣列)
4‧‧‧垂直驅動電路
5‧‧‧行信號處理電路
6‧‧‧水平驅動電路
7‧‧‧輸出電路
8‧‧‧控制電路
9‧‧‧垂直信號線
10‧‧‧水平信號線
12‧‧‧輸入輸出端子
21‧‧‧第1半導體基板
22‧‧‧第2半導體基板
23‧‧‧像素區域
24‧‧‧控制電路
25‧‧‧邏輯電路
30‧‧‧單位像素
31‧‧‧第1半導體基板
32‧‧‧半導體井區域
33‧‧‧源極/汲極區域
34‧‧‧n型半導體區域
35‧‧‧p型半導體區域
36‧‧‧閘極電極
38‧‧‧元件分離區域
39‧‧‧第1層層間絕緣膜
40‧‧‧Cu配線
41‧‧‧多層配線層
43a‧‧‧第1絕緣薄膜
43b‧‧‧第2絕緣薄膜
44‧‧‧連接導體
45‧‧‧第2半導體基板
46‧‧‧p型半導體井區域
47‧‧‧n型源極/汲極區域
48‧‧‧閘極電極
49‧‧‧第1層層間絕緣膜
50‧‧‧元件分離區域
53‧‧‧Cu配線
54‧‧‧連接導體
55‧‧‧多層配線層
56‧‧‧應力修正膜
60‧‧‧接著劑層
61‧‧‧抗反射膜
62‧‧‧第1層氧化膜
63‧‧‧氮化膜
64‧‧‧第2層氧化膜
71‧‧‧光阻劑
71a‧‧‧光阻劑
71b‧‧‧光阻劑
72‧‧‧開口部
73‧‧‧開口部
74‧‧‧連接孔
75‧‧‧貫通連接孔
76a~76d‧‧‧貫通連接孔
80‧‧‧絕緣膜
81‧‧‧連接部
81a‧‧‧積層體
82、83a~83d‧‧‧貫通連接部
84‧‧‧絕緣膜
85‧‧‧Al配線
86‧‧‧Al配線
87‧‧‧氧化膜
91‧‧‧遮光膜
92‧‧‧平坦化膜
93‧‧‧晶載彩色濾光片
94‧‧‧晶載透鏡
95‧‧‧晶載透鏡用之光阻劑
96‧‧‧開口部
110‧‧‧第1半導體基板
111‧‧‧第1半導體基板
112‧‧‧配線層
113‧‧‧保護層
114‧‧‧保護層
115‧‧‧絕緣層
116‧‧‧Al配線
117‧‧‧貫通電極
118‧‧‧層間絕緣層
120‧‧‧第2半導體基板
121‧‧‧第2半導體基板
122‧‧‧配線層
123‧‧‧Cu配線
124‧‧‧層間絕緣層
125‧‧‧接合面
200‧‧‧電子機器
201‧‧‧光學透鏡
202‧‧‧快門裝置
203‧‧‧固體攝像裝置
204‧‧‧驅動電路
205‧‧‧信號處理電路
D‧‧‧開口部之深度
FD‧‧‧浮動擴散
PD‧‧‧光電二極體
S11‧‧‧步驟
S12‧‧‧步驟
S13‧‧‧步驟
S14‧‧‧步驟
S15‧‧‧步驟
S16‧‧‧步驟
S17‧‧‧步驟
S18‧‧‧步驟
S19‧‧‧步驟
S20‧‧‧步驟
S21‧‧‧步驟
S22‧‧‧步驟
S23‧‧‧步驟
S24‧‧‧步驟
S25‧‧‧步驟
S26‧‧‧步驟
S27‧‧‧步驟
S28‧‧‧步驟
Tr1、Tr2‧‧‧像素電晶體
Tr3、Tr4‧‧‧MOS電晶體
Tr6、Tr7、Tr8‧‧‧MOS電晶體
圖1係表示本技術之一實施形態之固體攝像裝置之構成例的方塊圖。
圖2係對固體攝像裝置之構造進行說明之圖。
圖3係表示固體攝像裝置之構成例之剖面圖。
圖4係對固體攝像裝置之製造處理進行說明之流程圖。
圖5係對固體攝像裝置之製造處理進行說明之流程圖。
圖6係表示固體攝像裝置之製造步驟之圖。
圖7係表示固體攝像裝置之製造步驟之圖。
圖8係表示固體攝像裝置之製造步驟之圖。
圖9係表示固體攝像裝置之製造步驟之圖。
圖10係表示固體攝像裝置之製造步驟之圖。
圖11係表示固體攝像裝置之製造步驟之圖。
圖12係表示固體攝像裝置之製造步驟之圖。
圖13係表示固體攝像裝置之製造步驟之圖。
圖14係表示固體攝像裝置之製造步驟之圖。
圖15係表示固體攝像裝置之製造步驟之圖。
圖16係表示固體攝像裝置之製造步驟之圖。
圖17係表示固體攝像裝置之製造步驟之圖。
圖18係表示固體攝像裝置之製造步驟之圖。
圖19係表示固體攝像裝置之製造步驟之圖。
圖20係表示固體攝像裝置之製造步驟之圖。
圖21係表示固體攝像裝置之製造步驟之圖。
圖22係表示固體攝像裝置之製造步驟之圖。
圖23係表示固體攝像裝置之製造步驟之圖。
圖24係表示固體攝像裝置之製造步驟之圖。
圖25係表示固體攝像裝置之其他構成例之剖面圖。
圖26係表示固體攝像裝置之又一構成例之剖面圖。
圖27係表示本技術之一實施形態之電子機器之構成例之方塊圖。
以下，參照圖對本技術之實施形態進行說明。
<固體攝像裝置之構成>
圖1係表示本技術之一實施形態之固體攝像裝置之構成例之方塊圖。
固體攝像裝置1係作為CMOS(Complementary Metal Oxide Semiconductor)影像感測器而構成，於未圖示之半導體基板(例如Si基板)，包含複數個像素2規則地排列成2維陣列狀之像素區域(像素陣列)3、及周邊電路部而構成。
像素2包含光電轉換部(例如光電二極體)、及複數個像素電晶體(MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體)。複數個像素電晶體例如可由傳輸電晶體、重置電晶體、及放大電晶體3個電晶體構成，除此以外亦可追加選擇電晶體，而由4個電晶體構成。再者，單位像素之等效電路與一般者相同，故而省略詳細之說明。
而且，像素2既可構成為1個單位像素，亦可形成為共用像素構 造。該像素共用構造係複數個光電二極體共用浮動擴散(Floating Diffusion)及傳輸電晶體以外之其他電晶體的構造。
周邊電路部包括垂直驅動電路4、行信號處理電路5、水平驅動電路6、輸出電路7、及控制電路8。
控制電路8接收輸入時脈與指示動作模式等之資料，而且輸出固體攝像裝置1之內部資訊等資料。而且，控制電路8基於垂直同步信號、水平同步信號、及主時脈，生成成為垂直驅動電路4、行信號處理電路5及水平驅動電路6等之動作之基準的時脈信號及控制信號，並將該等信號輸入至垂直驅動電路4、行信號處理電路5、及水平驅動電路6等。
垂直驅動電路4例如係藉由移位暫存器而構成，選擇像素驅動配線，向所選擇之像素驅動配線供給用以驅動像素之脈衝，以列為單位驅動像素。即，垂直驅動電路4係以列為單位依序沿垂直方向選擇掃描像素區域3之各像素2，通過垂直信號線9將像素信號供給至行信號處理電路5，該像素信號係基於在各像素2之光電轉換部根據受光量而生成之信號電荷所形成。
行信號處理電路5例如配置於像素2之每行，對於自1列之像素2輸出之信號，針對每一像素行而進行雜訊去除等信號處理。具體而言，行信號處理電路5係進行用以除去像素2固有之固定圖像雜訊的CDS(Correlated Double Sampling，相關雙採樣)、信號放大、A/D(Analog/Digital，類比/數位)轉換等信號處理。於行信號處理電路5之輸出段，水平選擇開關(未圖示)連接於其與水平信號線10之間而設。
水平驅動電路6例如係藉由移位暫存器而構成，藉由依序輸出水平掃描脈衝，而依序選擇行信號處理電路5之各者，使來自行信號處理電路5之各者之像素信號輸出至水平信號線10。
輸出電路7對自行信號處理電路5之各者通過水平信號線10依序供給之信號，進行信號處理並予以輸出。輸出電路7既有例如僅進行緩存之情形，亦有進行黑位準調整、行不均修正、各種數位信號處理等之情形。
輸入輸出端子12與外部進行信號之交換。
<固體攝像裝置之構造>
其次，對應用本技術之固體攝像裝置之構造進行說明。
作為第1例，圖2上段所示之固體攝像裝置1a包括第1半導體基板21及第2半導體基板22。於第1半導體基板21搭載有像素區域23及控制電路24，於第2半導體基板22搭載有包含信號處理電路之邏輯電路25。而且，第1半導體基板21與第2半導體基板22相互電性連接，藉此構成作為1個半導體晶片之固體攝像裝置1a。
作為第2例，圖2下段所示之固體攝像裝置1b包括第1半導體基板21及第2半導體基板22。於第1半導體基板21搭載有像素區域23，於第2半導體基板22搭載有控制電路24、及包含信號處理電路之邏輯電路25。而且，第1半導體基板21與第2半導體基板22相互電性連接，藉此構成作為1個半導體晶片之固體攝像裝置1b。
<固體攝像裝置之剖面圖>
圖3係固體攝像裝置1之剖面圖。
詳細之說明將於下文敍述，但圖3所示之本實施形態之固體攝像裝置1係如圖2之固體攝像裝置1a般，構成為包含像素區域之第1半導體晶圓31與包含邏輯電路之第2半導體晶圓45以第1半導體晶圓31作為上層而貼合之積層體。
第1半導體晶圓31背面朝上地與第2半導體晶圓45貼合。即，固體攝像裝置1係積層型之背面照射型固體攝像裝置。
於第1半導體晶圓31之表面側(圖中下側)，形成有包含複數個Cu 配線40之多層配線層41，於第2半導體晶圓45之表面側(圖中上側)，形成有包含複數個Cu配線53之多層配線層55。
如此，利用所有Cu配線形成第2半導體晶圓45之多層配線層55，藉此可使其與第1半導體晶圓31之接合面平坦。
而且，於包含Si基板之第1半導體晶圓31，以嵌入至其背面側(圖中上側)之方式，形成有Al配線85、86。
如此，使Al配線85、86嵌入至包含Si基板之第1半導體晶圓31中，藉此可使像素面上大致平坦，故而可抑制塗佈晶載彩色濾光片(on-chip color filter)93之材料等時之刷塗不均。
再者，第1半導體晶圓31與嵌入至第1半導體晶圓31中而形成之Al配線85、86藉由絕緣膜84而不相互導通。
進而，於固體攝像裝置1，形成有複數個貫通連接部82、83a、83b、83c、83d，其等自第1半導體晶圓31貫通第2半導體晶圓45，而將第1半導體晶圓31之Al配線85、86與第2半導體晶圓45之Cu配線53連接。
於固體攝像裝置1中，Al配線85係與貫通連接部82、及將Al配線85與Cu配線40連接之連接部81一併構成將第1半導體晶圓31與第2半導體晶圓45電性連接的基板間配線。
而且，於第1半導體晶圓31，以使Al配線86之上表面露出之方式形成有開口部96，於固體攝像裝置1中，該上表面露出之Al配線86構成用以與外部之配線連接的電極墊。再者，開口部96及Al配線86形成於第1半導體晶圓31之像素區域之外側。
根據以上之構成，與於第2半導體基板之配線層形成有Al配線的先前之構造相比，無需藉由Al配線之嵌入而充分地實施平坦化，從而可削減步驟數。
而且，於第1半導體晶圓中，在Al配線之下層，形成有Si基板而 非包含Low-k膜之配線層，故而相對於由凸塊或焊接而引起之機械應力之耐受性變高，可提高電極墊下之機械強度。
而且，形成於第1半導體基板之Al配線係以嵌入至Si基板中之方式形成，但Al配線與Si基板藉由絕緣膜而絕緣，故而亦無需於第1半導體基板之Si基板之開口部附近設置絕緣間隔層，從而可進一步削減步驟數。
<固體攝像裝置之製造方法>
其次，使用圖4至圖26，對本實施形態之固體攝像裝置1之製造方法進行說明。圖4及圖5係對固體攝像裝置1之製造處理進行說明之流程圖，圖6至圖26係對固體攝像裝置1之製造步驟進行說明之圖。
首先，於步驟S11中，形成第1半導體基板。
具體而言，首先，如圖6所示，於第1半導體晶圓(以下，稱為第1半導體基板)31之成為各晶片部之區域，形成半成品狀態之影像感測器、即形成有像素區域23與控制電路24。即，於包含Si基板之第1半導體基板31之成為各晶片部之區域，形成成為各像素之光電轉換部之光電二極體(PD)，且於其半導體井區域32形成各像素電晶體之源極/汲極區域33。半導體井區域32係導入第1導電型例如p型雜質而形成，源極/汲極區域33係導入第2導電型例如n型雜質而形成。光電二極體(PD)及各像素電晶體之源極/汲極區域33係藉由來自基板表面之離子注入而形成。
光電二極體(PD)係包含n型半導體區域34與基板表面側之p型半導體區域35而形成。於構成像素之基板表面上介隔閘極絕緣膜而形成閘極電極36，藉由閘極電極36與一對源極/汲極區域33形成像素電晶體Tr1、Tr2。於圖6中，以2個像素電晶體Tr1、Tr2作為代表而表示複數個像素電晶體。鄰接於光電二極體(PD)之像素電晶體Tr1相當於傳輸電晶體，其源極/汲極區域相當於浮動擴散(FD)。各單位像素30藉由 元件分離區域38而分離。
另一方面，於控制電路24側，於第1半導體基板31形成構成控制電路之MOS電晶體。於圖6中，以MOS電晶體Tr3、Tr4作為代表，表示構成控制電路24之MOS電晶體。各MOS電晶體Tr3、Tr4係藉由n型源極/汲極區域33、及介隔閘極絕緣膜而形成之閘極電極36而形成。
繼而，於第1半導體基板31之表面上形成第1層層間絕緣膜39，其後，於層間絕緣膜39形成連接孔，再形成連接於特定之電晶體的連接導體44。於形成高度不同之連接導體44時，在包含電晶體上表面之整個面，藉由例如氧化矽膜而形成第1絕緣薄膜43a，藉由例如氮化矽膜而形成成為蝕刻終止層(etching stopper)之第2絕緣薄膜43b，並使兩者積層。於該第2絕緣薄膜43b上形成第1層層間絕緣膜39。第1層層間絕緣膜39係藉由如下步驟而形成，即例如於以10nm至150nm形成P-SiO膜(電漿氧化膜)之後，以50nm至1000nm形成NSG(No-dope Silicate Glass，無摻雜矽酸玻璃)膜或PSG(Phospho-Silicate Glass，磷矽酸玻璃)膜。其後，於以100nm至1000nm形成dTEOS膜(藉由電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成之氧化矽膜)之後，以50nm至200nm形成P-SiH4膜(電漿氧化膜)。
其後，於第1層層間絕緣膜39選擇性地形成深度不同之連接孔，直至到達成為蝕刻終止層之第2絕緣薄膜43b為止。繼而，以連續於各連接孔之方式，於各部選擇蝕刻相同膜厚之第1絕緣薄膜43a及第2絕緣薄膜43b，形成連接孔。然後，將連接導體44嵌入於各連接孔。
繼而，以連接於各連接導體44之方式，介隔層間絕緣膜39而形成複數層、於本例中為3層的Cu配線40，藉此形成多層配線層41。通常，為了防止Cu擴散，各Cu配線40係由未圖示之障壁金屬層覆蓋。障壁金屬層例如係藉由以10nm至150nm形成SiN膜、SiC膜而形成。而且，自第2層起之層間絕緣膜39係藉由以100nm至1000nm形成 dTEOS膜而形成。層間絕緣膜39與介隔障壁金屬層而形成之Cu配線40交替地形成，藉此形成多層配線層41。於本例中，多層配線層41係由Cu配線40形成，但亦可由利用其他金屬材料構成之金屬配線形成。
利用至此為止之步驟，形成半成品狀態之、包含像素區域23及控制電路24的第1半導體基板31。
返回至圖4之流程圖，於步驟S12中，形成第2半導體基板。
具體而言，如圖7所示，例如於包含矽之第2半導體基板(半導體晶圓)45之成為各晶片部之區域，形成半成品狀態之、包含用以進行信號處理之信號處理電路的邏輯電路25。即，於第2半導體基板45之表面側之p型半導體井區域46，以藉由元件分離區域50而分離之方式，形成構成邏輯電路25之複數個MOS電晶體。此處，以MOS電晶體Tr6、Tr7、Tr8來代表複數個MOS電晶體。各MOS電晶體Tr6、Tr7、Tr8係分別包含1對n型源極/汲極區域47、及介隔閘極絕緣膜而形成之閘極電極48而形成。邏輯電路25可由CMOS電晶體構成。
繼而，於第2半導體基板45之表面上，形成第1層層間絕緣膜49，其後，於層間絕緣膜49形成連接孔，再形成連接於特定之電晶體的連接導體54。於形成高度不同之連接導體54時，與上述同樣地，於包含電晶體上表面之整個面，積層第1絕緣薄膜43a、例如為氧化矽膜、及成為蝕刻終止層之第2絕緣薄膜43b、例如為氮化矽膜。於該第2絕緣薄膜43b上形成第1層層間絕緣膜49。然後，於第1層層間絕緣膜39選擇性地形成深度不同之連接孔，直至到達成為蝕刻終止層之第2絕緣薄膜43b為止。繼而，以連續於各連接孔之方式，於各部選擇蝕刻相同膜厚之第1絕緣薄膜43a及第2絕緣薄膜43b，形成有接孔。然後，將連接導體54嵌入於各連接孔。
其後，重複進行層間絕緣膜49之形成與複數層金屬配線之形成，藉此形成多層配線層55。於本實施形態中，與和形成於第1半導 體基板31上之多層配線層41之形成步驟相同之步驟同樣地，形成4層Cu配線53。
然後，被覆Cu配線53而形成層間絕緣膜49。Cu配線53上部之層間絕緣膜49係藉由如下步驟而形成，即例如於以500nm至2000nm形成HDP(High Density Plasma，高密度電漿體)膜(高密度電漿氧化膜)或P-SiO膜(電漿氧化膜)之後，於其上部進而以100nm至2000nm之厚度形成P-SiO膜。藉由以上方式，形成介隔層間絕緣膜49而形成之包含4層Cu配線53之多層配線層55。
然後，於多層配線層55上部，形成用以於第1半導體基板31與第2半導體基板45之貼合時減輕應力之應力修正膜56。應力修正膜56係藉由例如以100nm至2000nm形成P-SiN膜或P-SiON膜(電漿氧化氮膜)而形成。
利用至此為止之步驟，形成半成品狀態之、包含邏輯電路的第2半導體基板45。
返回至圖4之流程圖，於步驟S13中，使第1半導體基板與第2半導體基板貼合。
具體而言，如圖8所示，第1半導體基板31與第2半導體基板45係以彼此之多層配線層41、55面對面之方式貼合。貼合係藉由例如接著劑而進行。於藉由接著劑進行接合之情形時，於第1半導體基板31或第2半導體基板45之接合面之一側形成接著劑層60，經由該接著劑層60使兩者重疊而接合。於本實施形態中，構成有像素區域之第1半導體基板31配置於上層、第2半導體基板45配置於下層而貼合。
而且，於本實施形態中，經由接著劑層60使第1半導體基板31與第2半導體基板45貼合，此外，亦可藉由電漿接合而使兩者貼合。於電漿接合之情形時，於第1半導體基板31與第2半導體基板45之接合面，分別形成電漿TEOS膜、電漿SiN膜、SiON膜(擋止膜)、或SiC膜 等。對形成有該膜之接合面進行電漿處理而使其重疊，其後，進行退火處理使兩者接合。貼合處理較佳為於不對配線等造成影響之400℃以下之低溫製程中進行。
然後，以積層的方式貼合第1半導體基板31與第2半導體基板45，藉此形成包含2個異質基板之積層體81a。
於步驟S14中，使第1半導體基板薄壁化。
具體而言，如圖9所示，自第1半導體基板31之背面側進行研削、研磨而使第1半導體基板31薄壁化。該薄壁化係以光電二極體(PD)靠近該第1半導體基板31之背面側的方式進行。作為第1半導體基板31，使用將例如p型高濃度雜質層形成為蝕刻終止層(未圖示)之半導體基板，藉此可藉由蝕刻除去基板直至到達蝕刻終止層為止而使其平坦地薄壁化。於進行薄壁化之後，於光電二極體(PD)之背面形成用以抑制暗電流之p型半導體層。第1半導體基板31之厚度例如有750μm左右，但將其薄壁化至例如2μm至5μm左右為止。
先前，此種薄壁化係使另行準備之支持基板貼合於第1半導體基板31之多層配線層41側而進行。然而，於本實施形態中，將形成有邏輯電路25之第2半導體基板45兼用作支持基板，而進行第1半導體基板31之薄壁化。該第1半導體基板31之背面成為構成為背面照射型之固體攝像裝置時之光入射面。
於步驟S15中，形成抗反射膜、氧化膜、及氮化膜。
具體而言，如圖10所示，於第1半導體基板31之背面上形成抗反射膜61。抗反射膜61例如係藉由以5nm至100nm形成TaO2或HfO2而形成。包含TaO2或HfO2之抗反射膜61於第1半導體基板31之界面存在釘紮效應(pinning effect)，藉由該抗反射膜61可抑制於第1半導體基板31之背面側界面產生之暗電流。於形成抗反射膜61之後，進行退火處理，藉此進行自構成抗反射膜61之TaO2或HfO2之脫水。由於係藉由該 退火處理進行抗反射膜61之脫水，故而可防止於後續之步驟中形成之HDP膜等膜之剝離。
其後，於抗反射膜61上，藉由P-SiO膜等以100nm至1500nm之厚度形成第1層氧化膜62。進而，於第1層氧化膜62上形成氮化膜63，於氮化膜63上形成第2層氧化膜64。
於步驟S16中，進行Al配線部分之圖案開口。
具體而言，於第2層氧化膜64上，當塗佈光阻劑71而形成圖案之後，如圖11所示，藉由蝕刻而形成Al配線之開口部72及開口部73。於本實施形態中，為了於包含Si基板之第1半導體基板31中嵌入Al配線，必須將開口部72、73之深度d設定為所嵌入之Al配線之厚度加上形成於Al配線上之絕緣膜之厚度所得的深度。例如，當Al配線之厚度為600nm、形成於Al配線上之絕緣膜之厚度為200nm之情形時，開口部72、73之深度d設定為約1000nm。此處，當形成於第1半導體基板31上之抗反射膜61至氧化膜64之厚度為500nm之情形時，第1半導體基板31凹陷之深度為300nm。
於步驟S17中，開設有用以形成貫通連接部之貫通連接孔。
具體而言，如圖12所示，於塗佈光阻劑71a而形成圖案之後，藉由蝕刻而開設連接孔74。繼而，如圖13所示，於塗佈光阻劑71b而形成圖案之後，藉由蝕刻而開設貫通連接孔75、76a、76b、76c、76d。其結果，如圖14所示，於開口部72形成有連接孔74及貫通連接孔75，於開口部73形成有貫通連接孔76a~76d。連接孔74凹陷至即將到達形成於第1半導體基板之Cu配線40為止，貫通連接孔75、76a~76d係凹陷至即將到達形成於第2半導體基板之Cu配線53為止。
於步驟S18中，於包含連接孔74及貫通連接孔75之開口部72、與包含貫通連接孔76a~76d之開口部73形成絕緣膜，並進行回蝕。具體而言，例如於形成SiN膜之後，形成TEOS膜作為絕緣膜。藉此，如圖 15所示，形成如下狀態，即於開口部72、連接孔74及貫通連接孔75之側壁、及開口部73、連接孔76a~至76d之側壁，殘存有絕緣膜80。進而，形成如下狀態，即連接孔74之底部到達形成於第1半導體基板31之Cu配線40，貫通連接孔75、76a、76b、76c、76d之底部到達形成於第2半導體基板45之Cu配線53。
於步驟S19中，將金屬嵌入於連接孔74及貫通連接孔75、76a~76d。
於嵌入W作為金屬之情形時，首先，於實施適當之預處理之後，使Ti、TiN、Ta、TaN等高熔點金屬成膜而作為密接層，其後，實施橡皮布W-CVD。進而，藉由進行回蝕，如圖16所示，形成連接部81及貫通連接部82、83a、83b、83c、83d。
再者，連接部81及貫通連接部82、83a~83d並不限於W，亦可藉由Cu而形成。於該情形時，藉由Cu-Seed層與Cu鍍敷進行嵌入，其後，藉由IBE(Ion Beam Etching，離子束蝕刻)等進行全面回蝕(etch back)，藉此形成連接部81及貫通連接部82、83a~83d。
於步驟S20中，於開口部72、73形成絕緣膜。
具體而言，如圖17所示，以使連接部81及貫通連接部82、83a~83d之上表面開口之方式，於開口部72、73之側壁及底部圖案形成絕緣膜84。絕緣膜84例如具有積層有氮化膜及氧化膜之積層構造。如下所述，於開口部72、73嵌入有Al配線，但藉由絕緣膜84，可防止包含Si基板之第1半導體基板31與Al配線導通。
於步驟S21中，將Al配線材料嵌入於開口部72、73，並進行圖案化。藉此，如圖18所示，於開口部72形成有Al配線85，於開口部73形成有Al配線86。
於步驟S22中，嵌入氧化膜。
具體而言，如圖19所示，於形成有Al配線85之開口部72、及形 成有Al配線86之開口部73，嵌入氧化膜87。此處，以開口部72、73之嵌入有氧化膜87之部分與其他區域不形成階差之方式，藉由CMP進行平坦化。
於步驟S23中，形成遮光膜及平坦化膜。
具體而言，如圖20所示，於氧化膜64上，於形成有光電二極體(PD)之區域以外之區域形成遮光膜91，於其上形成平坦化膜92。遮光膜91例如係由W或Al等金屬形成。而且，遮光膜91既可由W與Ti(或Ta、TiN)積層而形成，亦可由Al與Ti(或Ta、TiN)積層而形成。於該情形時，例如，以50nm至500nm形成位於下層之膜，以5nm至100nm形成位於上層之膜。而且，平坦化膜92係藉由旋轉塗佈法等而塗佈。
於步驟S24中，形成彩色濾光片。
具體而言，如圖21所示，於平坦化膜92上，與各像素對應地形成例如紅色(R)、綠色(G)、藍色(B)之晶載彩色濾光片93。晶載彩色濾光片93係形成有含有各種顏色之顏料或染料的有機膜，且藉由實施圖案化，而形成於構成像素陣列之光電二極體(PD)上部。
其後，於步驟S25中，於包含晶載彩色濾光片93上部之像素陣列區域，使晶載透鏡材料94a成膜。作為晶載透鏡材料94a，可使用例如有機膜、或SiO、SiN、SiON等無機膜，且形成為3000nm至4500nm。
於步驟S27中，形成晶載透鏡用之光阻劑。
具體而言，如圖22所示，於與晶載透鏡材料94a上部之各像素對應之區域，以例如300nm至1000nm之厚度形成晶載透鏡用之光阻劑95。
於步驟S28中，藉由進行蝕刻處理而形成晶載透鏡。藉此，晶載透鏡用之光阻劑95之形狀被轉印於晶載透鏡材料94a上，如圖23所示，於各像素上部，形成晶載透鏡94。
然後，於步驟S29中，形成電極墊之開口部。
具體而言，於圖23之狀態下，形成有開設有與晶載透鏡94(晶載透鏡材料94a)上部之Al配線86對應之區域的光阻劑膜，於特定之蝕刻條件下，進行蝕刻直至Al配線86之上表面露出為止。藉此，如圖24所示，形成使Al配線86之上表面露出之開口部96。
Al配線86係經由自第1半導體基板31貫通第2半導體基板45而形成之貫通連接部83a~83d，而與形成於第2半導體基板45之Cu配線53電性連接。
而且，於開口部96，藉由使Al配線86之上表面露出，而使Al配線86構成為用以與外部之配線連接的電極墊。構成為電極墊之Al配線86較佳為於形成於各晶片之像素區域之外側的3邊或4邊各形成有複數個。
然後，由2個半導體基板積層而形成之積層體81a之後藉由切晶加工被分割成各晶片部，藉此，本實施形態之固體攝像裝置完成。
根據以上之處理，與於第2半導體基板之配線層形成Al配線之先前之方法相比，無需藉由Al配線之嵌入而充分地實施平坦化，從而可削減步驟數。
而且，於第1半導體基板中，於Al配線之下層，形成有Si基板而非包含Low-k膜之配線層，故而相對於由凸塊或焊接而引起之機械應力之耐受性變高，可提高機械強度。
而且，形成於第1半導體基板之Al配線係以嵌入至Si基板中之方式形成，但Al配線與Si基板藉由絕緣膜而絕緣，故而亦無需於第1半導體基板之Si基板之開口部附近設置絕緣間隔層，可進一步削減步驟數。
<其他構成例>
再者，以上，藉由4個貫通連接部83a、83b、83c、83d將作為電 極墊之Al配線86與第2半導體基板45之Cu配線53連接，但例如，如圖25所示，亦可藉由2個貫通連接部83a、83b進行連接等，只要其數量為複數即可。而且，亦可藉由1個貫通連接部將Al配線86與Cu配線53連接。
而且，以上，將第1半導體基板31與第2半導體基板45電性連接之基板間配線包括連接部81、貫通連接部82、及Al配線85，但亦可採用其他構成。
圖26係表示包括其他構成之基板間配線之、背面照射型之固體攝像裝置之構成例之剖面圖。
圖26所示之固體攝像裝置係使包含像素區域與控制電路之第1半導體基板110、及包含邏輯電路之第2半導體基板120貼合而構成。第1半導體基板110包括第1半導體基板111、及形成於第1半導體基板111之一面(表面)上之配線層112。而且，第2半導體基板120包括第2半導體基板121、及形成於第2半導體基板121上之配線層122。而且，第1半導體基板110與第2半導體基板120係使彼此之配線層112、122對向而貼合。於配線層112、122之表面，形成有接合面125。
第1半導體基板111之配線層112構成多層配線層，該多層配線層包含構成配線或電極等之複數層導體層、及使導體層間絕緣之層間絕緣層。於圖26之例中，於層間絕緣層118中，表示該複數個導體層中之、包含1個導體層的Al配線116。而且，於第1半導體基板111之另一面(背面)上，形成有包含絕緣層之保護層113、114。保護層113係除設置有下述貫通電極117之位置外，覆蓋第1半導體基板111之背面上之整個面而設置。保護層114係覆蓋於貫通電極117之露出面及保護層113上而設置於整個面。
第2半導體基板121之配線層122構成多層配線層，該多層配線層包含構成配線或電極等之複數層導體層、及使導體層間絕緣之層間絕 緣層。於圖26之例中，於層間絕緣層124中，表示該複數個導體層中之、包含1個導體層之Cu配線123。於Al配線116及Cu配線123，分別連接有未圖示之配線等，且連接於MOS電晶體等各種電路元件。
進而，圖26所示之固體攝像裝置包括貫通電極117，其自第1半導體基板111之背面，貫通配線層112、接合面125、及至配線層122之Cu配線123為止。貫通電極117形成於貫通保護層113、第1半導體基板111、及配線層112、122之開口部內。而且，貫通電極117之側面連接於Al配線116之開口部之內側面，貫通電極117之底面連接於Cu配線123之表面。如此，貫通電極117作為基板間配線，將配線層112之Al配線116與Cu配線123電性連接。
而且，於與貫通電極117接觸之第1半導體基板111之界面，設置有絕緣層115。貫通電極117貫通第1半導體基板111之背面上之保護層113，且端面露出於保護層113之表面。而且，覆蓋該貫通電極117之上表面與保護層113而設置有保護層114。
進而，於與貫通電極117接觸之第1半導體基板111之界面，設置有絕緣層115，藉此，確保貫通電極117與第1半導體基體11之絕緣性。
於如上構成之固體攝像裝置，亦可應用本技術。
再者，將第1半導體基板與第2半導體基板電性連接之構成不限於上述者，亦可進而為其他構成。
而且，以上，作為形成於第1半導體基板之第1配線層，係使用包含Al之Al配線，但亦可使用包含Cu之Cu配線、或包含其他金屬之金屬配線。
進而，以上，包含邏輯電路之第2半導體基板係由1層構成，但亦可由2層以上構成。即，本技術亦可應用於以第1半導體基板作為最上層之、包含3層以上之積層體的固體攝像裝置。
而且，本技術並不限於應用於固體攝像裝置，亦可應用於攝像裝置。此處，所謂攝像裝置係指數位靜態相機或數位攝像機等相機系統或行動電話機等具有攝像功能之電子機器。再者，亦存在搭載於電子機器之模組狀之形態，即，將相機模組作為攝像裝置之情形。
<電子機器之構成例>
此處，參照圖27，對應用本技術之電子機器之構成例進行說明。
圖27所示之電子機器200包括光學透鏡201、快門裝置202、固體攝像裝置203、驅動電路204、及信號處理電路205。於圖27中，表示有將上述本技術之固體攝像裝置1設置於電子機器(數位靜態相機)作為固體攝像裝置203之情形時的實施形態。
光學透鏡201使來自被攝體之像光(入射光)成像於固體攝像裝置203之攝像面上。藉此，於固體攝像裝置203內儲存一定時間信號電荷。快門裝置202控制對於固體攝像裝置203之光照射時間及遮光時間。
驅動電路204供給驅動信號，該驅動信號控制固體攝像裝置203之信號傳輸動作及快門裝置202之快門動作。根據自驅動電路204供給之驅動信號(時序信號)，固體攝像裝置203進行信號傳輸。信號處理電路205對自固體攝像裝置203輸出之信號進行各種信號處理。經過信號處理之影像信號或記憶於記憶體等記憶媒體、或輸出至監視器。
於本實施形態之電子機器200中，於固體攝像裝置203中，可削減步驟數，提高機械強度，因此，結果可提供一種低價且可靠性高之電子機器。
再者，本技術之實施形態不限定於上述實施形態，而可於不脫離本技術之主旨之範圍內進行各種變更。
進而，本技術可採取如下構成。
(1)
一種固體攝像裝置，其包括：積層體，其係使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以第1半導體基板作為最上層貼合而成；及貫通連接部，其自第1半導體基板貫通第2半導體基板，而將形成於第1半導體基板之第1配線層與形成於第2半導體基板之第2配線層連接；且第1配線層係由Al或Cu形成。
(2)
如(1)中所記載之固體攝像裝置，其中第1半導體基板係背面朝上地與第2半導體基板貼合，且第1配線層係嵌入至第1半導體基板之背面側而形成。
(3)
如(2)中所記載之固體攝像裝置，其進而包括使第1配線層之上表面露出而形成之開口部，且上表面露出之第1配線層構成電極墊。
(4)
如(3)中所記載之固體攝像裝置，其中第1配線層與第2配線層藉由複數個貫通連接部而連接。
(5)
如(3)或(4)中所記載之固體攝像裝置，其中開口部形成於第1半導體基板之像素區域之外側。
(6)
如(2)至(5)中任一項所記載之固體攝像裝置，其中於第1半導體基板中，進而包括將第1配線層與較第1配線層形成於更下層之第3配線 層連接的連接部，且連接部、第1配線層、及貫通連接部構成將第1半導體基板與第2半導體基板電性連接之基板間配線。
(7)
一種固體攝像裝置之製造方法，其包括如下步驟：使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以第1半導體基板作為最上層而貼合；形成貫通連接部，該貫通連接部係自第1半導體基板貫通第2半導體基板、且與形成於第2半導體基板之第2配線層連接；於第1半導體基板中，利用Al或Cu形成與貫通連接部連接之第1配線層。
(8)
一種電子機器，其包括固體攝像裝置，該固體攝像裝置包括：積層體，其係使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以第1半導體基板作為最上層貼合而成；及貫通連接部，其自第1半導體基板貫通第2半導體基板，而將形成於第1半導體基板之第1配線層與形成於第2半導體基板之第2配線層連接；且第1配線層係由Al或Cu形成。
31‧‧‧第1半導體基板
32‧‧‧半導體井區域
33‧‧‧源極/汲極區域
34‧‧‧n型半導體區域
35‧‧‧p型半導體區域
36‧‧‧閘極電極
38‧‧‧元件分離區域
39‧‧‧第1層層間絕緣膜
40‧‧‧Cu配線
41‧‧‧多層配線層
43a‧‧‧第1絕緣薄膜
43b‧‧‧第2絕緣薄膜
44‧‧‧連接導體
45‧‧‧第2半導體基板
46‧‧‧p型半導體井區域
47‧‧‧n型源極/汲極區域
48‧‧‧閘極電極
49‧‧‧第1層層間絕緣膜
50‧‧‧元件分離區域
53‧‧‧Cu配線
54‧‧‧連接導體
55‧‧‧多層配線層
56‧‧‧應力修正膜
60‧‧‧接著劑層
61‧‧‧抗反射膜
62‧‧‧第1層氧化膜
63‧‧‧氮化膜
64‧‧‧第2層氧化膜
80‧‧‧絕緣膜
81‧‧‧連接部
82、83a~83d‧‧‧貫通連接部
84‧‧‧絕緣膜
85‧‧‧Al配線
86‧‧‧Al配線
87‧‧‧氧化膜
91‧‧‧遮光膜
92‧‧‧平坦化膜
93‧‧‧晶載彩色濾光片
94‧‧‧晶載透鏡
96‧‧‧開口部
FD‧‧‧浮動擴散
PD‧‧‧光電二極體
Tr1、Tr2‧‧‧像素電晶體
Tr3、Tr4‧‧‧MOS電晶體
Tr6、Tr7、Tr8‧‧‧MOS電晶體

Claims (8)

  1. 一種固體攝像裝置，其包括：積層體，其係使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以第1半導體基板作為最上層貼合而成；及貫通連接部，其自第1半導體基板貫通第2半導體基板，而將形成於第1半導體基板之第1配線層與形成於第2半導體基板之第2配線層連接；且第1配線層係由Al或Cu形成。
  2. 如請求項1之固體攝像裝置，其中第1半導體基板係背面朝上地與第2半導體基板貼合，且第1配線層係嵌入至第1半導體基板之背面側而形成。
  3. 如請求項2之固體攝像裝置，其進而包括使第1配線層之上表面露出而形成之開口部，且上表面露出之第1配線層構成電極墊。
  4. 如請求項3之固體攝像裝置，其中第1配線層與第2配線層藉由複數個貫通連接部而連接。
  5. 如請求項3之固體攝像裝置，其中開口部形成於第1半導體基板之像素區域之外側。
  6. 如請求項2之固體攝像裝置，其中於第1半導體基板中，進而包括將第1配線層與較第1配線層形成於更下層之第3配線層連接的連接部，且連接部、第1配線層、及貫通連接部構成將第1半導體基板與第2半導體基板電性連接之基板間配線。
  7. 一種固體攝像裝置之製造方法，其包括如下步驟： 使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以第1半導體基板作為最上層而貼合；形成貫通連接部，該貫通連接部係自第1半導體基板貫通第2半導體基板、且與形成於第2半導體基板之第2配線層連接；於第1半導體基板中，利用Al或Cu形成與貫通連接部連接之第1配線層。
  8. 一種電子機器，其包括固體攝像裝置，該固體攝像裝置包括：積層體，其係使包含像素區域之第1半導體基板與包含邏輯電路之1個以上的第2半導體基板以第1半導體基板作為最上層貼合而成；及貫通連接部，其自第1半導體基板貫通第2半導體基板，而將形成於第1半導體基板之第1配線層與形成於第2半導體基板之第2配線層連接；且第1配線層係由Al或Cu形成。
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