TW201523105A - 畫素陣列基板及顯示面板 - Google Patents

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Abstract

一種畫素陣列基板，包括基板以及陣列排列於基板上的多個畫素單元。每一畫素單元包括具有源極、閘極及汲極的薄膜電晶體、與汲極電性連接的畫素電極、共用電極、絕緣層以及檢測電極。畫素電極配置於共用電極與基板之間。共用電極具有暴露畫素電極的多個狹縫。絕緣層配置於共用電極與畫素電極之間且具有暴露畫素電極的接觸孔。檢測電極與共用電極屬於同一膜層且與共用電極分離。檢測電極填入絕緣層的接觸孔而與汲極電性連接。此外，包括上述畫素陣列基板的顯示面板亦被提出。

Description

畫素陣列基板及顯示面板
本發明是有關於一種顯示面板及其畫素陣列基板，且特別是有關於一種邊緣電場切換式顯示面板及其畫素陣列基板。
現今社會多媒體技術相當發達，多半受惠於半導體元件與顯示裝置的進步。就顯示器而言，具有高畫質、空間利用效率佳、低消耗功率、無輻射等優越特性的顯示面板已逐漸成為市場的主流。為了讓顯示面板具有更好的顯示品質，目前市面上已發展出了各種廣視角的顯示面板，例如有共平面切換式(in-plane switching，IPS)、多域垂直配向式(multi-domain vertically alignment，MVA)以及邊緣電場切換式(fringe field switching，FFS)顯示面板等。其中，邊緣電場切換式顯示面板除了具有廣視角的特性外更具有低色偏的的特性，因此廣為消費者所喜愛。
然而，在習知邊緣電場切換式顯示面板中，每一畫素單元的畫素電極被配置於其上的共用電極及絕緣層覆蓋，每一畫素單元的薄膜電晶體亦被絕緣層覆蓋，因此當邊緣電場切換式顯示面板發生顯示不良的問題時，檢測者不易對每一畫素單元的薄膜 電晶體進行檢測，而不易分析顯示不良的真因。
本發明提供一種畫素陣列基板及顯示面板，其薄膜電晶體易於檢測。
本發明的種畫素陣列基板，包括基板以及多個畫素單元。多個畫素單元陣列排列於基板上。每一畫素單元包括薄膜電晶體、畫素電極、共用電極、絕緣層以及檢測電極。薄膜電晶體具有源極、閘極以及汲極。畫素電極與薄膜電晶體的汲極電性連接。畫素電極配置於共用電極與基板之間。共用電極具有暴露畫素電極的多個狹縫。絕緣層配置於共用電極與畫素電極之間且具有暴露畫素電極的接觸孔。檢測電極與共用電極屬於同一膜層且與共用電極分離。檢測電極填入絕緣層的接觸孔而與薄膜電晶體的汲極電性連接。
本發明的顯示面板，包括上述畫素陣列基板、相對於畫素陣列基板的對向基板以及配置於畫素陣列基板與對向基板之間的顯示介質。
在本發明的一實施例中，上述的絕緣層的接觸孔位於汲極以外的區域，而檢測電極透過畫素電極與薄膜電晶體的汲極電性連接。
在本發明的一實施例中，上述的每一畫素單元更包括蝕刻保護圖案。蝕刻保護圖案配置於絕緣層的接觸孔與畫素電極之 間且與畫素電極接觸。檢測電極填入絕緣層的接觸孔而與蝕刻保護圖案接觸。
在本發明的一實施例中，上述的蝕刻保護圖案與薄膜電晶體的汲極屬於同一膜層。
在本發明的一實施例中，上述的蝕刻保護圖案與薄膜電晶體的汲極分離。
在本發明的一實施例中，上述的絕緣層的接觸孔暴露汲極與畫素電極的重疊處，檢測電極填入接觸孔而與汲極接觸。
在本發明的一實施例中，上述的每一畫素單元更包括與閘極電性連接的掃描線以及與源極電性連接的資料線。掃描線遮蔽絕緣層的接觸孔及檢測電極。
基於上述，在本發明一實施例的畫素陣列基板及顯示面板中，每一畫素單元的畫素電極是被絕緣層的接觸孔暴露，且每一畫素單元包括填入接觸孔且與薄膜電晶體電性連接的檢測電極。因此，檢測者可容易地令探針與每一畫素單元的檢測電極接觸，進而量測到薄膜電晶體的電性。因此，習知技術中畫素電極受到絕緣層阻擋而使薄膜電晶體電性不易量測的問題可獲得改善。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、100A~100C‧‧‧畫素陣列基板
110‧‧‧基板
120‧‧‧畫素單元
122、122C‧‧‧畫素電極
124‧‧‧共用電極
124a‧‧‧狹縫
124b‧‧‧第一分支
124c‧‧‧第二分支
124d‧‧‧第三分支
126‧‧‧絕緣層
126a、126aC‧‧‧接觸孔
128、128C‧‧‧檢測電極
130‧‧‧蝕刻保護圖案
200‧‧‧對向基板
300‧‧‧顯示介質
1000‧‧‧顯示面板
A-A’、B-B’、C-C’、D-D’‧‧‧剖線
CH‧‧‧通道
DL‧‧‧資料線
D、DB‧‧‧汲極
G‧‧‧閘極
SL‧‧‧掃描線
S‧‧‧源極
TFT‧‧‧薄膜電晶體
x、y‧‧‧方向
圖1為本發明一實施例的畫素陣列基板的上視示意圖。
圖2為根據圖1的剖線A-A’繪示的畫素陣列基板的剖面示意圖。
圖3為本發明另一實施例的畫素陣列基板的上視示意圖。
圖4為根據圖3的剖線B-B’繪示的畫素陣列基板的剖面示意圖。
圖5為本發明又一實施例的畫素陣列基板的上視示意圖。
圖6為根據圖5的剖線B-B’繪示的畫素陣列基板的剖面示意圖。
圖7為本發明再一實施例的畫素陣列基板的上視示意圖。
圖8為根據圖7的剖線D-D’繪示的畫素陣列基板的剖面示意圖。
圖9為本發明一實施例的顯示面板的剖面示意圖。
圖1為本發明一實施例的畫素陣列基板的上視示意圖。圖2為根據圖1的剖線A-A’繪示的畫素陣列基板的剖面示意圖。請參照圖1及圖2，本實施例的畫素陣列基板100包括基板110以及陣列排列於基板110上的多個畫素單元120。每一畫素單元120包括的薄膜電晶體TFT、與薄膜電晶體TFT的汲極D電性 連接的畫素電極122、共用電極124以及絕緣層126。
薄膜電晶體TFT具有源極S、閘極G、汲極D與通道CH，其中源極S與汲極D分別位於通道CH二側，而閘極G與通道CH、源極S及汲極D重疊。在本實施例中，閘極G位於通道CH與基板110之間，且通道CH位於源極S與閘極G之間。換言之，本實施例的薄膜電晶體TFT可為底部閘極型(bottom gate)。然而，本發明不限於此，在其他實施例中，薄膜電晶體TFT亦可為頂部閘極型(top gate)或其他適當型式。
畫素電極122配置於共用電極124與基板110之間。換言之，共用電極124在上，而畫素電極122在下。在本實施例中，畫素電極122的內部可不具有開口。換言之，畫素電極122可為完整的導電圖案。舉例而言，畫素電極122可為一近似ㄑ字型的完整導電圖案。然而，本發明不限於此，畫素電極122亦可為一矩形或其他適當形狀的導電圖案。在本實施例中，畫素電極122可為透明導電圖案，其材質可為金屬氧化物，例如銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層。然而，本發明不限於此，若採用畫素陣列基板100的顯示面板為反射式，則畫素電極122的材質亦可採用具高反射性的導電材料，例如金屬、合金、金屬的氮化物、金屬的氧化物、金屬的氮氧化物、或是金屬與其它導電材料的堆疊層。
共用電極124具有暴露畫素電極122的多個狹縫124a。 詳言之，在本實施例中，如圖1所示，共用電極124包括延伸方向與掃描線SL延伸方向平行的一條第一分支124b以及一條第二分支124c、以及延伸方向與資料線DL延伸方向平行的多條第三分支124d。第一分支124b較第二分支124c靠近與對應的薄膜電晶體TFT。第一分支124b與對應薄膜電晶體TFT的汲極D重疊。第三分支124d連接第一分支124b與第二分支124c。相鄰二條第三分支124d、第一分支124b以第二分支124c圍出一個狹縫124a。在本實施例中，狹縫124a可為一ㄑ字型開口。然而，本發明不限於此，狹縫124a亦可為一矩形或其他適當形狀的開口。在本實施例中，共用電極124可為透明導電圖案，其材質可為金屬氧化物，例如銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層。然而，本發明不限於此，若採用畫素陣列基板100的顯示面板為反射式，則共用電極124的材質亦可採用具高反射性的導電材料，例如金屬、合金、金屬的氮化物、金屬的氧化物、金屬的氮氧化物、或是金屬與其它導電材料的堆疊層。
如圖2所示，絕緣層126配置於共用電極124與畫素電極122之間。在本實施例中，絕緣層126的材料可為無機材料(例如：氧化矽、氮化矽、氮氧化矽、或上述至少二種材料的堆疊層)、有機材料或上述之組合。值得注意的是，如圖1及圖2所示，絕緣層126具有暴露畫素電極122的接觸孔126a。在本實施例中，接觸孔126a可位於汲極D以外的區域。舉例而言，如圖1所示， 接觸孔126a可位於共用電極124的第一分支124b與對應的掃描線SL之間。換言之，在本實施例中，接觸孔126a可位於畫素電極122右下角被共用電極124暴露出的區域上方。然而，本發明不限於此，接觸孔126a亦可設置於其他適當位置，將於後續實施例中舉例說明。
請繼續參照圖1及圖2，每一畫素單元120更包括與檢測電極128。檢測電極128與共用電極124分離。換言之，檢測電極128是電性獨立於共用電極124。如圖2所示，檢測電極128填入絕緣層126的接觸孔126a而與薄膜電晶體TFT的汲極D電性連接。詳言之，在本實施例中，檢測電極128可透過畫素電極122與薄膜電晶體TFT的汲極D電性連接。然而，本發明不限於此，檢測電極128亦可以其他方式與薄膜電晶體TFT的汲極D電性連接，將於後續實施例中舉例說明。
值得一提的是，透過檢測電極128，檢測者可不受限於絕緣層126的阻擋，而可量測到每一薄膜電晶體TFT的電性。詳言之，檢測者可容易地令一探針與畫素陣列基板100最外層的檢測電極128接觸，而透過與汲極D電性連接的檢測電極128量測到對應薄膜電晶體TFT的電性。換言之，本實施例的畫素陣列基板100可解決習知技術中畫素電極受到絕緣層阻擋，而造成的薄膜電晶體電性量測不易的問題。此外，由於檢測電極128與共用電極124屬於同一膜層，即檢測電極128與共用電極124可用同一道光罩製得，因此在製作檢測電極128以方便檢測薄膜電晶體TFT電 性的同時，檢測電極128的製作並不會增加畫素陣列基板100的製作成本。
請繼續參照圖1及圖2，在本實施例中，每一畫素單元120可選擇性地包括蝕刻保護圖案130(標示於圖2)。蝕刻保護圖案130配置於絕緣層126的接觸孔126a與畫素電極122之間且與畫素電極122接觸。本實施例的蝕刻保護圖案130可選擇性地與薄膜電晶體TFT的汲極D分離。在本實施例中，檢測電極128可填入絕緣層126的接觸孔126a而與蝕刻保護圖案130接觸，進而依序透過蝕刻保護圖案130、畫素電極122與薄膜電晶體TFT的汲極D電性連接。
值得一提的是，由於蝕刻保護圖案130覆蓋畫素電極122，因此在接觸孔126a的形成過程中，用以蝕刻絕緣層126的蝕刻液會被蝕刻保護圖案130阻擋，而不易損傷到接觸孔126a下方的畫素電極122，進而使畫素陣列基板100具有高良率。然而，需說明的是，本發明並不限定畫素單元120一定要包括蝕刻保護圖案130。在其他實施例中，若用以蝕刻絕緣層126的蝕刻液不易損傷畫素電極122，則畫素單元120亦可省略蝕刻保護圖案130。
在本實施例中，蝕刻保護圖案130可選擇與薄膜電晶體TFT的汲極D、源極S屬於同一膜層，即蝕刻保護圖案130與薄膜電晶體TFT的汲極D、源極S可用同一道光罩製得，因此蝕刻保護圖案130的製作並不會增加畫素陣列基板100的製作成本。然而，本發明不限於此，在其他實施例中，蝕刻保護圖案130不 一定要選擇與薄膜電晶體TFT的汲極D、源極S一起製作。舉例而言，在其他實施例中，若薄膜電晶體TFT為頂閘極薄膜電晶體，則蝕刻保護圖案130亦可選擇與薄膜電晶體TFT的閘極G一起製作。
如圖1所示，在本實施例中，每一畫素單元120更包括與薄膜電晶體TFT的閘極G電性連接的掃描線SL以及與薄膜電晶體TFT的源極S電性連接的資料線DL。掃描線SL與資料線DL交錯設置。在畫素陣列基板100中，相鄰的二條掃描線SL與相鄰的二條資料線DL可包圍一個畫素單元120的畫素電極122。多個畫素單元120沿著互相垂直的列方向x與行方向y排成一陣列。相鄰的二列畫素單元120的畫素電極122之間可配置有一條掃描線SL。相鄰的二行畫素單元120的畫素電極122之間可配置有一條資料線DL。換言之，本實施例的畫素陣列基板100可為俗稱的單閘極架構。然而，本發明不限於此，在其他實施例中，畫素陣列基板亦可為其他適當的架構，以下利用圖3、圖4舉例說明之。
圖3為本發明另一實施例的畫素陣列基板的上視示意圖。圖4為根據圖3的剖線B-B’繪示的畫素陣列基板的剖面示意圖。請參照圖3及圖4，畫素陣列基板100A與畫素陣列基板100類似，因此相同的元件以相同的標號表示。以下就畫素陣列基板100A與畫素陣列基板100相異處做說明，畫素陣列基板100A與畫素陣列基板100相同處，請根據圖3及圖4中的標號參照前述 說明，於此便不再重述。
畫素陣列基板100A與畫素陣列基板100的差異在於：如圖3所示，在畫素陣列基板100A中，相鄰的二列畫素單元120的畫素電極122之間可配置有「二條」掃描線SL。部份相鄰的二行畫素單元120的畫素電極122之間可不配置資料線DL，而另一部份相鄰的二行RY畫素單元120的畫素電極122之間可配置一條資料線DL。換言之，畫素陣列基板100A可為俗稱的雙閘極架構。畫素陣列基板100A亦具有與畫素陣列基板100類似的功效及優點，於此便不再重述。
圖5為本發明又一實施例的畫素陣列基板的上視示意圖。圖6為根據圖5的剖線C-C’繪示的畫素陣列基板的剖面示意圖。請參照圖5及圖6，畫素陣列基板100B與畫素陣列基板100類似，因此相同或相對應的元件以相同或相對應的標號表示。以下就畫素陣列基板100B與畫素陣列基板100相異處做說明，畫素陣列基板100B與畫素陣列基板100相同處，請根據圖5及圖6中的標號參照前述說明，於此便不再重述。
畫素陣列基板100B與畫素陣列基板100的差異在於：畫素陣列基板100B可不包括畫素陣列基板100的蝕刻保護圖案130，而將薄膜電晶體TFT的汲極DB延伸至絕緣層126之接觸孔126a的下方，以取代蝕刻保護圖案130的功能。詳言之，絕緣層126的接觸孔126a可暴露汲極DB與畫素電極122的重疊處的區域，而檢測電極128可填入接觸孔126a而與汲極DB直接接觸。 值得一提的是，由於檢測電極128是直接與汲極DB接觸，因此用以檢測薄膜電晶體TFT電性的探針與汲極DB間的阻值可極小化，進而使薄膜電晶體TFT的電性檢測結果更為精準。
圖7為本發明再一實施例的畫素陣列基板的上視示意圖。圖8為根據圖7的剖線D-D’繪示的畫素陣列基板的剖面示意圖。請參照圖7及圖8，畫素陣列基板100C與畫素陣列基板100類似，因此相同或相對應的元件以相同或相對應的標號表示。以下就畫素陣列基板100C與畫素陣列基板100相異處做說明，畫素陣列基板100C與畫素陣列基板100相同處，請根據圖7及圖8中的標號參照前述說明，於此便不再重述。
畫素陣列基板100C與畫素陣列基板100的差異在於：每一畫素單元120的畫素電極122C並沒有完全地被相鄰的二條資料線DL及相鄰的二條掃描線SL圍住。詳言之，在畫素陣列基板100C中，每一畫素單元120的畫素電極122C可由相鄰二條資料線DL與相鄰二條掃描線SL圍出的區域內部延伸至其中一掃描線SL上方。此外，在畫素陣列基板100C中，接觸孔126aC以及檢測電極128C位置亦與接觸孔126a以及檢測電極128的位置亦不同。詳言之，在畫素陣列基板100C中，每一畫素單元120的接觸孔126aC以及檢測電極128C可設置在畫素電極122C延伸至掃描線SL的部份區域上方。如此一來，掃描線SL便可遮蔽絕緣層126的接觸孔126aC及填入接觸孔126aC的檢測電極128C，而使檢測電極128C的設置不致於過度影響畫素陣列基板100C的開口率。
需說明的是，圖1~圖8所繪之畫素陣列基板是用以說明本發明，而非用限制本發明。本發明並不限制畫素陣列基板的每一個畫素單元的結構一定要相同。圖1~圖8所繪的畫素單元可任排意組合在同一基板上，以構成本發明一實施例的畫素陣列基板。此外，圖5、圖7所繪的畫素陣列基板100B、100C亦不限於其繪示的單閘極結構，圖5、圖7所繪的畫素單元120亦可應用於如圖3的雙閘極結構中，該領域具有通常知識者根據圖3、圖5、圖7及其說明可據以實施，於此便不再逐一詳述。
圖9為本發明一實施例的顯示面板的剖面示意圖。請參照圖9，顯示面板1000包括畫素陣列基板100、相對於畫素陣列基板100的對向基板200以及配置於畫素陣列基板100與對向基板200之間的顯示介質300(例如液晶)。當顯示面板1000發生顯示不良的問題時，檢測者將畫素陣列基板100與對向基板200分離後，便可透過與每一薄膜電晶體TFT汲極D電性連接的檢測電極128容易地量測到每一薄膜電晶體TFT的電性，從而分析出顯示不良的真因。此外，需說明的是，顯示面板1000的畫素陣列基板並不限於圖1及圖2所繪的畫素陣列基板100。在其他實施例中，顯示面板1000的畫素陣列基板亦可用圖3(及圖4)、圖5(及圖6)或圖7(及圖8)的畫素陣列基板100A、100B、100C取代之。
綜上所述，在本發明一實施例的畫素陣列基板中，每一畫素單元的畫素電極是被絕緣層的接觸孔暴露，且每一畫素單元包括填入接觸孔且與薄膜電晶體電性連接的檢測電極。因此，檢 測者可容易地令探針與每一畫素單元的檢測電極接觸，進而量測到薄膜電晶體的電性。因此，習知技術中畫素電極受到絕緣層阻擋而使薄膜電晶體電性不易量測的問題可獲得改善。此外，由於本發明一實施例的顯示面板包括上述畫素陣列基板，因此當顯示面板發生顯示不良的問題時，檢測者將顯示面板的畫素陣列基板與對向基板分離後，便可容易地量測到畫素陣列基板的每一畫素單元的薄膜電晶體電性，從而分析出顯示不良的真因。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧畫素陣列基板
110‧‧‧基板
120‧‧‧畫素單元
122‧‧‧畫素電極
124‧‧‧共用電極
124a‧‧‧狹縫
126‧‧‧絕緣層
126a‧‧‧接觸孔
128‧‧‧檢測電極
130‧‧‧蝕刻保護圖案
A-A’‧‧‧剖線
CH‧‧‧通道
D‧‧‧汲極
G‧‧‧閘極
S‧‧‧源極
TFT‧‧‧薄膜電晶體

Claims (14)

  1. 一種畫素陣列基板，包括：一基板；以及多個畫素單元，陣列排列於該基板上，每一該畫素單元包括：一薄膜電晶體，具有一源極、一閘極以及一汲極；一畫素電極，與該薄膜電晶體的該汲極電性連接；一共用電極，該畫素電極配置於該共用電極與該基板之間，該共用電極具有暴露該畫素電極的多個狹縫；一絕緣層，配置於該共用電極與該畫素電極之間且具有暴露該畫素電極的一接觸孔；以及一檢測電極，與該共用電極屬於同一膜層且與該共用電極分離，該檢測電極填入該絕緣層的該接觸孔而與該薄膜電晶體的該汲極電性連接。
  2. 如申請專利範圍第1項所述的畫素陣列基板，其中該絕緣層的該接觸孔位於該汲極以外的區域，而該檢測電極透過該畫素電極與該薄膜電晶體的該汲極電性連接。
  3. 如申請專利範圍第2項所述的畫素陣列基板，其中每一該畫素單元更包括：一蝕刻保護圖案，配置於該絕緣層的該接觸孔與該畫素電極之間且與該畫素電極接觸，該檢測電極填入該絕緣層的該接觸孔而與該蝕刻保護圖案接觸。
  4. 如申請專利範圍第3項所述的畫素陣列基板，其中該蝕刻 保護圖案與該薄膜電晶體的該汲極屬於同一膜層。
  5. 如申請專利範圍第4項所述的畫素陣列基板，其中該蝕刻保護圖案與該薄膜電晶體的該汲極分離。
  6. 如申請專利範圍第1項所述的畫素陣列基板，其中該絕緣層的該接觸孔暴露該汲極與該畫素電極的一重疊處，該檢測電極填入該接觸孔而與該汲極接觸。
  7. 如申請專利範圍第1項所述的畫素陣列基板，其中每一該畫素單元更包括與該閘極電性連接的一掃描線以及與該源極電性連接的一資料線，而該掃描線遮蔽該絕緣層的該接觸孔及該檢測電極。
  8. 一種顯示面板，包括：一畫素陣列基板，包括：一基板；以及多個畫素單元，陣列排列於該基板上，每一該畫素單元包括：一薄膜電晶體，具有一源極、一閘極以及一汲極；一畫素電極，與該薄膜電晶體的該汲極電性連接；一共用電極，該畫素電極配置於該共用電極與該基板之間，該共用電極具有暴露該畫素電極的多個狹縫；一絕緣層，配置於該共用電極與該畫素電極之間且具有的暴露該畫素電極的一接觸孔；以及一檢測電極，與該共用電極屬於同一膜層且與該共用 電極分離，該檢測電極填入該絕緣層的該接觸孔而與該薄膜電晶體的該汲極電性連接；一對向基板，相對於該畫素陣列基板；以及一顯示介質，配置於該畫素陣列基板與該對向基板之間。
  9. 如申請專利範圍第8項所述的顯示面板，其中該絕緣層的該接觸孔位於該汲極以外的區域，而該檢測電極透過該畫素電極與該薄膜電晶體的該汲極電性連接。
  10. 如申請專利範圍第9項所述的顯示面板，其中每一該畫素單元更包括：一蝕刻保護圖案，配置於該絕緣層的該接觸孔與該畫素電極之間且與該畫素電極接觸，該檢測電極填入該絕緣層的該接觸孔而與該蝕刻保護圖案接觸。
  11. 如申請專利範圍第10項所述的顯示面板，其中該蝕刻保護圖案與該薄膜電晶體的該汲極屬於同一膜層。
  12. 如申請專利範圍第11項所述的顯示面板，其中該蝕刻保護圖案與該薄膜電晶體的該汲極分離。
  13. 如申請專利範圍第8項所述的顯示面板，其中該絕緣層的該接觸孔暴露該汲極與該畫素電極的一重疊處，該檢測電極填入該接觸孔而與該汲極接觸。
  14. 如申請專利範圍第8項所述的顯示面板，其中每一該畫素單元更包括與該閘極電性連接的一掃描線及與該源極電性連接的一資料線，而該掃描線遮蔽該絕緣層的該接觸孔及該檢測電極。
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