CN106024812A - 阵列基板及其制造方法、显示装置 - Google Patents
阵列基板及其制造方法、显示装置 Download PDFInfo
- Publication number
- CN106024812A CN106024812A CN201610639721.6A CN201610639721A CN106024812A CN 106024812 A CN106024812 A CN 106024812A CN 201610639721 A CN201610639721 A CN 201610639721A CN 106024812 A CN106024812 A CN 106024812A
- Authority
- CN
- China
- Prior art keywords
- electrode
- array base
- base palte
- test
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000012360 testing method Methods 0.000 claims abstract description 83
- 238000002161 passivation Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 27
- 239000011800 void material Substances 0.000 claims description 20
- 238000009413 insulation Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 8
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical group O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 16
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 51
- 238000000059 patterning Methods 0.000 description 9
- 230000008569 process Effects 0.000 description 9
- 239000010408 film Substances 0.000 description 8
- 238000011056 performance test Methods 0.000 description 8
- 239000000523 sample Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000001259 photo etching Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical class [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种阵列基板及其制造方法、显示装置，属于液晶面板制造领域。所述阵列基板包括：衬底基板；该衬底基板上依次形成有像素电极、源漏极图形、钝化层和公共电极图形；其中，源漏极图形包括源极、漏极和导电极，像素电极分别与导电极和源极电连接，公共电极图形包括相互绝缘的测试电极和公共电极，测试电极与导电极电连接，导电极与像素电极在衬底基板上的正投影存在重叠区域，且重叠区域位于测试电极在衬底基板上的正投影内。本发明通过对公共电极图形的设计，在不改变像素开口率的情况下，实现了对采用H‑ADS技术的阵列基板的TFT性能测试。
Description
技术领域
本发明涉及液晶面板制造领域，特别涉及一种阵列基板及其制造方法、显示装置。
背景技术
目前的液晶显示器中，对于面板中公共电极的设置有多种情况，其中一种是将公共电极和像素电极都设置于阵列基板上的情况，例如高级超维场开关(英文：Advanced-Super Dimensional Switching；简称：ADS)技术。ADS技术是通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转。为了进一步提高开口率，进而提高面板的透过率，高开口率(High opening rate)H-ADS技术被广泛采用。
采用H-ADS技术的阵列基板可以包括：衬底基板，依次形成于该衬底基板上的栅极、栅绝缘层、有源层、像素电极、源漏极图形、钝化层和公共电极，其中，源漏极图形包括源极和漏极，像素电极可以和源极相连。
通常，进行薄膜晶体管(英文：Thin Film Transistor；简称：TFT)性能测量时，需要给源极、栅极以及漏极施加电信号，但是采用H-ADS技术的阵列基板的有效显示区(英文：active area；简称：AA区)中，源极位于公共电极下方，探针不能直接接触，源极上无法加载电信号，因此，采用H-ADS技术的阵列基板无法进行TFT性能测试。
发明内容
为了解决采用H-ADS技术的阵列基板无法进行TFT性能测试的问题，本发明实施例提供了一种阵列基板及其制造方法、显示装置。所述技术方案如下：
第一方面，提供了一种阵列基板，所述阵列基板包括：衬底基板；
所述衬底基板上依次形成有像素电极、源漏极图形、钝化层和公共电极图形；
其中，所述源漏极图形包括源极、漏极和导电极，所述像素电极分别与所述导电极和所述源极电连接，所述公共电极图形包括相互绝缘的测试电极和公共电极，所述测试电极与所述导电极电连接，所述导电极与所述像素电极在所述衬底基板上的正投影存在重叠区域，所述重叠区域位于所述测试电极在所述衬底基板上的正投影内。
可选的，所述公共电极图形还包括：环形镂空区域，所述环形镂空区域围绕在所述测试电极周围，所述测试电极和所述公共电极通过所述环形镂空区域绝缘。
可选的，位于所述导电极上的钝化层上形成有过孔，所述测试电极通过所述过孔与所述导电极电连接。
可选的，所述衬底基板上依次形成有栅极、栅绝缘层、有源层、所述像素电极、所述源漏极图形、钝化层和所述公共电极图形。
可选的，所述像素电极和所述公共电极的材料均为氧化铟锡ITO。
可选的，所述阵列基板包括在所述衬底基板上阵列排布的多个像素定义区，至少一个所述像素定义区的边缘上形成有所述导电极。
第二方面，提供了一种阵列基板的制造方法，所述方法包括：在衬底基板上依次形成像素电极、源漏极图形、钝化层和公共电极图形；
其中，所述源漏极图形包括源极、漏极和导电极，所述像素电极分别与所述导电极和所述源极电连接，所述公共电极图形包括相互绝缘的测试电极和公共电极，所述测试电极与所述导电极电连接，所述导电极与所述像素电极在所述衬底基板上的正投影存在重叠区域，所述重叠区域位于所述测试电极在所述衬底基板上的正投影内。
可选的，所述公共电极图形还包括：环形镂空区域，所述环形镂空区域围绕在所述测试电极周围，所述测试电极和所述公共电极通过所述环形镂空区域绝缘。
可选的，在形成所述钝化层之后，所述方法还包括：在位于所述导电极上的钝化层上形成过孔；
形成所述公共电极图形包括：在形成有所述过孔的所述钝化层上形成所述公共电极图形，使所述测试电极通过所述过孔与所述导电极电连接。
可选的，在形成所述像素电极之前，所述方法还包括：在所述衬底基板上依次形成栅极、栅绝缘层和有源层。
可选的，所述像素电极和所述公共电极的材料均为氧化铟锡ITO。
可选的，所述阵列基板包括在所述衬底基板上阵列排布的多个像素定义区，至少一个所述像素定义区的边缘上形成有所述导电极。
第三方面，提供一种显示装置，所述显示装置包括第一方面所述的阵列基板。
本发明实施例提供的技术方案带来的有益效果是：
本发明实施例提供的阵列基板及其制造方法、显示装置，由于像素电极分别与导电极、源极电连接，测试电极与导电极电连接，在进行TFT测试时，可以通过探针在测试电极上施加电信号，使得该电信号通过与该测试电极电连接的导电极传输至像素电极上，再由像素电极传输至源极上，而由于测试电极和公共电极相互绝缘，该电信号不影响公共电极，因此，可以实现源极上加载电信号，从而实现采用H-ADS技术的阵列基板的TFT性能测试。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种阵列基板的膜层结构示意图；
图2是本发明实施例提供的一种阵列基板的膜层结构示意图；
图3是本发明实施例提供的一种阵列基板的结构示意图；
图4是本发明实施例提供的一种阵列基板的结构示意图；
图5是本发明实施例提供的一种阵列基板的制造方法的流程图。
其中，附图标记为：1、衬底基板；2、栅极；3、栅绝缘层；4、像素电极；5、源漏极图形；6、钝化层；7、公共电极图形；51、源极；52、导电极；71、测试电极；72、公共电极；73、环形镂空区域；8、过孔。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
目前，在对常规的阵列基板进行TFT性能测量时，需要给TFT的源极、栅极以及漏极施加电信号，但是如图1所示，图1为一种采用传统的H-ADS技术的阵列基板的AA区的结构示意图，其中包括：衬底基板1、栅极2、栅极绝缘层3、像素电极4、源极51、钝化层6和公共电极72。
其中，源极51位于公共电极72下方，探针不能直接接触，源极51上无法加载电信号，因此，采用传统的H-ADS技术的阵列基板无法进行TFT性能测试。
图2是本发明实施例提供的一种阵列基板的结构示意图。该阵列基板包括：
衬底基板1。
该衬底基板1上依次形成有像素电极4、源漏极图形5、钝化层6和公共电极图形7。
其中，源漏极图形5包括源极51、漏极(图2中未绘出)和导电极52，像素电极4分别与源极51和导电极52电连接，公共电极图形7包括相互绝缘的测试电极71和公共电极72，测试电极71与导电极52电连接，参见图3，图3为本发明实施例提供的阵列基板的部分结构的俯视图，图3中导电极52与像素电极4在衬底基板1上的正投影存在重叠区域，该重叠区域位于测试电极71在衬底基板1上的正投影内。这样可以保证三者有效电连接。
可选的，该像素电极4和公共电极72的材料可以均为氧化铟锡(英文：IndiumTin Oxides；简称：ITO)。
综上所述，本发明实施例提供的阵列基板，由于像素电极分别与导电极、源极电连接，测试电极与导电极电连接，在进行TFT测试时，可以通过探针在测试电极上施加电信号，使得该电信号通过与该测试电极电连接的导电极传输至像素电极上，再由像素电极传输至源极上，而由于测试电极和公共电极相互绝缘，该电信号不影响公共电极，因此，可以实现源极上加载电信号，从而实现采用H-ADS技术的阵列基板的TFT性能测试。
可选的，如图3所示，公共电极图形7还可以包括：环形镂空区域73，该环形镂空区域73围绕在测试电极71周围，测试电极71和公共电极72通过该环形镂空区域73绝缘。需要说明的是，本发明实施例对通过环形镂空区域73将测试电极71和公共电极72绝缘的方式只是示意性说明，实际应用中，还可以通过其他方式使绝缘，例如通过其他形状的镂空区域将测试电极71和公共电极72隔离，本发明实施例对镂空区域的形状不做具体限定。
可选的，如图2和图3所示，位于导电极52上的钝化层6上形成有过孔8，测试电极71通过该过孔8与导电极52电连接。
在进行TFT测试时，可以将探针直接插入该过孔，使测试信号有效传输至导电极上。
实际应用中，阵列基板还包括：栅极、栅绝缘层和有源层，如图2所示，该衬底基板上1依次形成有栅极2、栅绝缘层3、有源层(图2中未绘出)、像素电极4、源漏极图形5、钝化层6和公共电极图形7。
可选的，该导电极52可以为透明电极，这样不影响阵列基板的显示效果。实际应用中，该导电极52也可以为不透明电极，如图4所示，该阵列基板包括在衬底基板1上阵列排布的多个像素定义区，每个像素定义区对应一个像素，可以由相邻的两根栅线与相邻的两根数据线围成，至少一个像素定义区的边缘上形成有该导电极52。该导电极52与TFT相邻，以便于彩膜基板上黑矩阵能够有效遮挡该导电极。相应的，在至少一个像素定义区的边缘上还形成位于有该导电极52上方的测试电极71，两者可以视为一种测试结构，实际应用中，每个像素定义区可以分布一个测试结构，这样可以实现对每个像素定义区中的TFT的测试，或者，一行像素定义区分布一个测试结构，这样可以实现对每行像素定义区中的TFT的测试，又或者一列像素定义区分布一个测试结构，这样可以实现对每列像素定义区中的TFT的测试，本发明实施例中，对导电极与测试电极所形成的测试结构的位置不做限定，只要能够实现TFT的有效测试即可。
需要说明的是，导电极设置在像素区的边缘上，可以与彩膜基板的黑矩阵对应，从而减少像素开口率的影响。
综上所述，本发明实施例提供的阵列基板，由于像素电极分别与导电极、源极电连接，测试电极与导电极电连接，在进行TFT测试时，可以通过探针在测试电极上施加电信号，使得该电信号通过与该测试电极电连接的导电极传输至像素电极上，再由像素电极传输至源极上，而由于测试电极和公共电极相互绝缘，该电信号不影响公共电极，因此，可以实现源极上加载电信号，从而实现采用H-ADS技术的阵列基板的TFT性能测试。并且导电极设置在像素区的边缘上，可以与彩膜基板的黑矩阵对应，避免对像素开口率的影响。
本发明实施例提供一种阵列基板的制造方法，包括：
在衬底基板上依次形成像素电极、源漏极图形、钝化层和公共电极图形；
其中，源漏极图形包括源极、漏极和导电极，像素电极分别与导电极和源极电连接，公共电极图形包括相互绝缘的测试电极和公共电极，测试电极与导电极电连接，导电极与像素电极在衬底基板上的正投影存在重叠区域，重叠区域位于测试电极在衬底基板上的正投影内。
综上所述，本发明实施例提供的阵列基板的制造方法，由于像素电极分别与导电极、源极电连接，测试电极与导电极电连接，在进行TFT测试时，可以通过探针在测试电极上施加电信号，使得该电信号通过与该测试电极电连接的导电极传输至像素电极上，再由像素电极传输至源极上，而由于测试电极和公共电极相互绝缘，该电信号不影响公共电极，因此，可以实现源极上加载电信号，从而实现采用H-ADS技术的阵列基板的TFT性能测试。
图5是本发明实施例提供的一种列阵基本的制造方法的流程图，该阵列基板的制造方法可以应用于制造本发明实施例提供的阵列基板。该阵列基板的制造方法可以包括如下几个步骤：
步骤501、在衬底基板上依次形成栅极、栅绝缘层和有源层。
可选的，如图2所示，在衬底基板的制作材料包括玻璃、硅片、石英以及塑料等材料，优选为玻璃。该衬底基板为透明基板。
示例的，可以在衬底基板上先形成栅极，在形成栅极的衬底基板上形成栅绝缘层，在形成有栅绝缘层的衬底基板上形成有源层。
具体的，在衬底基板通过沉积、涂敷、溅射等多种方式中的任一种形成栅极金属层，然后对该栅极金属层通过一次构图工艺形成栅极，该一次构图工艺可以包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离；然后，通过沉积、涂敷、溅射等多种方式中的任一种形成栅绝缘层；再通过沉积、涂敷、溅射等多种方式中的任一种形成有源层。
步骤502、在衬底基板上依次形成像素电极、源漏极图形和钝化层。
示例的，可以在形成有有源层的彻底基板上形成像素电极，在形成有像素电极的衬底基板上形成源漏极图形，在形成有源漏极图形的衬底基板上形成钝化层。
具体的，在形成有有源层的衬底基板上通过沉积、涂敷、溅射等多种方式中的任一种形成像素电极膜层，然后对该像素电极膜层通过一次构图工艺形成像素电极，该一次构图工艺可以包括：光刻涂覆、曝光、显影、刻蚀和光刻胶剥离；进一步地，通过沉积、涂敷、溅射等多种方式中的任一种形成源漏极膜层，再对该源漏极膜层通过一次构图工艺形成源漏极图形，该一次构图工艺可以包括：光刻涂覆、曝光、显影、刻蚀和光刻胶剥离；进一步地，通过沉积、涂敷、溅射等多种方式中的任一种形成钝化层。
其中，源漏极图形包括源极、漏极和导电极，像素电极分别与导电极和源极电连接。
步骤503、在位于导电极上的钝化层上形成过孔。
具体的，在位于导电极上的钝化层通过一次构图工艺形成过孔，该一次构图工艺可以包括：光刻涂覆、曝光、显影、刻蚀和光刻胶剥离。
步骤504、在形成有过孔的钝化层上形成公共电极图形，使测试电极通过过孔与导电极电连接。
具体的，在形成钝化层的衬底基板上通过沉积、涂敷、溅射等多种方式中的任一种形成公共电极膜层，然后对公共电极膜层通过一次构图工艺形成公共电极图形，该一次构图工艺可以包括：光刻涂覆、曝光、显影、刻蚀和光刻胶剥离。
其中，公共电极图形包括测试电极、公共电极和环形镂空区域，该环形镂空区域围绕在测试电极周围，测试电极与公共电极通过该环形区域绝缘，且该测试电极与导电极电连接。导电极与像素电极在衬底基板上的正投影存在重叠区域，重叠区域位于测试电极在衬底基板上的正投影内。
可选的，像素电极和公共电极的材料均为氧化铟锡。
可选的，该阵列基板包括在衬底基板上阵列排布的多个像素定义区，至少一个像素定义区的边缘上形成有导电极。
综上，本发明实施例提供的阵列基板的制造方法，由于像素电极分别与导电极、源极电连接，测试电极与导电极电连接，在进行TFT测试时，可以通过探针在测试电极上施加电信号，使得该电信号通过与该测试电极电连接的导电极传输至像素电极上，再由像素电极传输至源极上，而由于测试电极和公共电极相互绝缘，该电信号不影响公共电极，因此，可以实现源极上加载电信号，从而实现采用H-ADS技术的阵列基板的TFT性能测试。
本发明实施例还提供了一种显示装置，其包括本发明实施例提供的任意一种阵列基板。显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种阵列基板，其特征在于，包括：
衬底基板；
所述衬底基板上依次形成有像素电极、源漏极图形、钝化层和公共电极图形；
其中，所述源漏极图形包括源极、漏极和导电极，所述像素电极分别与所述导电极和所述源极电连接，所述公共电极图形包括相互绝缘的测试电极和公共电极，所述测试电极与所述导电极电连接，所述导电极与所述像素电极在所述衬底基板上的正投影存在重叠区域，所述重叠区域位于所述测试电极在所述衬底基板上的正投影内。
2.根据权利要求1所述的阵列基板，其特征在于，
所述公共电极图形还包括：环形镂空区域，所述环形镂空区域围绕在所述测试电极周围，所述测试电极和所述公共电极通过所述环形镂空区域绝缘。
3.根据权利要求1所述的阵列基板，其特征在于，位于所述导电极上的钝化层上形成有过孔，所述测试电极通过所述过孔与所述导电极电连接。
4.根据权利要求1所述的阵列基板，其特征在于，所述衬底基板上依次形成有栅极、栅绝缘层、有源层、所述像素电极、所述源漏极图形、钝化层和所述公共电极图形。
5.根据权利要求1所述的阵列基板，其特征在于，所述像素电极和所述公共电极的材料均为氧化铟锡ITO。
6.根据权利要求1至5任一所述的阵列基板，其特征在于，
所述阵列基板包括在所述衬底基板上阵列排布的多个像素定义区，至少一个所述像素定义区的边缘上形成有所述导电极。
7.一种阵列基板的制造方法，其特征在于，包括：
在衬底基板上依次形成像素电极、源漏极图形、钝化层和公共电极图形；
其中，所述源漏极图形包括源极、漏极和导电极，所述像素电极分别与所述导电极和所述源极电连接，所述公共电极图形包括相互绝缘的测试电极和公共电极，所述测试电极与所述导电极电连接，所述导电极与所述像素电极在所述衬底基板上的正投影存在重叠区域，所述重叠区域位于所述测试电极在所述衬底基板上的正投影内。
8.根据权利要求7所述的阵列基板，其特征在于，
所述公共电极图形还包括：环形镂空区域，所述环形镂空区域围绕在所述测试电极周围，所述测试电极和所述公共电极通过所述环形镂空区域绝缘。
9.根据权利要求7所述的阵列基板，其特征在于，在形成所述钝化层之后，所述方法还包括：
在位于所述导电极上的钝化层上形成过孔；
形成所述公共电极图形包括：
在形成有所述过孔的所述钝化层上形成所述公共电极图形，使所述测试电极通过所述过孔与所述导电极电连接。
10.根据权利要求7所述的阵列基板，其特征在于，在形成所述像素电极之前，所述方法还包括：
在所述衬底基板上依次形成栅极、栅绝缘层和有源层。
11.根据权利要求7所述的阵列基板，其特征在于，所述像素电极和所述公共电极的材料均为氧化铟锡ITO。
12.根据权利要求7至11任一所述的阵列基板，其特征在于，
所述阵列基板包括在所述衬底基板上阵列排布的多个像素定义区，至少一个所述像素定义区的边缘上形成有所述导电极。
13.一种显示装置，其特征在于，所述显示装置包括权利要求1至6任一所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610639721.6A CN106024812A (zh) | 2016-08-05 | 2016-08-05 | 阵列基板及其制造方法、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610639721.6A CN106024812A (zh) | 2016-08-05 | 2016-08-05 | 阵列基板及其制造方法、显示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106024812A true CN106024812A (zh) | 2016-10-12 |
Family
ID=57133939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610639721.6A Pending CN106024812A (zh) | 2016-08-05 | 2016-08-05 | 阵列基板及其制造方法、显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106024812A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN203337963U (zh) * | 2013-04-18 | 2013-12-11 | 合肥京东方光电科技有限公司 | 一种阵列基板以及液晶显示装置 |
| US20140042465A1 (en) * | 2012-08-10 | 2014-02-13 | Beijing Boe Optoelectronics Technology Co., Ltd. | Array substrate, method for fabricating the same and display device |
| CN104090393A (zh) * | 2014-07-04 | 2014-10-08 | 深圳市华星光电技术有限公司 | 一种液晶盒晶体管电性测试方法 |
| CN104091804A (zh) * | 2014-06-16 | 2014-10-08 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| TW201523105A (zh) * | 2013-12-12 | 2015-06-16 | Chunghwa Picture Tubes Ltd | 畫素陣列基板及顯示面板 |
-
2016
- 2016-08-05 CN CN201610639721.6A patent/CN106024812A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140042465A1 (en) * | 2012-08-10 | 2014-02-13 | Beijing Boe Optoelectronics Technology Co., Ltd. | Array substrate, method for fabricating the same and display device |
| CN203337963U (zh) * | 2013-04-18 | 2013-12-11 | 合肥京东方光电科技有限公司 | 一种阵列基板以及液晶显示装置 |
| TW201523105A (zh) * | 2013-12-12 | 2015-06-16 | Chunghwa Picture Tubes Ltd | 畫素陣列基板及顯示面板 |
| CN104091804A (zh) * | 2014-06-16 | 2014-10-08 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| CN104090393A (zh) * | 2014-07-04 | 2014-10-08 | 深圳市华星光电技术有限公司 | 一种液晶盒晶体管电性测试方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102881688B (zh) | 一种阵列基板、显示面板及阵列基板的制造方法 | |
| CN103268878B (zh) | Tft阵列基板、tft阵列基板的制作方法及显示装置 | |
| CN103676354B (zh) | 电极结构及制备方法、阵列基板及制备方法和显示装置 | |
| CN102944959B (zh) | 阵列基板、其制作方法、其测试方法及显示装置 | |
| CN104716144A (zh) | 阵列基板及其制作方法、显示装置 | |
| CN203894515U (zh) | 一种阵列基板及显示装置 | |
| CN102799033B (zh) | 显示面板及其制作方法、显示装置 | |
| CN100362414C (zh) | 共平面开关模式液晶显示器件及其制造方法 | |
| CN103353699A (zh) | 一种阵列基板、其制备方法及显示装置 | |
| CN107357105A (zh) | 一种阵列基板、显示面板、显示装置 | |
| CN104914640A (zh) | 一种阵列基板及其制作方法、显示面板、显示装置 | |
| CN105185791A (zh) | 阵列基板及其制作方法、显示装置 | |
| US20170285430A1 (en) | Array Substrate and Manufacturing Method Thereof, Display Panel and Display Device | |
| CN203299499U (zh) | 一种阵列基板及显示装置 | |
| CN103474436A (zh) | 一种阵列基板及其制作方法、显示装置 | |
| CN103135298B (zh) | Tft-lcd阵列基板及其制造方法以及显示屏 | |
| CN102981333B (zh) | 阵列基板及其制造方法和显示装置 | |
| CN107179639A (zh) | 阵列基板及其制作方法和显示面板 | |
| CN104035250B (zh) | 主动元件阵列基板 | |
| CN104007574A (zh) | 一种阵列基板、显示装置及其制造方法 | |
| WO2015158052A1 (zh) | 大板加电线路及其制造方法 | |
| CN206039107U (zh) | 显示面板及显示装置 | |
| CN103489874A (zh) | 阵列基板及其制备方法、显示装置 | |
| CN106200158A (zh) | 显示面板及其制作方法、显示装置 | |
| CN104201178B (zh) | 阵列基板及其制备方法、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20161012 |
|
| RJ01 | Rejection of invention patent application after publication |