TW201513211A - 接觸縮減蝕刻中用於優先縮減及偏置控制的方法 - Google Patents
接觸縮減蝕刻中用於優先縮減及偏置控制的方法 Download PDFInfo
- Publication number
- TW201513211A TW201513211A TW103119433A TW103119433A TW201513211A TW 201513211 A TW201513211 A TW 201513211A TW 103119433 A TW103119433 A TW 103119433A TW 103119433 A TW103119433 A TW 103119433A TW 201513211 A TW201513211 A TW 201513211A
- Authority
- TW
- Taiwan
- Prior art keywords
- mask
- layer
- target layer
- size
- etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 74
- 230000008569 process Effects 0.000 claims abstract description 47
- 238000005530 etching Methods 0.000 claims description 69
- 230000009467 reduction Effects 0.000 claims description 62
- 230000004888 barrier function Effects 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 26
- 239000007789 gas Substances 0.000 claims description 25
- 230000008021 deposition Effects 0.000 claims description 17
- 239000004215 Carbon black (E152) Substances 0.000 claims description 13
- 229930195733 hydrocarbon Natural products 0.000 claims description 13
- 150000002430 hydrocarbons Chemical class 0.000 claims description 13
- 238000005137 deposition process Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 87
- 239000012044 organic layer Substances 0.000 claims 3
- 238000007796 conventional method Methods 0.000 abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000006117 anti-reflective coating Substances 0.000 description 18
- 239000000203 mixture Substances 0.000 description 7
- 239000004020 conductor Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- -1 polytetrafluoroethylene Polymers 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Plasma & Fusion (AREA)
Abstract
本發明提供一種用以提供縮減蝕刻的方法,其中待蝕刻於目標層中的特徵部具有主要及次要尺寸,而該主要尺寸大於該次要尺寸。在遮罩之縮減蝕刻中,尺寸係自遮罩的圖案化之阻擋物者減少,然而,利用習知技術,縮減蝕刻不合意地在主要軸尺寸上縮減較大量。藉由在縮減蝕刻之前處理阻擋物,縮減係變得更加均勻,且如有需要,根據在此之製程,主要軸上的縮減量可與次要軸方向上之該者相同或較之更小。
Description
本發明關於蝕刻,且特別是關於用以在縮減蝕刻製程中改善縮減的控制之方法。 [相關申請案之交互參照]
本申請案主張整體係在此併入做為參考、於2013年6月4日所提申之美國臨時專利申請案第61/830,870號的優先權。
在製造半導體元件時,難以在緻密圖案中達成足夠小的特徵部大小,特別是卻又維持期望的特徵部形狀及如此形狀的尺寸。
根據用以提供減少之特徵部大小的一已知方式,使用縮減蝕刻製程。利用此製程,將圖案化之光阻用以蝕刻遮罩之部份者以形成圖案化之遮罩,而該遮罩設置於最終將受蝕刻的目標層上方。在蝕刻遮罩層時,蝕刻漸縮而使得蝕刻之遮罩的圖案相對於光阻中的圖案更小或縮減。因此,在蝕刻遮罩而形成圖案化之遮罩後,該圖案化之遮罩提供圖案,透過該圖案可將目標層以小於一開始圖案化之光阻者的特徵部大小加以蝕刻。
然而,縮減不均勻的問題隨著如此縮減蝕刻製程一起浮現。非均勻縮減方面的問題在特徵部具有非軸對稱之形狀(例如具有不同的X及Y尺寸之特徵部,像是卵形、橢圓形、狹長形或矩形特徵部)的情況下特別明顯。在具有如此特徵部的情況下,較大尺寸(Y尺寸)中的縮減大於X方向上者。再者,假如嘗試藉由在原始圖案化之阻擋物中增加Y尺寸以適應此者,此可能冒著與用以形成圖案化之阻擋物之光微影製程的限制相關之問題(像是Y方向上的破裂)的風險。修改原始的光阻圖案亦可能犧牲對X方向上之特徵部大小的控制。此等問題或挑戰在具有大量緻密堆積之特徵部的情況下可能特別明顯。
在蝕刻待蝕刻之目標層以形成溝槽、該溝槽後續利用金屬加以填充以形成接觸層的情況中(接觸蝕刻),對於X及Y兩方向上的尺寸之控制非常重要,且因此不均勻或未充分受控制之縮減造成問題。
根據本發明,發明人已察知縮減蝕刻之改善控制的方法。較佳地,執行縮減蝕刻使其均勻、使得達成ΔX相對於ΔY之1:1縮減比率,且縮減係受控制、均勻且可預測。再者,根據本發明,可能達成縮減控制使得X方向上的縮減可實際上大於Y方向上者,使得縮減比率可為1:≤1(就ΔX縮減相對於ΔY縮減而言)。相反地,利用習知的縮減蝕刻技術,在X尺寸小於Y尺寸的情況下,ΔX相對於ΔY之縮減為1:>1。
根據本發明,阻擋物層係在圖案化遮罩層之剩餘者之前加以改質。做為範例,可在矽抗反射塗層(SiARC)之圖案化或蝕刻之前使用保形或均勻的碳氫化合物沉積步驟。根據本發明,此改質可達成利用習知以氟碳化合物蝕刻為基礎之縮減製程所未達成的1:≤1 X相對於Y縮減比率。在保形的碳氫化合物沉積之後,SiARC(或其它ARC)定義步驟可非等向性地續行以提供收窄蝕刻。隨後,可蝕刻遮罩之剩餘者。後續可將蝕刻或圖案化之遮罩用於蝕刻目標層。根據本發明之範例,在阻擋物下方使用SiARC層,然而,可使用其它類型的ARC層,例如TiARC、或完全有機之抗反射塗層或BARC。
可將CH4
處理用以處理光阻材料。然而,CH4
於所有蝕刻工具中並非總是存在或可取得。利用本發明,處理可在不使用CH4
的情況下(例如使用CH3
F及H2
之混合物)續行。此提供近似於使用CH4
的結果。此外,光阻處理亦可與施加至電漿之直流(DC)功率一起使用。所增加之DC功率施加可提供彈道(ballistic)電子而增強沉積用的電漿密度,且亦可用以將光阻硬化。舉例來說,在於SiARC圖案化之前執行沉積時可將負DC偏壓功率疊加至上部電極。
可使用不同手段以調整沉積且因此調整縮減控制,例如變化沉積時間、變化氣體化學(或氣體混合物比率)、變化壓力、且/或變化所施加之負DC偏壓(就電壓及/或功率而言)。如在此所討論,亦可例如在以二步驟製程蝕刻SiARC層、及/或蝕刻SiARC下方的有機平坦化層中使用額外的可選變化形,俾以對所致縮減/縮減比率加以額外控制。因此,可變化或調整縮減比率。一般來說,偏好1:1之比率,然而,可能有其中可能希望X方向(或較小尺寸)上之較大縮減的情況,且根據本發明,可達成與Y方向相比之X方向上的較大縮減。相反地,利用習知技術,發生較大方向或Y方向上之縮減。
本發明將參照在此之詳細描述、特別是參照隨附圖式進一步被察知。儘管不同技術特徵及優點係在此合併描述,然而應理解若干技術特徵或優點可在不使用其它者的情況下加以利用。因此,應理解在實施本發明時可在不利用其它特徵部的情況下使用在此所述之技術特徵的次集合,或利用替代性的相似技術特徵。此外,應理解變化係可能的,例如利用以不同順序執行之製程步驟、執行額外步驟、或在受處理基板之不同層中利用不同材料,而變化亦用於製程化學中。
參照圖1,顯示可對其應用本發明之基板100的層102(在垂直於基板表面、俯視方向上)之平面圖。圖1顯示在將特徵部104蝕刻至目標層102內之後的基板,而特徵部具有大於另一X尺寸或次要軸尺寸之Y尺寸或主要軸尺寸。舉例來說,如此特徵部104可用以形成接觸,其中在蝕刻特徵部104之後將其填以導電性金屬(例如鎢),使層102變成接觸層。如後續將討論,在蝕刻如此特徵部時,為了做出具有所期望小尺寸之特徵部,利用縮減蝕刻製程,使得所致之蝕刻目標層的臨界或期望尺寸小於起始蝕刻製程時所利用之阻擋物者。然而,當執行縮減蝕刻時,利用習知技術,尺寸的縮減在X及Y方向上並非均勻。利用習知技術,起因於Y方向之較大特徵部大小或尺寸發生Y方向上的較大縮減。因此,假如Y尺寸更小,尖端到尖端的間隔(在圖1中標識為T2T)變得更大,其並不理想,因為可能需要沿著Y方向做連接或在Y方向上建立連接。在X方向上維持相鄰特徵部104之間的足夠間隔同樣重要,俾以確保相鄰特徵部104之間的足夠隔離。
儘管特徵部104係顯示為伸長之卵形,然而可具優勢地將本發明用於非軸向對稱之不同的特徵部形狀,像是其中一尺寸或主要軸尺寸大於第二尺寸或次要軸尺寸之橢圓形或較短的卵形、矩形特徵部、狹縫、曲線形或彎曲形…等。
參照圖2,提供在根據本發明進行處理之前的基板100之概略表示。在顯示之配置中,設置像是矽晶圓之基板基底101,在其上方為希望其最終受蝕刻之目標層102。應理解可在目標層102及基板101之間設置複數層。遮罩M係設置在目標層102上方。遮罩M包含阻擋物(光阻)層114以及在圖2中共同表示於111的額外層,該等額外層之範例將於此後進一步詳細討論。
阻擋物層114包含利用光微影製程所形成或圖案化、且具有初始臨界尺寸CD0
之開口115。起因於阻擋物之初始圖案化方面的限制,阻擋物114之初始臨界尺寸大於會在目標層102中蝕刻之特徵部的期望之最終臨界尺寸。因此,使用縮減蝕刻製程,藉其在開放剩餘的遮罩層時減少或縮減特徵部大小。然而,利用如先前所討論之習知技術,縮減並不均勻,特別是在特徵部於X及Y方向上具有不同尺寸的情況中,Y尺寸(或較大尺寸)不合意地比X尺寸(或較小尺寸)縮減更多。因此,在開放額外的遮罩層111之前,根據本發明,針對阻擋物層114提供額外的沉積或處理步驟。如在此進一步討論,亦可在開放額外的遮罩層111時利用額外的變化形。
根據本發明之範例,將利用碳氫化合物氣體之沉積用於開放剩餘的遮罩層111之前。根據本發明,可達成1:1之ΔX相對於ΔY的縮減比率,且再者,如有需要亦可達成 X方向上之較大縮減。在處理或改質阻擋物114時可使用CH4
氣體,然而,CH4
並非總是可取得。因此,根據本發明之範例的一技術特徵,將Cx
Hy
Fz
氣體(其中x、y、及z大於0)結合H2
使用。做為範例且不應解讀成具限制性,可以1:7之比率使用CH3
F及H2
混合物。H2
相對於Cx
Hy
Fz
之量/比率可加以變化,且H2
相對於Cx
Hy
Fz
之流率比率係較佳地在4:1到10:1的範圍內。
最終會受蝕刻之目標層102可為例如接觸層,在該接觸層中,蝕刻之開口(104)後續係以導電性材料填充,該導電性材料用以互連毗鄰該目標層(在上方或下方)而形成的特徵部或元件。做為範例且不應解讀成具限制性,層102可提供接觸層,在該接觸層中,填充之開口104係用以與FinFET(鰭式場效電晶體)產生接觸,其中Y方向上的填充之開口與在Y方向上間隔之鰭部對齊。然而,在如此配置中,假如X方向上的特徵部尺寸太寬,或假如相鄰特徵部104之間在X方向上沒有足夠間隔,具有導電性材料的接觸填充可能造成短路。此外,假如在Y方向上沒有充足尺寸(其亦顯示為相鄰特徵部104之間在Y方向上過大的尖端到尖端或T2T間隔),具有導電性材料的填充可能無法做接觸。
參照圖3,顯示蝕刻輪廓之範例,並將描述本發明之範例的額外細節。如圖3所示,阻擋物層114之初始臨界尺寸CD0
大於目標層102中期望的最終臨界尺寸CDF
,而層102為例如由介電材料形成的接觸層。層102可為例如氧化物層。層102下方可為例如氮化物層,像是SiN層或在層102下方用作蝕刻停止部的層。基板或基板基底101係顯示於層103下方,然而,應理解可在層103及基板基底101之間設置複數層。
為了獲得小於初始阻擋物開口尺寸CD0
之最終期望臨界尺寸CDF
,利用縮減蝕刻,其中穿過遮罩層M之蝕刻的部份者利用非等向性蝕刻縮減或加以收窄。在所示配置中,於阻擋物層114下方設置ARC(抗反射塗層)層112(且特別是SiARC層),ARC層112係經蝕刻而具有收窄輪廓以形成縮減蝕刻。根據本發明之範例,將SiARC層用於阻擋物下方,然而,可使用其它類型的ARC層,例如TiARC、或完全有機之抗反射塗層或BARC。接著可實質上鉛直開放或蝕刻剩餘的層以完成遮罩M的開放。隨後,遮罩係用以在目標層102中蝕刻特徵部104,例如使特徵部104可接著受填充以提供做為接觸層的層102。應理解可針對遮罩M利用不同材料及不同層結構。在所示範例中,於SiARC層112下方設置有機平坦化層或OPL 110,於OPL 110下方設置SiON層108。可為例如非晶質碳層之層106係設置於層108之下方及目標層102之上方。遮罩M可具有更小或更大的層數,且可利用不同的材料。
如先前所討論,為了避免伴隨不合意之縮減比率(其中與X方向相比,在Y方向上具有不合意的更大縮減)而可能發生的問題,在開放SiARC層112之前,將具有開放之阻擋物層114的基板例如以使用碳氫化合物氣體的沉積製程加以處理。根據範例,在開放遮罩M之剩餘部份者以前,使用Cx
Hy
Fz
氣體及H2
氣體混合物。H2
相對於Cx
Hy
Fz
流率之比率較佳地在4:1到10:1之範圍內,例如7:1。做為範例,結合額外的氫而使用的氣體可包含CH3
F、CH2
F2
、或CHF3
。氫將抽取或集除(getter)氟,使得例如減少沉積物的形成或粘附。典型的蝕刻利用可產生像是PTFE(聚四氟乙烯)之沉積物的氟碳化合物氣體進行,且因為收集角在較大的特徵部尺寸中較廣,Y尺寸可能比X方向上縮減得更大量。此效應係根據本發明加以避免或降至最低。亦可將CH4
用於處理阻擋物層,然而,CH4
並非總是可取得。Cx
Hy
Fz
及H2
氣體混合物會在形成甲基自由基方面仿擬CH4
。在將阻擋物以沉積製程處理之後,可續行蝕穿遮罩M之剩餘層。起因於阻擋物處理,在續行蝕刻或開放遮罩M之剩餘者時,以氟為基礎之沉積物(其可在Y方向上沉積較大量並因此在Y方向上造成不合意的過度縮減)減少。
參照圖4,顯示代表本發明之製程的範例之流程圖。
首先,在步驟S210中,設置具有目標層及呈複數遮罩層形式之遮罩的基板。遮罩層包含像是圖案化之光阻層的至少一軟遮罩;及用以提供收窄或縮減蝕刻輪廓、但尚未開放或圖案化的至少一下方層(圖2)。舉例來說,在先前所討論的實施例中,圖案化之光阻層係設置在SiARC或其它ARC層上方。光阻中的特徵部在X及Y方向上具有不同尺寸而提供期望形成於目標層中的形狀,但是阻擋物圖案之特徵部大於期望之最終臨界尺寸。圖案化之光阻接著係於步驟S220中例如以使用碳氫化合物氣體(例如使用Cx
Hy
Fz
及H2
的混合物)之沉積製程加以處理。
在步驟S230中,接著於本範例中之開放SiARC層時開放或蝕刻光阻下方的層以形成收窄或縮減輪廓。
根據額外的可選變化形,SiARC層的開放可如此後進一步討論以二步驟執行。
隨後,遮罩之剩餘者係於步驟S240中開放。可將習知製程用於開放遮罩層之剩餘者S240。然而,根據額外的可選變化形,在蝕穿例如OPL層時可針對OPL蝕刻之至少部份者利用氧化性蝕刻(例如使用O2
及氬),使得較大的蝕刻劑自由基收集角相對於(或優先於)X方向擴大Y方向上的尺寸。
隨後,在步驟S250中,將遮罩用以蝕刻目標層。本發明對於蝕刻具有不同大小之主要及次要尺寸(X及Y)的目標層中特徵部特別具優勢,因為本發明可達成在主要尺寸或Y方向上與次要尺寸或X方向相比之實質上相同(或1:1比率)的縮減。事實上,如有需要,本發明可在X方向上達成大於Y方向上之該者的縮減,使得達成1:≤1之ΔX相對於ΔY的縮減。相反地,利用習知技術,發生與X方向相比之Y方向上不合意的更大縮減。
在將特徵部蝕刻於目標層中之後,可將遮罩之剩餘部份在灰化製程中移除。可後續將目標層之蝕刻特徵部於步驟S260中填以導電性材料或導電性金屬(例如鎢),使得目標層可在基板(例如半導體基板)中形成接觸或連接層。
做為範例,處理可在包含其間具有製程空間之上部及下部電極、且基板定位在該下部電極或靜電夾頭(ESC)上的製程腔室中執行。可將頻率在60MHz的功率施加至上部電極並可將頻率在13.56MHz的功率施加至下部電極。製程氣體可藉由例如噴淋頭配置的方式加以供應。此外,根據較佳範例,在阻擋物之沉積處理(S220)期間亦將負DC電壓功率施加至上部電極。此可增強用於沉積之電漿密度且亦可提供阻擋物之額外的交聯或硬化。儘管亦可在其它步驟期間施加DC功率,此處偏好在阻擋物處理之後便中斷DC功率,使得SiARC(或其它ARC)蝕刻在無DC功率施加的情況下續行。應理解可使用不同的設備類型或變化形。舉例來說,可使用不同於60MHz及13.56MHz的頻率,且處理可以單一頻率或多於二頻率續行。
做為非限制性範例,現在將提供製程條件之範例。應理解可利用不同的處理設備配置,且如可變化製程氣體化學般地可變化製程條件。因此,應理解以下條件係僅做為範例而提供。
參照圖5,可察知根據本發明所達成的優勢。圖5顯示形成於目標或介電層(102)中的特徵部,其中使用相同的初始圖案化之光阻。目標特徵部長度為160 nm,且針對蝕刻於目標層中的特徵部之目標尖端到尖端(T2T)間隔為68 nm。在圖5中,左邊的SEM影像顯示伴隨其中阻擋物層未在SiARC蝕刻前受處理之對照範例的縮減之結果;而右邊的影像顯示根據本發明之範例所達成的結果。製程係受控制以達成所要求或目標X尺寸,結果遂因而具有共同的X尺寸。因此,結果表明本發明針對提供之X尺寸達成期望之Y及T2T尺寸的能力;而在就相同光阻及達成相同提供之X尺寸而言的對照範例之情況中, 發生Y方向上的過度縮減,亦造成T2T尺寸令人不滿意。線300、400提供從左邊影像穿越右邊影像之尖端的延伸,以進一步顯示在ARC開放之前使用碳氫化合物沉積步驟之改善的結果及T2T間隔方面的減少。在對照範例的情況中,T2T間隔為88.23 nm;而在本發明的情況中,達成69.43 nm之T2T間隔(非常接近目標)。此外,就對照範例而言,蝕刻於介電層中之特徵部內的X尺寸為25.78 nm,且Y尺寸為139.8 nm;而在本發明的情況中,X尺寸為25.79且Y尺寸為159.7 nm(非常接近目標)。因此,針對提供之X尺寸,Y尺寸方面的縮減量明顯減少,且就特徵部長度及T2T間隔而言達成非常接近目標的尺寸。針對對照範例,製程條件如下:SiARC蝕刻:30mT壓力、500W/350W、-500伏特DC、250CF4
/10C4
F8
/200Ar、25秒製程時間;OPL蝕刻:50mT、1200W/125W、400H2
/200N2
、190s、8/8C;遮罩完結蝕刻:150mT、1500W/250W、200CF4
、20s、8/8C。針對本發明之範例,以下列條件將光阻使用碳氫化合物氣體及氫加以處理,並接著執行SiARC蝕刻:光阻處理:40mT、500W/150W、-500DC、44CH3
F/308H2
、RDC=50、5s製程時間;SiARC蝕刻:15mT、0/800W、SiARC蝕刻中無DC、250CF4
/13C4
F8
/200Ar、20s;OPL蝕刻:50mT、1200/125W、400H2
/200N2
、190s、8/8C;遮罩完結蝕刻:150mT、1500W/250W、200CF4
、20s、8/8C。在以上中,所有的氣體流值係以sccm為單位,且針對各步驟之以斜線分開的二功率量分別指示所施加之60MHz及13.56MHz功率量。DC功率係施加至上部電極,且在未針對提供之步驟指示DC功率的情況中,其係未施加。溫度代表靜電夾頭(ESC)溫度。
因此,結果表明可去除Y方向上之過度縮減的問題,且可達成改善之縮減比率。利用本發明,可達成1:1之X縮減量相對於Y縮減量的縮減比率,且再者,如有需要可在Y方向上達成比X方向上更低的縮減量。
根據進一步的範例,如先前所提及,可使用二步驟ARC或SiARC蝕刻製程。於沉積製程中處理光阻時,在具有上部及下部電極之蝕刻腔室中利用40mTorr的壓力,而將500W的60MHz功率施加至上部電極且將150W的13.56MHz功率施加至下部電極,並針對光阻之處理進一步將500伏特的負DC功率施加或疊加至上部電極上。氣體組成包含308 sccm H2
及44 sccm CH3
F。此外,晶圓支撐部或靜電夾頭(ESC或下部電極)的溫度係維持於3°C,且處理續行持續5秒。
隨後,第一SiARC開放步驟在30mTorr、將350W施加至上部電極且將450W施加至下部電極(頻率始終保持相同)、於光阻處理後中斷DC功率的情況下續行。在第一SiARC處理步驟中,氣體化學包含40 sccm CH3
F、350 sccm H2
、及120 sccm N2
,而ESC溫度維持在3°C,且處理續行持續14秒。隨後,於第二SiARC開放步驟中,在30mTorr下,施加至上部及下部電極之功率分別為200W及450W(始終為60MHz及13.56MHz之相同頻率),伴隨250 sccm CF4
及125 sccm CHF3
,且ESC在3°C且處理持續17秒而完成SiARC層的開放。隨後,在開放OPL時,使用50mTorr之製程壓力,而將1200W及125W的功率分別施加至上部及下部電極,並伴隨400 sccm H2
及200 sccm N2
的製程化學,且ESC溫度在8°C,而處理續行持續160秒。接著使用習知技術開放遮罩之剩餘者並蝕刻目標層-介電或接觸層。結果表明使用二步驟SiARC蝕刻進一步控制X及Y尺寸方面之縮減、使得Y尺寸之縮減量可與X方向上之該者相同或較之更少的能力。
在以上範例中,二步驟ARC或SiARC開放或蝕刻係以不同製程化學及不同蝕刻速率(在以上範例中,第二者比第一者具有更快的蝕刻速率)加以使用。在以上範例中,二步驟亦在以第一步驟蝕刻的期間提供較佳的圖案保真度(較少沿特徵部形狀的顫動),而第二步驟提供過蝕刻並確保整個晶圓/基板範圍內之特徵部的蝕刻(確保不同位置、類型及/或密度之特徵部完全受蝕刻)。二步驟ARC或SiARC亦容許步驟之一者以較無贅(較少聚合物)之化學加以執行。二步驟SiARC蝕刻更可調整X及Y縮減或收窄,且更可根據持續期間、化學、壓力、功率加以修改,因而提供額外的控制變化形選項。應理解亦可如先前所討論使用單一ARC或SiARC蝕刻,而在使用二步驟ARC或SiARC處理的情況中,可倒轉二步驟之順序,或可使用多於二步驟。在此所用之二步驟處理意指可使用二或更多處理步驟(換言之,對二步驟製程之提述並未排除額外步驟的使用)。此外,做為如先前所指出之進一步可選變化形,在OPL蝕刻之部份者期間可使用氧化蝕刻(例如使用O2
及氬),以供製程之額外調整或控制。
應理解可變化製程條件以適應不同特徵部類型/形狀及尺寸、及不同材料,包含例如變化在相關於光阻層之沉積、開放SiARC及/或OPL中所用的製程化學。此外,可針對所用壓力、所施加功率、製程步驟之時間量、氣體化學或氣體比率做變化。因此,應理解變化鑑於本發明之教示係可能的。
如將察知,本發明與習知製程相比提供具優勢之結果。本發明在執行縮減蝕刻以例如在後續以導體加以填充之接觸層中蝕刻特徵部的情況下特別具優勢。本發明在能夠控制具有不同尺寸、而主要尺寸或Y軸尺寸大於次要尺寸或X軸尺寸之特徵部的縮減量方面特別具優勢。由於變化係可能的,因此應理解除了隨附請求項的用語之外不應將在此之描述解讀為具限制性。
100‧‧‧基板
101‧‧‧基板基底
102‧‧‧目標層
103‧‧‧層
104‧‧‧特徵部
106‧‧‧層
108‧‧‧SiON層
110‧‧‧有機平坦化層(OPL)
111‧‧‧剩餘的遮罩層
112‧‧‧ARC層(SiARC層)
114‧‧‧阻擋物層
115‧‧‧開口
300‧‧‧線
400‧‧‧線
CD0‧‧‧初始臨界尺寸
CDF‧‧‧最終期望臨界尺寸
M‧‧‧遮罩
S210‧‧‧步驟
S220‧‧‧步驟
S230‧‧‧步驟
S240‧‧‧步驟
S250‧‧‧步驟
S260‧‧‧步驟
T2T‧‧‧尖端到尖端
X‧‧‧尺寸
Y‧‧‧尺寸
101‧‧‧基板基底
102‧‧‧目標層
103‧‧‧層
104‧‧‧特徵部
106‧‧‧層
108‧‧‧SiON層
110‧‧‧有機平坦化層(OPL)
111‧‧‧剩餘的遮罩層
112‧‧‧ARC層(SiARC層)
114‧‧‧阻擋物層
115‧‧‧開口
300‧‧‧線
400‧‧‧線
CD0‧‧‧初始臨界尺寸
CDF‧‧‧最終期望臨界尺寸
M‧‧‧遮罩
S210‧‧‧步驟
S220‧‧‧步驟
S230‧‧‧步驟
S240‧‧‧步驟
S250‧‧‧步驟
S260‧‧‧步驟
T2T‧‧‧尖端到尖端
X‧‧‧尺寸
Y‧‧‧尺寸
圖1為具有不同X及Y尺寸之受蝕刻特徵部的範例之平面圖; 圖2為在將遮罩之剩餘者圖案化之前的具有圖案化之阻擋物之基板的側剖面圖; 圖3為將遮罩圖案化及蝕刻目標層之後的側剖面圖; 圖4為本方法之流程圖;且 圖5顯示利用本發明所達成之優勢結果及對照範例的SEM影像之比較。
S210‧‧‧步驟
S220‧‧‧步驟
S230‧‧‧步驟
S240‧‧‧步驟
S250‧‧‧步驟
S260‧‧‧步驟
Claims (20)
- 一種蝕刻目標層的方法,包含: 設置一基板,該基板在其上具有該目標層及該目標層上方之一遮罩,其中該遮罩之一頂部部份係圖案化而具備具有第一尺寸及第二尺寸之特徵部,其中該第一尺寸大於該第二尺寸,且其中該遮罩在該頂部部份下方的部份未經圖案化,使得該遮罩為一部份開放之遮罩; 利用碳氫化合物氣體在該部份開放之遮罩上執行一電漿沉積; 在該電漿沉積之後,蝕穿該遮罩層之剩餘部份以形成一開放之遮罩,且其中在至少一部份之該蝕穿該遮罩之剩餘部份的期間形成一收窄蝕刻輪廓,使得在該開放之遮罩的底部之開口具有一第一遮罩底部尺寸及一第二遮罩底部尺寸,其中該第一遮罩底部尺寸大於該第二遮罩底部尺寸,且其中以下之至少一者:(a)該第一遮罩底部尺寸小於該第一尺寸,或(b)該第二遮罩底部尺寸小於該第二尺寸;及 透過該開放之遮罩蝕刻該目標層。
- 如申請專利範圍第1項之蝕刻目標層的方法,其中該遮罩之該頂部部份包含一阻擋物層,且其中該遮罩之剩餘部份包含一ARC層,且其中該收窄蝕刻輪廓係形成於該ARC層中。
- 如申請專利範圍第2項之蝕刻目標層的方法,其中該ARC層之蝕刻係以二步驟在二不同蝕刻速率及二不同電漿化學下執行。
- 如申請專利範圍第3項之蝕刻目標層的方法,其中該二步驟係在一製程腔室中執行,其中該二步驟包含一第一步驟,該第一步驟後接一第二步驟,且其中在該第一步驟及該第二步驟之一者期間將比在該第一步驟及該第二步驟之另一者期間更大量的氫饋送至該製程腔室。
- 如申請專利範圍第4項之蝕刻目標層的方法,其中該製程腔室包含一上部電極,且其中該方法更包含在於該部份開放之遮罩上執行該電漿沉積的期間將一負電壓直流功率施加至該上部電極。
- 如申請專利範圍第5項之蝕刻目標層的方法,其中在該目標層之蝕刻之後,該目標層中的蝕刻特徵部具有一第一目標層尺寸及一第二目標層尺寸,其中該第一目標層尺寸大於該第二目標層尺寸,且其中一第一縮減量為該第一尺寸減去該第一目標層尺寸,且一第二縮減量為該第二尺寸減去該第二目標層尺寸,且更其中該第二縮減量相對於該第一縮減量之比率為1:≤1。
- 如申請專利範圍第6項之蝕刻目標層的方法,其中在該電漿沉積期間,將Cx Hy Fz 及H2 供應至該製程腔室。
- 如申請專利範圍第7項之蝕刻目標層的方法,其中H2 相對於Cx Hy Fz 之流率比率係從4:1到10:1。
- 如申請專利範圍第1項之蝕刻目標層的方法,其中在該目標層之蝕刻之後,該目標層中的蝕刻特徵部具有一第一目標層尺寸及一第二目標層尺寸,其中該第一目標層尺寸大於該第二目標尺寸,且其中一第一縮減量為該第一尺寸減去該第一目標層尺寸,且一第二縮減量為該第二尺寸減去該第二目標層尺寸,且又其中該第二縮減量相對於該第一縮減量之比率為1:≤1。
- 如申請專利範圍第9項之蝕刻目標層的方法,更包含以一導電性金屬填充該目標層中的蝕刻特徵部。
- 如申請專利範圍第1項之蝕刻目標層的方法,其中該遮罩之該頂部部份包含圖案化之一阻擋物層,且其中在該電漿沉積期間,將H2 及Cx Hy Fz 以從4:1到10:1之H2 相對於Cx Hy Fz 之流率比率加以供應,且更其中該遮罩之剩餘部份包含一SiARC層,且其中該收窄蝕刻輪廓係形成於該SiARC層中。
- 一種製程,包含: 設置其上具有一目標層之一基板; 在該目標層上設置一遮罩,其中該遮罩包含圖案化之一阻擋物層及在圖案化之該阻擋物層下方的一ARC層,且其中該遮罩在該阻擋物層下方之部份未經開放,使得該遮罩為一部份圖案化之遮罩且該目標層並未顯露,其中圖案化之該阻擋物包含各自具有一第一尺寸及一第二尺寸之特徵部,其中該第一尺寸大於該第二尺寸; 利用碳氫化合物氣體處理該部份圖案化之遮罩; 蝕穿該遮罩在該阻擋物層下方之部份以形成一圖案化之遮罩並顯露該目標層,其中於蝕穿該遮罩在該阻擋物層下方之部份的期間形成一蝕刻輪廓且該蝕刻輪廓之至少一部分者包含一收窄輪廓,使得在該圖案化之遮罩的底部之開口具有一第一遮罩底部尺寸及一第二遮罩底部尺寸,其中該第一遮罩底部尺寸大於該第二遮罩底部尺寸,且其中以下之至少一者:(a)該第一遮罩底部尺寸小於該第一尺寸,或(b)該第二遮罩底部尺寸小於該第二尺寸;且 透過該圖案化之遮罩蝕刻該目標層; 其中在蝕穿該目標層之後,該目標層中的蝕刻特徵部具有一第一目標層尺寸及一第二目標層尺寸,其中該第一目標層尺寸大於該第二目標層尺寸,且其中一第一縮減量為該第一尺寸減去該第一目標層尺寸,且一第二縮減量為該第二尺寸減去該第二目標層尺寸,且更其中該第二縮減量相對於該第一縮減量之比率為1:≤1。
- 如申請專利範圍第12項之製程,其中該ARC層為一SiARC層,其中該收窄輪廓係形成於該SiARC層中,且其中在利用碳氫化合物氣體處理該部份圖案化之遮罩的期間,將H2 及Cx Hy Fz 以從4:1到10:1之H2 相對於Cx Hy Fz 之流率比率加以供應。
- 如申請專利範圍第13項之方法,其中該SiARC層之蝕刻係以二步驟在二不同蝕刻速率及二不同電漿化學下執行。
- 如申請專利範圍第14項之方法,其中該二步驟包含一第一步驟,該第一步驟後接一第二步驟,且其中在該第一步驟及該第二步驟之一者期間將比在該第一步驟及該第二步驟之另一者期間更大量的氫饋送至處理在其中執行之一製程腔室。
- 如申請專利範圍第15項之方法,其中該遮罩更包含設置在該SiARC層下方之一有機層,且更其中於蝕穿該遮罩在該阻擋物層下方之部份的期間蝕刻該有機層,且更其中在蝕刻至少一部分之該有機層的期間執行一氧化性蝕刻。
- 如申請專利範圍第16項之方法,其中在利用碳氫化合物氣體處理該部份圖案化之遮罩的期間執行一電漿沉積製程,且更其中在該電漿沉積製程期間施加一直流功率,且更其中該直流功率為施加至一上部電極之一負直流功率。
- 一種製程,包含: 設置其上具有一目標層之一基板; 在該目標層上設置一遮罩,其中該遮罩包含圖案化之一阻擋物層及在圖案化之該阻擋物層下方的一SiARC層,且其中該遮罩在該阻擋物層下方之部份未經開放,使得該遮罩為一部份圖案化之遮罩且該目標層並未顯露,其中圖案化之該阻擋物包含各自具有一第一尺寸及一第二尺寸之特徵部,其中該第一尺寸大於該第二尺寸; 利用碳氫化合物氣體處理該部份圖案化之遮罩; 蝕穿該遮罩在該阻擋物層下方之部份以形成一圖案化之遮罩並顯露該目標層,其中於蝕穿該遮罩在該阻擋物層下方之部份的期間形成一蝕刻輪廓且該蝕刻輪廓之至少一部分者包含一收窄輪廓,使得在該開放遮罩的底部之開口具有一第一遮罩底部尺寸及一第二遮罩底部尺寸,其中該第一遮罩底部尺寸大於該第二遮罩底部尺寸,且其中以下之至少一者:(a)該第一遮罩底部尺寸小於該第一尺寸、或(b)該第二遮罩底部尺寸小於該第二尺寸;且 透過該圖案化之遮罩蝕刻該目標層; 其中在利用碳氫化合物氣體處理該部份圖案化之遮罩的期間執行一電漿沉積製程,且更其中在該電漿沉積製程期間將一直流功率施加至電漿。
- 如申請專利範圍第18項之方法,其中在該電漿沉積期間將H2 及Cx Hy Fz 以從4:1到10:1之H2 相對於Cx Hy Fz 之流率比率加以供應;且 其中該SiARC層之蝕刻係以二步驟在二不同蝕刻速率及二不同電漿化學下執行。
- 如申請專利範圍第18項之方法,其中該直流功率為在該電漿沉積期間施加至一上部電極的一負電壓直流功率,且其中該負電壓直流功率在該SiARC層之蝕刻期間並未施加;且 其中該目標層中的蝕刻特徵部具有一第一目標層尺寸及一第二目標層尺寸,其中該第一目標層尺寸大於該第二目標層尺寸,且其中一第一縮減量為該第一尺寸減去該第一目標層尺寸,且一第二縮減量為該第二尺寸減去該第二目標層尺寸,且更其中該第二縮減量相對於該第一縮減量之比率為1:≤1;且 其中該方法更包含利用一導電性金屬填充該目標層的蝕刻特徵部。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361830870P | 2013-06-04 | 2013-06-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201513211A true TW201513211A (zh) | 2015-04-01 |
TWI545651B TWI545651B (zh) | 2016-08-11 |
Family
ID=51985591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW103119433A TWI545651B (zh) | 2013-06-04 | 2014-06-04 | 接觸縮減蝕刻中用於優先縮減及偏置控制的方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20140357080A1 (zh) |
TW (1) | TWI545651B (zh) |
WO (1) | WO2014197597A1 (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9165785B2 (en) | 2013-03-29 | 2015-10-20 | Tokyo Electron Limited | Reducing bowing bias in etching an oxide layer |
US10008384B2 (en) | 2015-06-25 | 2018-06-26 | Varian Semiconductor Equipment Associates, Inc. | Techniques to engineer nanoscale patterned features using ions |
US9984889B2 (en) | 2016-03-08 | 2018-05-29 | Varian Semiconductor Equipment Associates, Inc. | Techniques for manipulating patterned features using ions |
US10546730B2 (en) | 2016-05-16 | 2020-01-28 | Varian Semiconductor Equipment Associates, Inc | Filling a cavity in a substrate using sputtering and deposition |
US10229832B2 (en) | 2016-09-22 | 2019-03-12 | Varian Semiconductor Equipment Associates, Inc. | Techniques for forming patterned features using directional ions |
CN107978554B (zh) * | 2016-10-21 | 2020-10-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
US10347579B2 (en) | 2017-01-19 | 2019-07-09 | Qualcomm Incorporated | Reducing tip-to-tip distance between end portions of metal lines formed in an interconnect layer of an integrated circuit (IC) |
US11495436B2 (en) * | 2020-04-30 | 2022-11-08 | Tokyo Electron Limited | Systems and methods to control critical dimension (CD) shrink ratio through radio frequency (RF) pulsing |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100475080B1 (ko) * | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | Si-콘테이닝 수용성 폴리머를 이용한 레지스트 패턴형성방법 및 반도체 소자의 제조방법 |
US7271106B2 (en) * | 2004-08-31 | 2007-09-18 | Micron Technology, Inc. | Critical dimension control for integrated circuits |
US7539969B2 (en) * | 2005-05-10 | 2009-05-26 | Lam Research Corporation | Computer readable mask shrink control processor |
US7674337B2 (en) * | 2006-04-07 | 2010-03-09 | Applied Materials, Inc. | Gas manifolds for use during epitaxial film formation |
US7838432B2 (en) * | 2007-04-16 | 2010-11-23 | Applied Materials, Inc. | Etch process with controlled critical dimension shrink |
US7981812B2 (en) * | 2007-07-08 | 2011-07-19 | Applied Materials, Inc. | Methods for forming ultra thin structures on a substrate |
US20090191711A1 (en) * | 2008-01-30 | 2009-07-30 | Ying Rui | Hardmask open process with enhanced cd space shrink and reduction |
US20100081285A1 (en) * | 2008-09-30 | 2010-04-01 | Tokyo Electron Limited | Apparatus and Method for Improving Photoresist Properties |
US7879727B2 (en) * | 2009-01-15 | 2011-02-01 | Infineon Technologies Ag | Method of fabricating a semiconductor device including a pattern of line segments |
US7939446B1 (en) * | 2009-11-11 | 2011-05-10 | International Business Machines Corporation | Process for reversing tone of patterns on integerated circuit and structural process for nanoscale fabrication |
US8435419B2 (en) * | 2010-06-14 | 2013-05-07 | Applied Materials, Inc. | Methods of processing substrates having metal materials |
US8592302B2 (en) * | 2011-11-30 | 2013-11-26 | GlobalFoundries, Inc. | Patterning method for fabrication of a semiconductor device |
US8916472B2 (en) * | 2012-07-31 | 2014-12-23 | Globalfoundries Inc. | Interconnect formation using a sidewall mask layer |
-
2014
- 2014-06-03 US US14/294,253 patent/US20140357080A1/en not_active Abandoned
- 2014-06-04 WO PCT/US2014/040911 patent/WO2014197597A1/en active Application Filing
- 2014-06-04 TW TW103119433A patent/TWI545651B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
WO2014197597A1 (en) | 2014-12-11 |
US20140357080A1 (en) | 2014-12-04 |
TWI545651B (zh) | 2016-08-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI545651B (zh) | 接觸縮減蝕刻中用於優先縮減及偏置控制的方法 | |
US10438797B2 (en) | Method of quasi atomic layer etching | |
US10566206B2 (en) | Systems and methods for anisotropic material breakthrough | |
US7977390B2 (en) | Method for plasma etching performance enhancement | |
TWI527117B (zh) | 橫向修整硬遮罩的方法 | |
US6451705B1 (en) | Self-aligned PECVD etch mask | |
JP5085997B2 (ja) | プラズマエッチング性能強化方法及び装置 | |
US7838432B2 (en) | Etch process with controlled critical dimension shrink | |
CN107667415B (zh) | 用于先进图案化的线边缘粗糙度降低的保形可剥离碳膜 | |
TWI618145B (zh) | 電漿蝕刻方法及電漿蝕刻裝置 | |
US10971373B2 (en) | Methods for cyclic etching of a patterned layer | |
JP2005101289A (ja) | プラズマアッシング方法 | |
JP4722550B2 (ja) | 半導体装置の製造方法 | |
TW202045749A (zh) | 基板處理方法 | |
TW201618186A (zh) | 微電子基板上之乾硬式遮罩的移除方法 | |
TW201041031A (en) | Dry etching method | |
KR101097025B1 (ko) | 플라즈마 처리 방법 및 컴퓨터 판독 가능한 기억 매체 | |
Meng et al. | Innovatively composite hard mask to feature sub-30 nm gate patterning | |
US20160020114A1 (en) | Method for Increasing Oxide Etch Selectivity | |
TWI674677B (zh) | 含鍺半導體器件中之接點形成 | |
KR20200119218A (ko) | 다색 선택도를 이용한 인접 라인들의 이방성 에칭 방법 | |
TWI851705B (zh) | 以多色選擇性非等向性蝕刻相鄰線的方法 | |
US20240096640A1 (en) | High Aspect Ratio Contact (HARC) Etch |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |