TW201439804A - 基於老化之洩漏能量減少方法與系統 - Google Patents

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Abstract

本文一般係描述了一種減少與一後矽目標電路相關聯之洩漏能量的技術。一示例方法包括根據一標的性指標而有意地老化該目標電路中的複數個閘極，其中該標的性指標包括與該目標電路相關聯之一時脈限制。

Description

基於老化之洩漏能量減少方法與系統
除非於本文中另外指明，在此節中所說明的方式並非意指本申請案之申請專利範圍的先前技術，且並非因包含於本節中就被認可為先前技術。
積體電路(Integrated Circuit,IC)製造中的製程變異(PV)是指IC參數值對額定規格之偏離，其一般係因製程本質所致。在深次微米技術中，PV的存在已經變成積體電路(IC)能量最佳化處理之一主要考量。為補償PV衝擊的某些既有的前矽IC最佳化係應用統計分析來攫取PV影響以及對IC設計影響之補償。這些方式一般並非各種設計與技術所通用，且其係受到隨機因素大幅影響，例如環境溫度，這是不能及時反映在設計模型中的。
也存在有某些後矽最佳化方式來處理前矽最佳化方式所無法解決的前述問題。然而，現有方式並未考慮到由低能量輸入向量所導致的任何IC老化效應。特別是，IC老化係已被長久視為對IC設計與運作的一個不利現象，因為其係導致臨界電壓的增加，因此而隨時間產生延遲衰減。然而，由IC老化所帶來的臨界電壓增加會使閘極的洩漏能量減少。
因此，本文說明了一種在目標電路運作期間利用IC老化來減少目標電路之洩漏能量消耗的方法和系統。
【簡述】
根據本發明的至少某些具體實施例，係說明了一種用於減少與一後矽目標電路相關聯的洩漏能量之方法。某些示例方法係包括根據一標的性指標，有意地老化該目標電路中的複數個閘極，其中該標的性指標包括與該目標電路相關聯之一時脈限制。
根據本發明的至少某些具體實施例，也說明了一種電腦可讀 取媒介，其含有一指令序列以減少與一後矽目標電路相關聯之洩漏能量。某些示例指令在由一處理器執行時係使該處理器根據一標的性指標，有意地老化該目標電路中的複數個閘極，其中該標的性指標包括與該目標電路相關聯之一時脈限制。
根據本發明的至少某些具體實施例，說明了一種耦接至一後矽目標電路且配置以減少與該後矽目標電路相關聯之洩漏能量的計算裝置。某些示例計算裝置係包括一可編程單元與一處理器，且該處理器係配置以根據一標的性指標而有意地老化該目標電路中的複數個閘極，其中該標的性指標包括與該目標電路相關聯之一時脈限制。
前述概述內容係僅為說明之用，且不應被視為任何形式的限制。除上述之所述態樣、具體實施例與特徵以外，參照圖式和下述詳細說明即可瞭解其他態樣、具體實施例與特徵。
102‧‧‧老化輸入向量(IV)選擇
104‧‧‧基於模擬之權重指定
106‧‧‧經由SAT求解之候選IV選擇
108‧‧‧利用線性編程之老化IV選擇
110‧‧‧老化模型
112‧‧‧後矽IC老化
114‧‧‧能量/延遲模型
116‧‧‧預備模式IV選擇
142‧‧‧介面匯流排
200‧‧‧方法
210‧‧‧方塊
220‧‧‧方塊
230‧‧‧方塊
240‧‧‧方塊
250‧‧‧方塊
800‧‧‧方法
810‧‧‧方塊
820‧‧‧方塊
830‧‧‧方塊
900‧‧‧計算裝置
902‧‧‧基礎配置
904‧‧‧處理器
906‧‧‧系統記憶體
908‧‧‧記憶體匯流排
910‧‧‧第一層快取
912‧‧‧第二層快取
914‧‧‧處理器核心
916‧‧‧暫存器
918‧‧‧記憶體控制器
920‧‧‧操作系統
922‧‧‧應用程式
924‧‧‧程式資料
926‧‧‧老化輸入向量選擇
928‧‧‧老化/能量/延遲模型
942‧‧‧輸出裝置
944‧‧‧週邊介面/通訊裝置
948‧‧‧圖型處理介面
950‧‧‧聲音處理單元
952‧‧‧A/V埠
954‧‧‧串行介面控制器
956‧‧‧並行介面控制器
958‧‧‧I/O埠
960‧‧‧網路控制器
962‧‧‧其它計算裝置
964‧‧‧通訊埠
990‧‧‧匯流排/介面控制器
992‧‧‧儲存裝置
994‧‧‧儲存介面匯流排
996‧‧‧可移除之儲存器
998‧‧‧非可移除之儲存器
從下述說明與如附申請專利範圍並結合如附圖式，將可更完整瞭解本發明的前述與其他特徵。這些圖式係僅說明根據本發明的幾個具體實施例，且因此不應視為對本發明範疇的限制。以下將透過使用如附圖式來進一步具體且詳細地說明本發明。
在圖式中：第一圖繪示了一種用於執行一後矽目標電路之基於老化之洩漏能量減少之示例流程的方塊圖；第二圖繪示了一種用於辨識後矽積體電路(Integrated Circuit,IC)老化之一或多個輸入向量的示例方法；第三圖是一示例滿意度問題制定；第四圖繪示了臨界路徑與有效敏化(可敏化)臨界路徑的示例；第五圖繪示了示例之延遲與處理量；第六圖繪示了一示例閘極以及其輸入和輸入之間的相關性；第七圖繪示了如何應用輸入向量在一特定位置產生有意的閘極切換以及因而增加溫度的另一示例；第八圖繪示了用於在一預備模式中辨識後矽IC老化之一或多個輸入 向量的示例方法800；以及第九圖是一示例計算裝置的方塊圖，該示例計算裝置係配置以有意地老化一後矽目標電路，且其皆根據本發明之某些具體實施例而配置。
在下述詳細說明中，係參照形成說明的一部分之如附圖式。在圖式中，類似的符號一般是代表相同的構件，除非有相反的載述。在詳細說明、圖式與申請專利範圍中所描述的例示具體實施例並不代表作為限制。也可使用其他具體實施例，且可進行其他變化，其皆不背離本文所提出之標的內容的精神與範疇。可直接理解到，本發明的態樣(如本文中一般描述者、以及如圖式所說明者)係可以各種不同型態而加以排列、置換、組合、以及設計，其皆為可明確得知且構成本發明的一部分。
本文一般是有關於(其中包括)與基於老化之洩漏能量減少方案(將於本文中說明)有關的裝置、系統、方法、以及電腦程式。
本文所述之系統與方法的具體實施例涉及根據一標的性指標(或如一標的性指標所指定)來有意地老化一後矽目標電路中的閘極。該標的性指標係包括(非限制)與該目標電路相關的洩漏能量減少需求與時脈限制。此外，在本發明中，用語「預備模式」一般是指一目標電路之一低功率模式。
在本發明中係已建立各種模型，且其係於下述段落中詳加說明。
能量模型
在某些具體實施例中，洩漏能量、切換能量以及延遲都可被使用作為一積體電路(IC)的表現特性。這些特性與物理特性有關，例如有效通道長度與臨界電壓。一閘極位準洩漏能量模型係可基於下列參數：有效通道長度(L或Leff)、臨界電壓(Vth)、閘極寬度(W)、供應電壓(Vdd)、次臨界斜率(n)、移動率(μ)、氧化物電容值(COX)、時脈週期(D)、熱電壓(Φt=kT/q)、以及汲極誘生阻障下降(Drain Induced Barrier Lower,DIBL)因子(σ)。一示例閘極位準洩漏能量Pleakage可表示如下式(1)：
一閘極位準切換能量模型可表示為下式(2)中的Pswitching，其中α為切換機率。
根據上式(1)與上式(2)，洩漏能量是與供應電壓和臨界電壓之間的差異指數相關。由於PV的影響，每一閘極的臨界電壓會具有遠離額定規格的數值，且因此總洩漏能量值係呈現出難以預測或控制的趨勢。然而，洩漏能量與(σ˙Vdd-Vth)的指數相關性係提供了一個可指數減少洩漏能量的機會(假設在後矽階段中臨界電壓可以一受控制方式增加)。根據此觀察結果，一基於老化之後矽調整方式即可明顯減少一IC的總洩漏能量消耗。
延遲模式
一單一邏輯閘極的延遲係可表示如下式(3)：d=gh+p (3)
其中g和h分別為邏輯效應與電氣效應；且p為寄生延遲。特別是，該延遲模型係用以使閘極延遲與其大小調整(例如閘極有效寬度與長度)和操作電壓相關。因此，一示例閘極位準延遲Delay可表示如下式(4)：
其中下標i和i+1係分別代表驅動器與負載閘極；γ為閘極寄生對輸入電容的比例；而ktp和kfit為匹配參數。
根據式(4)的分析模擬，邏輯閘極的延遲係隨著臨界電壓的增加而大致呈線性增加。因此，若臨界電壓增加以降低洩漏能量消耗，則速度衰減會比洩漏能量最佳化中所能得到的節省量低許多。然而，為了維持電路的時脈限制，可使用選擇性的元件老化及/或可適性主體偏壓 (ABB)來避免增加某些閘極的延遲或補償延遲增加。
PV會導致閘極位準物理性質(例如Leff和Vth)的主要變化。舉例而言，由於PV的影響，所製造之閘極的實際Leff係可表示為式(5)，其中Lnom為有效長度的額定設計值，而△L為製程中的變異。
L eff =L nom +△L (5)
根據式(1)至式(4)，PV對於表現特性(例如延遲與功率)會具有一間接影響。
在某些具體實施例中，係假設△L依循一四元樹模型。特別是，△L係分佈於多個層級，其中在每一層級上係分派有不同數量的格柵。在每一個層級上的格柵可被指定依循一實質常態分佈的某些變異值。則總△L(可根據對應閘極所屬之格柵的每一層級上的變異值總和加以計算)係可表示為下式(6)，其中△Lij為閘極所屬格柵之第i層級，μi與σi分別為在層級i之高斯分佈的參數。利用Leff之此一模型，即可得到一IC上之PV的空間相關性。
此外，可藉由隨機摻質的模擬研究得到Vth的分佈。此模型中的Vth係可匹配至一高斯分佈中，其中其參數是由摻質數與摻質位置所決定。
老化模型
由於負偏壓溫度不穩定性(Negative Bias Temperature Instability,NBTI)所致之Vth偏移量的時間相關性一般係依循應力時間的分數冪定律，例如下式(7)所示：△V th =A．exp(βV G )．exp(-E α /kT)．t 0.25 (7)
其中VG為施加閘極電壓；A和β為常數；Eα為一NBIT程序的測得活化能；T為溫度；而t為應力時間。
基於上述模型，第一圖係根據本發明的至少某些具體實施例說明了一種用於為一後矽目標電路執行基於老化之洩漏能量減少之示例程序。該示例程序係包括一老化輸入向量(IV)選擇方塊102、一後矽IC老 化方塊112、以及一預備模式IV選擇方塊116。老化IV選擇方塊102的一具體實施例也包括一基於模擬之權重指定方塊104、一候選IV選擇方塊106、及/或一老化選擇方塊108。該候選IV選擇方塊106係指一能量/延遲模型114，而該老化IV選擇方塊108是指一老化模型110。老化模型110的一個示例係對應於前述老化模型與式(7)。能量/延遲模型114的一個示例是對應於前述能量模型以及式(1)和式(2)，也對應於前述延遲模型以及式(3)至(6)。
在基於模擬之權重指定方塊104中，係對該目標電路執行一模擬，使得一或多個權重可被指定給該目標電路中的每一個閘極，其係代表閘極對於該目標電路的整體能量消耗與臨界時脈限制的貢獻。該一或多個權重係依據閘極在運作模式中有多常處於各洩漏電流位準而定。這些權重係與時脈及/或能量消耗之一或兩者相關。
在候選IV選擇方塊106中，係選擇一候選輸入向量組來老化該目標電路中的閘極。目標為對一第一閘極組(例如在一臨界路徑外的閘極(非CP閘極))施加應力以降低能量消耗，同時保持一第二閘極組(例如在一臨界路徑上的閘極(CP閘極))為未受應力。藉由將此一候選輸入向量選擇問題制定為一滿意度(SAT)問題，以及藉由進行一反覆SAT求解程序，即可得到一所需輸入向量組。由於該目標電路的大小之故，在所有的閘極都被列入考慮時，並無法滿足該SAT問題。此外，在該反覆SAT求解程序期間，在基於模擬之權重指定方塊104中所決定的具有較低權重因子之閘極係自考量中移除，以使該SAT問題變為可求解，同時仍保持一特定的能量消耗位準。
在老化IV選擇方塊108中，於候選IV選擇方塊106中所決定的候選組中的一老化輸入向量組係可被選以對該目標電路施加應力。目標是要使非CP閘極的應力最大化，並使電路的延遲保持在一特定臨界值內。此運作係包括制定一線性程式(LP)，其中目的功能是為使非CP閘極的總能量達最大化。就時脈限制而言，由於CP閘極在老化程序期間保持變化，故可使用閘極上最長路徑來加以估算。藉由求解LP，即可得到特定輸入向量以進行老化，也可知道需要多少時間來應用其中的每一個。
在後矽IC老化方塊112中，可應用一或多個選擇的輸入向量來老化該目標電路。可利用物理位準之閘極位準特徵化來監控老化狀態。
在老化該目標電路之後，當該目標電路是處於預備模式時，係於預備模式IV選擇方塊116中選擇另外的一或多個輸入向量來應用至該目標電路。在某些具體實施例中，藉由調整及參考能量/延遲模型114，係可選擇一或多個輸入向量，使得當目標電路處於低洩漏能量下時，該目標電路的CP閘極並不會固定地受到應力。後續段落將為第一圖中的前述方塊中的每一者提供其他細節說明。
在基於模擬之權重指定方塊104的某些具體實施例中，是使用該目標電路來進行模擬，以得到所有閘極之一洩漏輪廓。一閘極的洩漏能量係與其輸入訊號有關。舉例而言，下表1說明了針對一示例浮動(NAND)閘極之所有輸入訊號組合而得的測量洩漏電流。使用類似的查找表，若可追蹤到該目標電路的所有閘極在正常運作模式中之所有輸入訊號，則即可辨識所有閘極之洩漏能量消耗。
此外，在模擬中，係對該目標電路施用m個輸入向量，並在每一個輸入向量i下記錄所有n個閘極的訊號。根據查找表，可得到每一個閘極j在輸入向量i下的洩漏電流值Pij。一閘極的平均洩漏電流可接著被作為一第一類型之權重因子，且此第一類型之權重因子係可以下式(8)加以表示：
簡言之，該第一類型的權重因子可作為表示每一個閘極消耗了多少洩漏能量之指示。
類似地，也可基於正常運作模式中該閘極的時脈(例如在閘極處所面臨的延遲)而對每一個閘極指派一第二類型的權重因子。舉例而言，可對該目標電路中那些在老化之前面臨較高延遲、以及屬於較受限制的小量臨界路徑之閘極指派一較高權重。因為這類閘極對於該目標電路的最終臨界路徑具有高貢獻，因此對這類閘極指派一較高權重係有助於確保這些閘極不會因元件老化而受到其他減緩。
第二圖係根據本發明之至少某些具體實施例說明一種用於為後矽IC老化辨識一或多個輸入向量(例如第一圖的候選IV選擇方塊106及老化IV選擇方塊108)的示例方法。方法200係包括如方塊210-250中的一或多個所述之一或多個運作、功能或動作。雖然這些方塊是以一序列次序來描述，但這些方塊也可以並行執行，及/或以不同於本文所述之次序來執行。同時，各個方塊也可基於所需實施而組合為較少的方塊、分為其他方塊、及/或予以消除。
對於方法200之處理係開始於方塊200：「制定SAT問題」，其後係接以決定方塊220：「SAT問題是否可滿足？」。若可滿足該SAT問題，則方塊220後係接著方塊240：「從一候選輸入向量組中選出一或多個輸入向量」。否則，方塊220後便接續至方塊230：「在SAT問題考量中移除閘極」。方塊240後是接著方塊250：「對目標電路應用所選擇的一或多個輸入向量」。
在某些具體實施例中，係於方塊210中制定一布林SAT，以決定是否可指派一組變數來滿足一布林運算式。舉例而言，假設該目標電路的網路表為已知，且每一個閘極的訊號皆可表示為一布林運算式(其具有一主要輸入訊號組作為變數)。因此，意欲將一特定閘極或一閘極組設定為特定訊號之輸入向量選擇問題即可轉換為一SAT問題。藉由求解該SAT問題，即可根據閘極訊號需求而找到所需輸入向量。有多種SAT求解器都可用來得到解決方式，例如SAT4J。
此外，在方塊210中，係使用一目標條件組來指明將得到輸 入向量之一閘極次組的訊號。在該SAT求解程序中，並不考慮不包含於該目標條件中之閘極。舉例而言，該SAT問題中的目標條件係依循下列格式：obj i =0|1,i=1...k (9)
其中obji是與電路網路表中的一閘極身份(ID)對應，而k為被預期以指明訊號0或1之閘極數。若該SAT問題是可被滿足的，則求解該SAT問題之輸出係對應於滿足該目標條件的一候選輸入向量組。
第三圖是根據本發明中至少某些具體實施例之一示例SAT問題制定。在該目標條件中，所有的CP閘極(閘極2、3與6)都被設定為訊號0，且所有的非CP閘極(閘極1、4與5)都被設定為訊號1。假設該SAT問題為可滿足，則可選擇輸入向量00111來滿足所指定的目標條件。
如上所述，當在方塊220中，SAT問題被決定為不可滿足時，在某些具體實施例中，即放鬆該SAT問題中所指定之需求。舉例而言，在方塊230中，對於目標電路的總洩漏能量貢獻上不重要的閘極係被移除而不在該SAT問題中加以考慮。就CP閘極而言，一閘極的重要性係由其延遲特性所決定。根據閘極延遲模型，若一閘極可由其本身加速及/或由少數其他閘極驅動，則該閘極係被視為對於候選輸入向量選擇而言相對為不重要的。就非CP閘極而言，一閘極的洩漏能量為主要考量。當一閘極消耗比電路中其他閘極更少的洩漏能量時，該閘極是被視為相對不重要的。
基於說明目的，方法200係開始於在制定SAT問題時將CP閘極的所有訊號設定為0、且將非CP閘極的所有訊號設定為1之目標條件。若所產生的SAT問題為不可滿足，則具有最低權重的閘極(如在第一圖的基於模擬之權重指定方塊104中所決定者)會被移除而不在該SAT目標條件中加以考慮，直到得到一可滿足的SAT問題為止。一示例程序係說明於下表：
第二圖中所示之反覆程序與上表係產生一候選輸入向量組，其可用於IC老化程序(例如，第一圖之後矽IC老化112)中，以為洩漏能量節省而施應力於一特定閘極組(例如非CP閘極)。雖然SAT目標條件會指定要將其他閘極組(例如CP閘極)設定為未受應力模式(例如訊號0)，由於對受應力之非CP閘極的老化影響與不可預測的PV之故，臨界路徑係隨時間改變，而一初始非CP閘極次組會隨該目標電路老化而變成CP閘極。因此，他們會影響該目標電路的延遲，且因為藉由應用候選輸入向量而對先前非CP閘極所施加的固定應力，該目標電路的速度會實質衰減。
為了不僅考量洩漏能量節省、同時也要考量目標電路的時脈限制，在方塊240中，可從整個候選輸入向量組中選擇出一輸入向量次組以保持滿足該目標電路的時脈限制。
在合成一特定設計時，會存在有本質上具有重要性的時脈限制。第四圖說明了根據本發明至少某些具體實施例之臨界路徑與有效敏化(可敏化)臨界路徑的實例。特別是，有6個及閘(AND閘)(A、B、C、D、E與F)以及一個反相器。主要輸入係使用小寫字母(a、b、c、d、e和f)來表示。主要輸出也是使用小寫字母(k、j和l)來表示。中間訊號係使用字母g、h、i、j、m、n與p來表示。假設每一個閘極都具有10皮秒(ps)的延遲。
在第四圖的示例設計中的臨界路徑也通過閘極A、D和E， 且從輸入a或輸入b至輸出k的延遲為30皮秒之久。然而，此一臨界路徑係因一可能競爭條件而被視為是一無效路徑。特別是，AND閘A與E分別具有訊號b及非b(NOT b)作為其輸入。由於有反相器的延遲，當輸入訊號b對A改變(例如改變為1)時，對E之輸入非b訊號無法同時改變(例如改變為0)。另一方面，通過閘極B與F之路徑是有效的、且可被稱為一有效敏化臨界路徑。在此實例中，從輸入c至輸出j的延遲為20ps之久，且因此在此示例設計中之有效敏化臨界路徑之延遲為20ps、而非30ps之久。
此外，時脈限制的其他示例類型包括延遲(latency)和處理量(throughput)，其係因任何限制量(例如競爭條件)所致。延遲係定義為從最新輸入資料為可用的時刻開始測量到正確計算出最新輸出的時間。處理量係定義為任何有序元件的輸出至任何有序元件的輸入之間的最大延遲。
第五圖說明了根據本發明至少某些具體實施例之示例延遲與處理量。具體而言，第五圖中所示之標註為R1、R2與R3的三個連續元件(例如暫存器)係被繪製兩次以使圖式更易於被了解。第五圖也包括了使用暫存器R1、R2與R3的八個算術運作，其標示為o1、o2、o3、o4、o5、o6、o7與o8。假設每一個運作都具有10奈秒(ns)之延遲。在此示例電路中的延遲係對應於一訊號從輸入I到抵達輸出O所需之時間，其為10奈秒。在另一實例中，從R1到R3的延遲為30奈秒。
鑑於本發明，顯然該領域中具通常技藝之人應可理解仍有數種其他類型的時脈限制，包括、但不限於：同步化、跳動、與先後關係。舉例而言，在某些其他事件類型之前，有需要先排程一特定的事件類型。
為了在方塊240中達到從候選輸入向量中選擇出一輸入向量次組、同時仍保持滿足與該目標電路相關聯之時脈限制的目標，一個具體實施例可於一線性程式中設定另一時脈限制組，其中目標功能是為能使某一閘極組(例如非CP閘極)的總洩漏能量達最小化。舉例而言，非CP閘極的最大數量可由下式(10)表示為：
其中n為非CP閘極的數量；m為從方法200中所得之候選輸入向量的數量；αj(j=1...m)為應用每一個候選輸入向量的時間百分率；且pij(i=1...n；j=1...m)為當應用輸入向量j時，非CP閘極i的預期洩漏能量。非CP閘極的最大數量係設於應力模式中。在所有參數中，n可得自該目標電路的網路表；m可由前述方法200提供；αj為LP中經特徵化之變數；且pij可由模擬程序而得，除非輸入向量是被固定為m個候選輸入向量中的每一個、而非隨機選擇。
在制定LP中的時脈限制時，應注意該目標電路的臨界路徑是根據所選擇的輸入向量而定，其也剛好是預期從LP得到的輸出。在某些具體實施例中，為解決這個問題，係利用關於每一個閘極延遲之初始最長路徑(其可無關於CP的變化而取得)來估算該目標電路的可能臨界路徑。
根據與該目標電路相關聯之一標的性指標(例如，時脈限制、洩漏能量減少需求等)，即可辨別該候選輸入向量組，並從該候選輸入向量組中可選擇出一或多個輸入向量。在方塊250中，所選擇的一或多個輸入向量、以及其應用所需時間量，係被應用至該目標電路。
為了進一步說明對一閘極提供輸入向量與閘極的有意老化之間的關係，第六圖說明了根據本發明至少某些具體實施例之一示例閘極以及其輸入與輸出之間的相關性。一電晶體係於其作用為一開放切換時老化，因為在這種情況下，其通道是處於受到應力。第六圖中的非及(NAND)閘極表說明了輸入與輸出之間的相關性，且在右方的表顯示當該電晶體被視為開啟時(例如受應力時)的情況。「C」表示一特定電晶體之一關閉切換，而「O」表示一開放切換。舉例而言，如欲使電晶體T_PA老化，則輸入a應設定為1。如欲使電晶體T_PB老化，則輸入b應設定為1。
上述式(7)說明了應力時間和Vth(亦即，臨界電壓)之間的關連。式(4)說明了延遲與Vth之間的關係。切換會導致能量散失，其使溫度增加。式(7)表示在較高溫度時，老化會以指數關係加快。
第七圖係根據本發明至少某些具體實施例來說明如何應用輸入向量以於一特定位置產生有意的閘極切換並因而增加溫度的另一實例。舉例而言，若使用向量(1,1,0)與(1,1,1)作為輸入訊號i1、i2與i3，則閘極s2的輸出將改變數值，且閘極s1與s3的輸出將保持不變。若使用向量(0,1,1)與(1,1,1)作為輸入訊號i1、i2與i3，則閘極s1的輸出將改變數值，而閘極s2與s3的輸出將保持不變。
在該目標電路的閘極老化程序期間，每一閘極的臨界電壓都被監控，特別是CP閘極，以提高臨界電壓偏移不對閘極功能產生不利影響的可能性。由於難以在閘極位準直接測量臨接電壓，因此在某些具體實施例中，係使用一種非破壞性的閘極位準特徵化方式，其包括了全域性功率/延遲的測量。
具體而言，藉由利用線性編程來求解一系統線性方程式，即可進行表現位準之特徵化以決定該目標電路上每一閘極的功率/延遲。可進行物理位準特徵化以根據表現特性與前述式(1)至(4)中所示模型而計算每一個閘極的Vth與Leff。這可表示為一非線性編程程序，因為功率模型與延遲模型對於Vth和Leff而言係呈現非線性。
在某些具體實施例中，在表現位準下，係可以一線性格式來加以表達一模型，其中假設所有物理位準特性的變異係由一單一PV調整因子K來表示。在輸入狀態j下之完整晶片洩漏功率~pj係可在表現位準下利用線性模型而表示如下式(12)：
其中si為閘極i之PV調整因子；Kij為閘極在輸入狀態j下之額定洩漏功率，其與式(1)中的固定參數及輸入狀態相關(Kij的數值可於查找表中找到)；而esj和eej分別為系統性與隨機性測量誤差。藉由改變主要輸入向量並測量在每一時間下的整個目標電路的洩漏功率，即可得到一線性方程式系統。接著，藉由求解該方程式系統(其具有之一目標功能是要使測量誤差達最小化)，即可使該等閘極位準PV調整因子特徵化，並可得到每一閘極之洩漏功率。
從表現特性的特徵化結果，基於式(1)之一非線性方程式(其表示閘極位準之洩漏能量Pleakage)係可制定如式(13)：
其中Leff和Vth是被特徵化的兩個變數。A、B與C代表洩漏功率模型中的電晶體位準參數，其在模型中可被假設為固定值。
式(13)提供了使Leff和Vth與表現特性(例如洩漏功率)關聯之一非線性方程式。從表現位準之特徵化可得到洩漏功率值。然而，利用一非線性方程式，尚無法解出這兩個變數Leff和Vth。因此，可將其它變數加至該洩漏功率模型，因而可得到一非線性方程式系統。在一具體實施例中，藉由使用熱調節來改變目標電路的溫度，即可實現此一目標。洩漏功率一般會具有溫度T之指數關係，且可利用熱調節來控制溫度並針對每一個單一閘極得到多個洩漏功率非線性方程式。藉由對目標電路施加不同溫度T並針對洩漏功率重複表現位準之特徵化，即可制定一非線性方程式系統。接著可使用一非線性程式求解器來求解該等非線性方程式，以得到Vth與Leff之特徵化結果。
除了在上述LP制定中使用時脈限制以外，可適性主體偏壓(ABB)係用以補償與目標電路相關聯之延遲衰減。ABB是一種可補償PV對性能與功率消耗之影響的有效方式，其提供了可透過主體效應來操控電晶體臨界電壓並因而使一前向或一反向主體效應可改變臨界電壓的能力。特別是，ABB係用以操控與CP閘極相關聯之臨界電壓(其係因老化而增加)，使得在目標電路中的臨界路徑延遲係得以被補償。
ABB可用以於相同方向中(例如，增加或減少臨界電壓)為多個電晶體(例如，一電路中的所有電晶體)同時改變Vth。吾人可產生多ABB電路。在晶片被運送至一客戶處之前，藉由調整一晶片上內部電壓調節器、或藉由使一特定接腳連接至一特定電壓位準，即可對一電路施加ABB。
ABB係用以增進時脈或洩漏能量需求。舉例而言，若通過老化(例如上述詳細說明之有意的老化程序)已經無意地違反了一時脈或 洩漏能量之需求，則可使用ABB來復原這個問題。
基於下述觀察：(1)在運作的大部分時間中，IC係處於預備模式、及(2)當對IC施用不同的輸入向量時，最高位準與最低位準洩漏值之間會有一大幅差異，係可應用各種預備模式最佳化方式。然而，現有的方式一般都考量洩漏節省，並忽略了導致低位準洩漏值之輸入向量可能會使電路以一未受預期方式老化的事實。
可使用如上述之以SAT和LP為基礎的方式來處理預備模式洩漏能量減少的問題。第八圖係根據本發明至少某些具體實施例來說明一種用於在一預備模式(例如第一圖的預備模式IV選擇方塊116)中辨識後矽IC老化之一或多個輸入向量的示例方法800。方法800包括一或多個運作、功能或動作，如方塊810至830中的一或多個所描述。雖然前述方塊是以一序列次序加以說明，但這些方塊也可以並行執行，及/或以不同於本文所述之次序來執行。同時，各個方塊也可基於所需實施而組合為較少的方塊、分為其他方塊、及/或予以消除。
方法800的處理係開始於方塊810：「調整目標功能以進行線性編程」，其之後係接著方塊820：「從候選輸入向量組中選出一或多個輸入向量」。方塊820後係接著方塊830：「對目標電路施用所選擇之一或多個輸入向量」。
在某些具體實施例中，在前述式(10)中所指明的目標功能係可針對方塊810中的LP而加以調整，以使該目標電路中的所有CP閘極與非CP閘極的洩漏能量達實質上最小化，同時考量速度而保持相同的延遲限制。在求解LP並選擇一或多個輸入向量之後，在方塊830中，所選擇之一或多個輸入向量係被應用至處於預備模式之該目標電路，以供洩漏能量減少之用，並避免老化臨界路徑而導致延遲增加超過了所指定的時脈限制。
此外，本文所述之系統與方法也可用以增進目標電路之良率、及/或修正目標電路中的熱點。舉例而言，在某些具體實施例中，為了消除或減少熱點，係減少該目標電路中已經被辨識為超過一臨界溫度之一特定部分中的電晶體之臨界電壓，以減少該目標電路的該部分中之洩漏能量。在其他具體實施例中，對於需要較高速度性能的系統而言，可使用前 述ABB來減少臨界電壓、同時增加該目標電路之速度，藉以增加良率。ABB係以可確保一目標電路之指定執行速度、同時又可使與該目標電路相關聯之洩漏能量達最小化的方式加以計算。可利用二元搜尋來找出此一指定速度。
在某些具體實施例中，本文所揭之系統與方法係可在一目標電路的製造與測試階段、或是當該目標電路是在現場時進行。舉例而言，一計算裝置(其耦接至該目標電路)係可配置以執行上述閘極位準之特徵化及輸入向量之產生，亦可於所選擇的可編程電路(例如正反器)中載入適當輸入向量，以開始該目標電路的後矽老化。在該目標電路在現場被用於一裝置中的情形中，該裝置係隨時間變化而連接至一伺服器，其中該伺服器係對該裝置載入一新的輸入向量。此一新的輸入向量會隨著在目標電路的製造與測試階段中應用至該目標電路的輸入向量而有所不同。該裝置接著使該目標電路處於一預備模式，並對該目標電路應用該新的輸入向量。
第九圖是根據本發明中至少某些具體實施例而排列之一示例計算裝置的方塊圖，該計算狀係配置以有意地老化一後矽目標電路。在一非常基礎的配置中，計算裝置900一般係包括了一或多個主機處理器904與一系統記憶體906。一記憶體匯流排908係用於在主機處理器904和系統記憶體906之間進行通訊。
根據所需配置，主機處理器904可為任何類型，包括、但不限於微處理器(μP)、微控制器(μC)、數位訊號處理器(DSP)、或其任何組合。處理器904係包括一或多層的快取(例如一第一層快取910與一第二層快取912)、一處理器核心914以及一暫存器916。一示例處理器核心914係包括一算術邏輯單元(ALU)、一浮點單元(FPU)、一數位訊號處理核心(DSP Core)、或其任何組合。一示例記憶體控制器918也可與處理器904一起使用，或是在某些實施方式中，記憶體控制器918係處理器904的一內部部件。
根據所需配置，系統記憶體906可為任何類型，包括、但不限於揮發性記憶體(例如隨機存取記憶體(RAM))、非揮發性記憶體(例如唯讀記憶體(ROM)、快閃記憶體等)、或其任何組合。系統記憶體906 係包括一操作系統920、一或多個應用程式922、以及程式資料924。應用程式922包括一老化輸入向量選擇演算法926，其可配置以執行如本文中所述之功能，包括至少關於第一圖的方塊102、第二圖的方法200、以及第八圖的方法800所說明者。程式資料924係包括與老化/延遲/能量模型(例如第一圖中的老化模型110與能量/延遲模型114)相關聯之參數。在某些具體實施例中，應用程式922係配置為以程式資料924操作於操作系統920上，使得輸入向量產生的實施係可如本文所述般執行。此一說明之基礎配置902是藉由在內部虛線內的構件而描述於第九圖中。
計算裝置900可具有其他特徵或功能、以及其他介面以增進基礎配置902與任何所需裝置及介面之間的通訊。舉例而言，一匯流排/介面控制器930係用以經由一儲存介面匯流排934而增進基礎配置902與一或多個資料儲存裝置932之間的通訊。資料儲存裝置932係可移除之儲存裝置936、非可移除之儲存裝置938、或其組合。可移除之儲存裝置與非可移除之儲存裝置的示例包括磁碟機(例如軟碟機與硬碟機(HDD))、光碟機(例如光碟(CD)機或數位多功能碟(DVD)機)、固態硬碟(SSD)、以及磁帶機，僅舉數例說明。示例的電腦儲存媒介可包括以任何資訊(例如電腦可讀取指令、資料結構、程式模組、或其他資料)儲存方法或技術而實施的揮發性與非揮發性、可移除與非可移除媒介。
系統記憶體906、可移除之儲存裝置936、以及非可移除之儲存裝置938為電腦儲存媒介的示例。電腦儲存媒介包括、但不限於RAM(隨機存取記憶體)、ROM(唯讀記憶體)、EEPROM(可電子抹除之可編程唯讀記憶體)、快閃記憶體、或其他記憶體技術、CD-ROM(唯讀記憶光碟)、數位多功能碟(DVD)或其他光學儲存器、磁性卡匣、磁帶、磁碟儲存器或其他詞性儲存裝置、或是可用以儲存所需資訊且可由計算裝置900進行存取的任何其他媒介。任何這類電腦儲存媒介可為計算裝置900的部件。
計算裝置900也可包括一介面匯流排940，以經由匯流排/介面控制器930而增進從各種介面裝置(例如輸出裝置942、週邊介面944、以及通訊裝置946)至基礎配置902的通訊。示例輸出裝置942包括一圖形 處理單元948和一音頻處理單元950，其係配置以經由一或多個A/V埠952而通訊至各種外部裝置，例如顯示器或揚聲器。例示的週邊介面944包括一串行介面控制器或一並行介面控制器，其係配置以經由一或多個I/O埠958而與例如輸入裝置(例如鍵盤、滑鼠、筆、聲音輸入裝置、觸控輸入裝置等)或其他週邊裝置(例如印表機、掃瞄器等)之外部裝置通訊。一示例通訊裝置946包括一網路控制器，其係配置以增進經由一或多個通訊埠而於一網路通訊連結上與一或多個其他計算裝置962之通訊。在某些實施方式中，計算裝置900包括一多核心處理器964，其係經由介面匯流排940而與主機處理器904通訊。
網路通訊連結係一通訊媒介的一個實例。通訊媒介一般係由電腦可讀取指令、資料結構、程式模組、或一調變資料訊號(例如一載波或其他傳輸機制)中的其他資料加以具現，並且包括任何資訊傳送媒介。一「調變資料訊號」為一種其所具有的一或多個特性係可被設定或變化以對訊號中資訊進行編碼之訊號。作為示例而非限制，通訊媒介可包括有線媒介(例如有線網路或直接連線連接)與無線媒介(例如聲學式、無線射頻(RF)、微波、紅外線(IR)、以及其他無線媒介)。本文所述之用語「電腦可讀取媒介」係包括儲存媒介與通訊媒介兩者。
計算裝置900係實施為一小形狀因子之可攜式(或行動)電子裝置的一部分，例如行動電話、個人數位助理(PDA)、個人媒體播放裝置、無線網路觀看裝置、個人耳機設備、應用程式專用裝置、或包括上述任一功能之複合式裝置。計算裝置900也可實施為一個人電腦，包括膝上型電腦與非膝上型電腦配置兩者。
在系統態樣的硬體與軟體實施之間尚有些微差異；硬體與軟體的使用一般(但非總是，在於在某些上下文中，硬體與軟體之間的選擇會變得明顯)為一種代表成本與效率間權衡結果的設計選擇。本文中所述之程序及/或系統及/或其他技術係可用於各種媒介物(例如，硬體、軟體及/或韌體)，且較佳媒介物將隨部署有程序及/或系統及/或其他技術的上下文而改變。舉例而言，若一實施者確定速度和精確度是最重要的，則該實施者可以選擇一主要為硬體及/或韌體之媒介物；若彈性為最重要的，則該實 施者係選擇一主要為軟體之實施方式；或者，再次作為替代，實施者可選擇硬體、軟體及/或韌體之某種組合。
前述詳細說明係已經經由方塊圖、流程圖及/或實例的使用而提出各種裝置及/或程序的各種具體實施例。至於這些方塊圖、流程圖及/或實例係和有一或多種功能及/或運作，該領域中技術人士將理解到在這類方塊圖、流程圖或實例中的每一種功能及/或運作係可由廣大範圍的硬體、軟體、韌體或其任意組合而獨立地及/或統合地實施。在某些具體實施例中，本文所述標的中的數個部分係經由專用積體電路(ASICs)、場可編程閘極陣列(FPGAs)、數位訊號處理器(DSPs)、或其他整合格式而實施。然而，熟習該領域技術人士將認同，本文所述之具體實施例中的某些態樣(無論是整體上、或是部分而言)係可等效地實施於積體電路中，作為可運行於一或多個電腦上之一或多個電腦程式(例如作為可於一或多個電腦系統上運行之一或多個程式)、作為可運行於一或多個處理器上之一或多個程式(例如作為可於一或多個微處理器上運行之一或多個程式)、作為韌體、或作為其實質上之任意組合，且設計電路及/或編寫軟體或韌體之編碼係屬該領域中技術人士鑑於本發明而能熟知者。此外，熟習該領域技術之人將理解到，本文所述標的之機制係可以各種形式佈設為一程式產品，且無論用以實際上實施該佈設之訊號承載媒介的特定類型為何，本文所述標的之一例示性具體實施例皆可應用。一訊號承載媒介的實例包括、但不限於下述：例如軟碟片、硬碟機、光碟(CD)、數位影音碟(DVD)、數位帶、電腦記憶體等之可記錄形式媒介；以及例如一數位及/或一類比通訊媒介(例如一光纖纜線、一波導、一有線通訊連結及/或通道、一無線通訊連結及/或通道等)之傳輸類型媒介。
熟習該領域技術之人士將可理解到，以本文所提的形式來描述裝置及/或程序、以及後續中使用工程實務來將這些描述裝置及/或程序整合於資料處理系統中都是本領域中所常見的。亦即，本文所描述之裝置及/或程序中的至少一部分係可經由合理的試驗量而整合於一資料處理系統中。具有該領域技藝者將可理解一典型資料處裡系統一般包括一或多個系統單元外殼、一影音顯示器裝置、一記憶體(例如揮發性與非揮發性劑液 體)、處理器(例如微處理器與數位訊號處理器)、計算實體(例如操作系統、驅動器、圖形使用者介面、以及應用程式)、一或多個互動裝置(例如觸控板或螢幕)、及/或包括反饋回路與控制馬達之控制系統(例如用於感測位置及/或速度之反饋；用於移動及/或調整構件及/或量值的控制馬達)。一典型資料處理系統係使用任何適當的市售構件而實施，例如一般在資料處理/通訊、及/或網路計算/通訊系統中所能發現者。
本文所述之標的有時係說明在不同的其他構件內所含的、或與其連接的不同構件。可理解這類說明架構係僅為示例，事實上有許多其他架構都可被實施，其皆可達到相同的功能性。在一概念性意義中，任何可達到相同功能性的構件排列都可有效地「相關聯」，而使得所需功能性得以實現。因此，在本文中可結合以實現一特定功能之任何兩個構件係可被視為與彼此「相關聯」，以使所需功能得以實現，無論是架構或者是中間構件。同樣地，如此相關聯的任何兩個構件也可被視為是彼此「運作連接」或「運作耦接」，以實現所需的功能，且能夠如此相關聯的任何兩個構件也可被視為「可運作耦接」至彼此以實現所需功能。可運作耦接的具體實例包括、但不限於物理上可配對及/或物理上可互動的構件、及/或可無線動作及/或可無線互動的構件、及/或邏輯上可互動及/或邏輯上可動作的構件。
關於在本文中實質上任何複數及/或單數用語的使用，具有該領域技藝人士係可從複數形式轉為單數形式、及/或從單數轉為複數形式，只要對於上下文及/或應用是合適的。為求清晰，在本文中係表達性地提出各種單數/複數的置換。
該領域人士將理解，一般而言，在本文中所使用、特別是在如附申請專利範圍中(例如在如附申請專利範圍的本體中)所使用的用語一般為「開放式」用語(例如：用語「包含」應被解釋為「包含、但不限於」，用語「具有」應被解釋為「至少具有」，用語「包括」應被解釋為「包括、但不限於」等)。該領域人士將可進一步理解，當指稱所引入之請求項記載的一特定數量時，這樣的範圍將被明確地記載於請求項中，且在無這樣的記載時，就不存在這樣的範圍。舉例而言，作為理解輔助，下述如附申請專利範圍係含有導入性用語「至少一個」及「一或多個」來導入請求 項記載。然而，這類用語的使用不應被解釋為意指藉由不確定性冠詞「一(a或an)」來導入一請求項記載是將含有這類導入請求項記載的任何特定請求項限制為僅含有一個這類記載的發明，即使是當相同請求項包括導入性用語「一或多個」或「至少一個」、以及不確定的冠詞時，例如「一(a或an)」(例如，「一(a及/或an)」一般係應被解釋為表示「至少一個」或「一或多個」)；而關於用以導入請求項記載的明確冠詞的使用亦同。此外，即使明確記載了一導入請求項記載的具體數量，熟習該領域技術人士將可理解，這類記載一般應解釋為代表至少為所記載數量(例如在無其他修飾下，「兩個載述」中之不加修飾的載述一般是代表至少兩個載述、或兩個或更多之載述)。此外，在使用如「A、B與C中至少其中之一」的類似慣例的例子中，一般而言這類架構是指具有該領域技術之人士所能理解該慣例的意思(例如「具有A、B與C中至少其中之一的一系統」是包括、但不限於單獨具有A、單獨具有B、單獨具有C、具有A和B、具有A和C、具有B和C、及/或具有A、B與C等)。在使用如「A、B或C中至少其中之一」的類似慣例的例子中，一般而言這類架構是指具有該領域技術之人士所能理解該慣例的意思(例如「具有A、B或C中至少其中之一的一系統」是包括、但不限於單獨具有A、單獨具有B、單獨具有C、具有A和B、具有A和C、具有B和C、及/或具有A、B與C等)。該領域技術人士將可進一步理解，實際上描述兩種以上的替代性用語之轉折語及/或用語(無論是在說明書中、申請專利範圍中、或圖式中)應被理解為涵蓋了包括該等用語中的其中一個的可能性，無論是該等用語中任一、或其兩者。舉例而言，用語「A或B」將被理解為包括「A」或「B」或「A和B」之可能。
雖然在本文中已經說明了各種態樣和具體實施例，但該領域中熟悉技藝之人將可明顯得知其他態樣與具體實施例。本文所揭露的各種態樣與具體實施例是基於說明之目的，且並不是用於限制，其中本發明之真正範疇與精神係由下述申請專利範圍所代表。
102‧‧‧老化輸入向量(IV)選擇
104‧‧‧基於模擬之權重指定
106‧‧‧經由SAT求解之候選IV選擇
108‧‧‧利用線性編程之老化IV 選擇
110‧‧‧老化模型
112‧‧‧後矽IC老化
114‧‧‧能量/延遲模型
116‧‧‧預備模式IV選擇

Claims (37)

  1. 一種用於減少與一後矽目標電路相關聯之洩漏能量的方法，該方法包括：根據一標的性指標，有意地老化該目標電路中的複數個閘極，其中該標的性指標包括與該目標電路相關聯之一時脈限制。
  2. 如請求項1所述之方法，進一步包括以一電晶體或閘極位準來特徵化該複數個閘極。
  3. 如請求項1所述之方法，進一步包括：選擇該複數個閘極以進行老化；以及決定對該複數個閘極進行老化的範圍。
  4. 如請求項3所述之方法，進一步包括：辨識將基於該標的性指標而不同地進行老化之該目標電路的一第一閘極組與一第二閘極組。
  5. 如請求項4所述之方法，進一步包括根據每一個閘極對能量消耗的貢獻以及該目標電路的臨界時脈限制而對該目標電路中的該每一個閘極指定一第一權重與一第二權重，其中該第一權重係與洩漏能量相關聯，而該第二權重係與時脈相關聯。
  6. 如請求項5所述之方法，進一步包括：制定一滿意度(SAT)問題以減少與該目標電路相關聯之該洩漏能量，該滿意度問題係具有該第一閘極組之一第一目標組以及該第二閘極組之一第二目標組；以及根據該第一權重與該第二權重移除一或多個閘極而不於該第一目標組與該第二目標組中考慮，藉此反覆求解該滿意度問題，藉以選擇該目標電路之一候選輸入向量組。
  7. 如請求項6所述之方法，進一步包括從該候選輸入向量組中選擇一輸入向量次組，使得與該目標電路相關聯之該時脈限制也被滿足。
  8. 如請求項7所述之方法，進一步包括以一線性程式設定該時脈限制，該線性程式具有之一目標為使與該第二閘極組相關聯之洩漏能量達最小化。
  9. 如請求項8所述之方法，進一步包括根據關於與該目標電路中的一閘極次組相關聯之延遲的一初始最長路徑估計該目標電路中的一可能臨界路徑。
  10. 如請求項1所述之方法，進一步包括根據該標的性指標而對該目標電路施加一可適性主體偏壓(ABB)。
  11. 如請求項1所述之方法，其中所述有意地老化該目標電路中的複數個閘極係減少該目標電路中之一熱點。
  12. 如請求項1所述之方法，其中所述有意地老化該目標電路中的複數個閘極係增進了良率。
  13. 如請求項7所述之方法，進一步包括：對該目標電路提供該輸入向量次組，以老化該第二閘極組中的至少一部分更甚於該第一閘極組。
  14. 一種非暫態電腦可讀取媒介，其含有一指令序列以減少與一後矽目標電路相關聯之洩漏能量，該指令序列在由一處理器執行時係使該處理器進行：根據一標的性指標，有意地老化該目標電路中的複數個閘極，其中該標的性指標包括與該目標電路相關聯之一時脈限制。
  15. 如請求項14所述之非暫態電腦可讀取媒介，進一步包括一指令序列，其在由該處理器執行時係使該處理器以一電晶體或閘極位準來特徵化該複數個閘極。
  16. 如請求項14所述之非暫態電腦可讀取媒介，進一步含有一指令序列，其在由該處理器執行時係使該處理器進行：選擇該複數個閘極以進行老化；以及決定對該複數個閘極進行老化的範圍。
  17. 如請求項16所述之非暫態電腦可讀取媒介，進一步含有一指令序列，其在由該處理器執行時係使該處理器進行：辨識將基於該標的性指標而不同地進行老化之該目標電路的一第一閘極組與一第二閘極組。
  18. 如請求項17所述之非暫態電腦可讀取媒介，進一步含有一指令序列， 其在由該處理器執行時係使該處理器進行：根據每一個閘極對能量消耗的貢獻以及該目標電路的臨界時脈限制而對該目標電路中的該每一個閘極指定一第一權重與一第二權重，其中該第一權重係與洩漏能量相關聯，而該第二權重係與時脈相關聯。
  19. 如請求項18所述之非暫態電腦可讀取媒介，進一步含有一指令序列，其在由該處理器執行時係使該處理器進行：制定一滿意度(SAT)問題以減少與該目標電路相關聯之該洩漏能量，該滿意度問題係具有該第一閘極組之一第一目標組以及該第二閘極組之一第二目標組；以及根據該第一權重與該第二權重移除一或多個閘極而不於該第一目標組與該第二目標組中考慮，藉此反覆求解該滿意度問題，藉以選擇該目標電路之一候選輸入向量組。
  20. 如請求項19所述之非暫態電腦可讀取媒介，進一步含有一指令序列，其在由該處理器執行時係使該處理器從該候選輸入向量組中選擇一輸入向量次組，使得與該目標電路相關聯之該時脈限制也被滿足。
  21. 如請求項20所述之非暫態電腦可讀取媒介，進一步含有一指令序列，其在由該處理器執行時係使該處理器以一線性程式設定該時脈限制，該線性程式具有之一目標為使與該第二閘極組相關聯之洩漏能量達最小化。
  22. 如請求項21所述之非暫態電腦可讀取媒介，進一步含有一指令序列，其在由該處理器執行時係使該處理器根據關於與該目標電路中的一閘極次組相關聯之延遲的一初始最長路徑估計該目標電路中的一可能臨界路徑。
  23. 如請求項14所述之非暫態電腦可讀取媒介，進一步含有一指令序列，其在由該處理器執行時係使該處理器根據該標的性指標而對該目標電路施加一可適性主體偏壓(ABB)。
  24. 如請求項14所述之非暫態電腦可讀取媒介，其中所述有意地老化該目標電路中的複數個閘極係減少該目標電路中之一熱點。
  25. 如請求項14所述之非暫態電腦可讀取媒介，其中所述有意地老化該目 標電路中的複數個閘極係增進了良率。
  26. 如請求項20所述之非暫態電腦可讀取媒介，進一步含有一指令序列，其在由該處理器執行時係使該處理器進行：對該目標電路提供該輸入向量次組，以老化該第二閘極組中的至少一部分更甚於該第一閘極組。
  27. 一種計算裝置，其係耦接至一後矽目標電路，且係配置以減少與該後矽目標電路相關聯之洩漏能量，該計算裝置包括：一可編程單元；以及一處理器，其中該處理器係配置以根據一標的性指標而有意地老化該目標電路中的複數個閘極，其中該標的性指標包括與該目標電路相關聯之一時脈限制。
  28. 如請求項27所述之計算裝置，其中該處理器係進一步配置為以一電晶體或閘極位準來特徵化該複數個閘極。
  29. 如請求項27所述之計算裝置，其中該處理器係進一步配置以：選擇該複數個閘極以進行老化；以及決定對該複數個閘極進行老化的範圍。
  30. 如請求項29所述之計算裝置，其中該處理器係進一步配置以：辨識將基於該標的性指標而不同地進行老化之該目標電路的一第一閘極組與一第二閘極組。
  31. 如請求項30所述之計算裝置，其中該處理器係進一步配置以：根據每一個閘極對能量消耗的貢獻以及該目標電路的臨界時脈限制而對該目標電路中的該每一個閘極指定一第一權重與一第二權重，其中該第一權重係與洩漏能量相關聯，而該第二權重係與時脈相關聯。
  32. 如請求項31所述之計算裝置，其中該處理器係進一步配置以：制定一滿意度(SAT)問題以減少與該目標電路相關聯之該洩漏能量，該滿意度問題係具有該第一閘極組之一第一目標組以及該第二閘極組之一第二目標組；以及根據該第一權重與該第二權重移除一或多個閘極而不於該第一目標組與該第二目標組中考慮，藉此反覆求解該滿意度問題，藉以選擇 該目標電路之一候選輸入向量組。
  33. 如請求項32所述之計算裝置，其中該處理器係進一步配置以從該候選輸入向量組中選擇一輸入向量次組，使得與該目標電路相關聯之該時脈限制也被滿足。
  34. 如請求項33所述之計算裝置，其中該處理器係進一步配置為一線性程式設定該時脈限制，該線性程式具有之一目標為使與該第二閘極組相關聯之洩漏能量達最小化。
  35. 如請求項34所述之計算裝置，其中該處理器係進一步配置以根據關於與該目標電路中的一閘極次組相關聯之延遲的一初始最長路徑估計該目標電路中的一可能臨界路徑。
  36. 如請求項27所述之計算裝置，其中該處理器係進一步配置以根據該標的性指標而對該目標電路施加一可適性主體偏壓(ABB)。
  37. 如請求項33所述之計算裝置，其中該處理器係進一步配置以將該輸入向量次組載入該可編程單元中，使得該輸入向量次組可被提供至該目標電路，以老化該第二閘極組中的至少一部分更甚於該第一閘極組。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9513329B2 (en) 2010-07-30 2016-12-06 Empire Technology Development Llc Aging-based usage metering of components
US11159167B2 (en) * 2017-09-25 2021-10-26 Intel Corporation Techniques for reducing uneven aging in integrated circuits
US11113442B2 (en) * 2017-09-28 2021-09-07 Intel Corporation Methods and apparatus for reducing reliability degradation on an integrated circuit
US10776545B2 (en) * 2017-09-28 2020-09-15 Taiwan Semiconductor Manufacturing Company Ltd. Method of determing a worst case in timing analysis
CN109462392B (zh) * 2018-10-25 2022-07-26 安徽理工大学 一种缓解电路老化的电路结构及其控制方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5654902A (en) 1993-05-03 1997-08-05 Sony Deutschland Gmbh Recyclable component with data storage for storing information for examining the component and product including such a component
US5825883A (en) 1995-10-31 1998-10-20 Interval Systems, Inc. Method and apparatus that accounts for usage of digital applications
US6118302A (en) * 1996-05-28 2000-09-12 Altera Corporation Interface for low-voltage semiconductor devices
US6175952B1 (en) * 1997-05-27 2001-01-16 Altera Corporation Technique of fabricating integrated circuits having interfaces compatible with different operating voltage conditions
TW440782B (en) 1996-12-11 2001-06-16 Matsushita Electric Ind Co Ltd Method for estimating hot carrier deterioration
US6223314B1 (en) 1997-12-31 2001-04-24 Karim Arabi Method of dynamic on-chip digital integrated circuit testing
US6157231A (en) 1999-03-19 2000-12-05 Credence System Corporation Delay stabilization system for an integrated circuit
US7017043B1 (en) 1999-03-19 2006-03-21 The Regents Of The University Of California Methods and systems for the identification of circuits and circuit designs
US6469518B1 (en) 2000-01-07 2002-10-22 Advanced Micro Devices, Inc. Method and apparatus for determining measurement frequency based on hardware age and usage
DE10048826B4 (de) 2000-09-29 2012-03-01 Robert Bosch Gmbh Verfahren und Vorrichtung zur Erfassung alterungsbedingter Veränderungen von technischen Systemen wie Elektromotoren
US7567891B1 (en) * 2000-09-29 2009-07-28 Cadence Design Systems, Inc. Hot-carrier device degradation modeling and extraction methodologies
US7292968B2 (en) 2000-09-29 2007-11-06 Cadence Design Systems, Inc. Hot carrier circuit reliability simulation
JP3667665B2 (ja) 2001-08-01 2005-07-06 松下電器産業株式会社 集積回路の特性評価方法及びその設計方法
JP3902440B2 (ja) 2001-10-29 2007-04-04 三菱電機株式会社 暗号通信装置
US8271400B2 (en) 2002-01-15 2012-09-18 Hewlett-Packard Development Company, L.P. Hardware pay-per-use
US7840803B2 (en) 2002-04-16 2010-11-23 Massachusetts Institute Of Technology Authentication of integrated circuits
US6903564B1 (en) 2003-11-12 2005-06-07 Transmeta Corporation Device aging determination circuit
US6825684B1 (en) * 2002-06-10 2004-11-30 Advanced Micro Devices, Inc. Hot carrier oxide qualification method
US7075284B2 (en) 2002-07-08 2006-07-11 Kabushiki Kaisha Toshiba Time limit function utilization
US7054787B2 (en) 2003-01-23 2006-05-30 Sun Microsystems, Inc. Embedded integrated circuit aging sensor system
JP3822170B2 (ja) 2003-01-31 2006-09-13 株式会社東芝 Ｉｃカードの利用期間設定方法、ｉｃカード、および、ｉｃカードケース
US20040249763A1 (en) 2003-06-04 2004-12-09 Isogon Corporation License management for computing on demand
CN1330971C (zh) 2003-06-20 2007-08-08 统宝光电股份有限公司 老化测试系统
JP2005093463A (ja) 2003-09-12 2005-04-07 Sanyo Electric Co Ltd ニオブ固体電解コンデンサ
US7129800B2 (en) 2004-02-04 2006-10-31 Sun Microsystems, Inc. Compensation technique to mitigate aging effects in integrated circuit components
US7225375B2 (en) 2004-03-31 2007-05-29 International Business Machines Corporation Method and apparatus for detecting array degradation and logic degradation
US7091098B2 (en) 2004-04-07 2006-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with spacer having batch and non-batch layers
US7005871B1 (en) 2004-06-29 2006-02-28 Nvidia Corporation Apparatus, system, and method for managing aging of an integrated circuit
US20060049886A1 (en) 2004-09-08 2006-03-09 Agostinelli Victor M Jr On-die record-of-age circuit
US7471161B2 (en) 2005-09-30 2008-12-30 Intel Corporation Signal degradation monitoring
US7592876B2 (en) 2005-12-08 2009-09-22 Intel Corporation Leakage oscillator based aging monitor
US7721157B2 (en) 2006-03-08 2010-05-18 Omneon Video Networks Multi-node computer system component proactive monitoring and proactive repair
US7647205B2 (en) 2006-06-07 2010-01-12 Gm Global Technology Operations, Inc. Method and apparatus for management of an electric energy storage device to achieve a target life objective
US8103463B2 (en) 2006-09-21 2012-01-24 Impact Technologies, Llc Systems and methods for predicting failure of electronic systems and assessing level of degradation and remaining useful life
JP2008099032A (ja) 2006-10-12 2008-04-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP4212622B2 (ja) 2006-11-30 2009-01-21 株式会社東芝 時限スイッチ付き情報担体及び半導体集積回路
US20080162159A1 (en) 2006-12-29 2008-07-03 Zhou Wang Component to support prepaid devices
US7495519B2 (en) 2007-04-30 2009-02-24 International Business Machines Corporation System and method for monitoring reliability of a digital system
US7904755B2 (en) 2008-05-30 2011-03-08 Infineon Technologies Ag Embedded software testing using a single output
CN101377538B (zh) 2008-09-19 2011-02-16 北京时代民芯科技有限公司 一种微处理器老化试验系统及试验方法
JP2010087275A (ja) 2008-09-30 2010-04-15 Panasonic Corp 半導体集積回路および電子機器
US7915910B2 (en) 2009-01-28 2011-03-29 Apple Inc. Dynamic voltage and frequency management
US8260708B2 (en) * 2009-04-17 2012-09-04 Empire Technology Development Llc Usage metering based upon hardware aging
US8176454B2 (en) 2009-08-28 2012-05-08 Empire Technology Development Llc Non-invasive timing characterization of integrated circuits using sensitizable signal paths and sparse equations
US8781792B2 (en) * 2009-10-31 2014-07-15 International Business Machines Corporation Yield computation and optimization for selective voltage binning
US9513329B2 (en) 2010-07-30 2016-12-06 Empire Technology Development Llc Aging-based usage metering of components
US8935143B2 (en) 2010-12-15 2015-01-13 IP Cube Partners Co., Ltd. Semiconductor sensor reliability
US20130253868A1 (en) * 2012-03-23 2013-09-26 International Business Machines Corporation Estimating delay deterioration due to device degradation in integrated circuits
US9500705B2 (en) * 2013-08-28 2016-11-22 Wisconsin Alumni Research Foundation Integrated circuit providing fault prediction

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Publication number Publication date
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US20150162199A1 (en) 2015-06-11
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US20170047920A1 (en) 2017-02-16
US9520292B2 (en) 2016-12-13
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