TW201436517A - 在一同步網路應用內之傳輸參考信號清除 - Google Patents

在一同步網路應用內之傳輸參考信號清除 Download PDF

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Shashank Nemawarkar
Gregory E Beers
Paul S Bedrosian
Mark A Bordogna
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Abstract

本發明闡述一種網路處理器，其包含用於提供一至少實質上低抖動、低漂移參考信號之一網路參考時脈處理器模組。在一或多項實施例中，該網路參考時脈處理器模組包含經組態以至少實質上衰減來自一參考信號之一漂移雜訊部分之一數位鎖相迴路。該網路參考時脈處理器模組亦包含通信地耦合至該數位鎖相迴路且經組態以自該數位鎖相迴路接收該參考信號之一類比鎖相迴路。該類比鎖相迴路經組態以衰減來自該參考信號之具有一第一頻率特性之一抖動雜訊且提供該參考信號至通信地耦合至該類比鎖相迴路之一收發器。該收發器經組態以衰減來自該參考信號之具有一第二頻率特性之一抖動雜訊部分。

Description

在一同步網路應用內之傳輸參考信號清除 相關申請案之交叉參考
本申請案依據35 U.S.C.§ 119(e)主張於2013年3月11日申請之標題為「TRANSMIT REFERENCE SIGNAL CLEANUP WITHIN A SYNCHRONOUS NETWORK APPLICATION」之美國臨時申請案第61/775,928號的權益。美國臨時申請案第61/775,928號以全文引用之方式併入本文中。
本發明係關於一種網路處理器，且更特定而言係關於一種具有一整合式網路同步時序系統之網路處理器，該整合式網路同步時序系統使用一或多個協定(包含同步乙太網路、IEEE 1588或網路時間協定(NTP))支援網路同步之時脈抖動及漂移介面要求。
同步網路系統(諸如，同步乙太網路)利用一或多個協定促進參考信號經由一網路系統之實體層之傳送。參考信號用作至一或多個網路節點(例如，從屬節點)之一同步信號以允許使由彼一或多個網路節點傳輸之信號同步。在某些例項中，同步信號係一網路時脈。
闡述一種網路處理器，其包含一乙太網路串列化器解串列化器(SerDes)、一網路參考時脈處理器模組及輸出時脈選擇器。在一或多 項實施方案中，此等組件電連接在一起以形成能夠執行以下操作之一網路時序系統：擷取一可追蹤網路參考時序信號、對選定輸入時脈參考執行一頻率縮放功能以及對傳出時脈參考進行漂移及抖動雜訊濾波以使彼參考信號可用於網路時序及本機時序應用兩者。該輸入網路參考時序信號可透過自乙太網路實體層(例如，同步乙太網路)之位元變換導出之SerDes RX資料時脈，透過輸入至網路處理器之一外部時序信號或透過由網路處理器恢復及處理之一基於封包之網路時序協定(例如，IEEE 1588-2008或NTP)而提供至網路處理器。在一或多項實施例中，該網路參考時脈處理器模組包含一輸入時脈參考選擇器以提供至少一個參考時序信號至一數位鎖相迴路。該數位鎖相迴路經組態以至少實質上衰減來自至少一個參考信號之一漂移雜訊部分。該網路參考時脈處理器模組亦可電耦合至一類比鎖相迴路，該類比鎖相迴路通信地耦合至該數位鎖相迴路且經組態以自該數位鎖相迴路接收該至少一個參考時序信號。該類比鎖相迴路經組態以衰減來自該至少一個參考時序信號之一第一雜訊部分。該類比鎖相迴路亦經組態以提供該至少一個參考時序信號至通信地耦合至類比鎖相迴路之一SerDes收發器。該SerDes收發器經組態以衰減來自該至少一個參考時序信號之一第二雜訊部分。該至少一個參考時序信號用於使由該SerDes收發器傳輸之資料之傳輸同步。該SerDes收發器亦可使用該參考時序信號作為恢復由該SerDes收發器接收之資料之一基礎。
提供此發明內容以按一簡化形式引入下文在具體實施方式中進一步闡述之一概念選擇。此發明內容不意欲識別所主張標的物之關鍵特徵或本質特徵，亦不意欲用於協助判定所主張標的物之範疇。
100‧‧‧網路處理器
102‧‧‧輸入/輸出通信鏈路/通信鏈路
104‧‧‧輸入/輸出介面
105‧‧‧乙太網路實體層/實體層
1061‧‧‧微處理器核心
106M‧‧‧微處理器核心
1081‧‧‧硬體加速器
108N‧‧‧硬體加速器
110‧‧‧交換器
112‧‧‧晶片上共用記憶體/共用記憶體
114‧‧‧外部記憶體介面
116‧‧‧外部記憶體
118‧‧‧通信匯流排環
120‧‧‧系統記憶體
204‧‧‧網路參考時脈處理器模組/模組
206(1)‧‧‧多工器/數位鎖相迴路
206(2)‧‧‧多工器/第二多工器/時脈選擇器/數位鎖相迴路/多工器輸出
206(3)‧‧‧多工器/第三多工器
206(4)‧‧‧多工器
206(5)‧‧‧多工器
206(6)‧‧‧多工器
206(7)‧‧‧多工器
208(1)‧‧‧第一數位鎖相迴路/數位鎖相迴路
208(2)‧‧‧第二數位鎖相迴路/數位鎖相迴路
209‧‧‧類比鎖相迴路裝置
210(1)‧‧‧第一類比鎖相迴路/類比鎖相迴路
210(2)‧‧‧第二類比鎖相迴路/類比鎖相迴路
212(1)‧‧‧除法器電路
212(2)‧‧‧除法器電路
212(3)‧‧‧除法器電路
212(4)‧‧‧除法器電路
214‧‧‧類比鎖相迴路
216‧‧‧收發器
216(1)‧‧‧第一收發器
216(2)‧‧‧收發器
216(3)‧‧‧收發器
217(1)‧‧‧緩衝器
217(2)‧‧‧緩衝器
300‧‧‧經同步網路/網路
302(1)‧‧‧節點/主控節點
302(2)‧‧‧節點/從屬節點
302(3)‧‧‧節點/從屬節點
304(1)‧‧‧第一鏈路
304(2)‧‧‧第二鏈路
305‧‧‧乙太網路實體層
ETHCLKOUT‧‧‧時脈信號
NCOCLK‧‧‧時脈信號/信號
NET_CLK_REF‧‧‧外部時脈參考時脈信號/信號
PHY‧‧‧實體層
REFCLK_B‧‧‧參考時脈信號
RX‧‧‧計時序域
SYNCE_CLK‧‧‧所接收之經恢復時脈信號/資料信號之網路時脈信
[2：0]‧‧‧號部分
SYNCE_CLK0‧‧‧經同步參考時脈信號
SYNCE_CLK1‧‧‧經同步參考時脈信號
TX‧‧‧計時序域
TxCLK‧‧‧時脈信號
參考隨附圖式闡述實施方式。在闡述之不同例項及諸圖中可使用相同元件符號來指示類似或相同物項。
圖1係根據本發明之一實例性實施例之一網路處理器之一方塊圖。
圖2係根據本發明之一實例性實施例之在圖1中所展示之網路處理器之一輸入/輸出(I/O)介面之一方塊圖，其中I/O介面包含經組態以衰減來自一參考時序信號之一漂移雜訊部分及一抖動雜訊部分之一網路參考時脈處理器模組。
圖3A及圖3B係圖解說明根據本發明之各種實例性實施例之一經同步網路系統(諸如，一同步乙太網路系統)之一方塊圖。
網路同步時序系統依賴於在同步資訊透過網路行進至每一節點時保持對一網路參考時脈(例如，UTC)之時序可追蹤性。對於同步乙太網路系統，時序係透過無論封包輸送如何而連續發生之位元變換經由乙太網路實體層來輸送的。對同步乙太網路系統之介面要求及功能性已由國際電信聯盟之電信標準化部門(ITU-T)在數份建議書中加以標準化。ITU-T建議書G.8262定義乙太網路裝備時脈(EEC)之介面、效能及功能要求。ITU-T建議書G.8264進一步規定同步乙太網路系統之其他功能態樣，包含同步狀態傳訊及支援同步裝備時序源(SETS)功能性之能力。最後，ITU-T建議書G.8261規定由同步乙太網路支援之網路時序應用及功能。
網路時序系統通常支援某些應用所需之節點處理功能。例如，無線基地台應用依賴於基於乙太網路之網路時序系統來導出其用於經由一無線公共設施傳輸資料之射頻(RF)載波信號。對於此應用，一網路處理器用於處置在乙太網路介面處之所有資料處理功能，包含支援網路時序。為支援一同步乙太網網路時序系統，網路處理器保持在進入乙太網路流與外出乙太網路流之間的時序可追蹤性並使用一乙太網路裝備時脈(EEC)執行一抖動及漂移濾波功能以滿足乙太網路介面要 求。除網路時脈恢復之外，網路處理器亦接收並處理自上游節點經由乙太網路同步狀態傳訊頻道(ESMC)之封包，該等封包反映所恢復同步乙太網路時序參考之狀態或品質。基於此資訊，網路處理器可判定所恢復網路時序參考是否適合於其應用。若必要，則可選擇一更佳參考作為至EEC之一輸入，或EEC之操作模式可改變為一備用操作模式(例如，自持或空轉操作模式)以在丟失網路可追蹤性時維持一輸出時脈。最後，網路處理器必須在ESMC上產生反映EEC之操作模式或選定輸入參考之品質之傳出封包。
存在必須在一節點處支援多個網路時序協定之某些情況。例如，基於封包之時序協定(諸如，IEEE 1588或NTP)可用於經由封包網路在一主控節點與一從屬節點之間輸送頻率。例如，IEEE 1588-2008標準定義一網路時序系統，其中一主控時脈節點可發送一系列時間戳記承載封包至一從屬時脈節點且該從屬時脈節點可恢復一可追蹤時序信號。若IEEE 1588網路時序系統用於支援一無線基地台時序應用，則ITU-T G.8265.1規定定義IEEE 1588時序系統之參數、預設值及效能規格之規範。對於此情況，從屬節點在乙太網路埠上接收IEEE 1588封包，處理此等封包，導出可追蹤至主控時脈之一網路時序信號並輸出此時序信號至本機應用。對於網路處理器必須支援多個網路時序協定之情況，由IEEE 1588從屬時脈恢復之網路時序信號可用作至相同網路處理器上之EEC功能之一輸入並用於支援所有傳出乙太網路埠上同步乙太網網路時序協定。對於此應用，一網路處理器必須支援IEEE 1588協定、IEEE 1588從屬時脈功能(如由適用工業規範所規定)以及先前闡述之EEC功能性。
同樣地，網路處理器亦可支援由同步乙太網路EEC功能恢復之網路時序參考可用作至相同網路處理器上之IEEE 1588主控時脈功能之一輸入以支援所有傳出乙太網路埠上之IEEE 1588協定之情況。對於 此應用，一網路處理器必須支援IEEE 1588協定、IEEE 1588主控時脈功能(如由適用工業規範所規定)以及先前闡述之EEC功能性。
圖1展示根據本發明實施為一系統單晶片(SoC)之一網路處理器100之一方塊圖。網路處理器100經組態以用於處理資料封包、執行協定轉換、加密及解密資料封包等。如在圖1中所展示，網路處理器100包含共同展示為I/O介面104之一或多個輸入/輸出(I/O)介面、一或多個微處理器(μP)核心106(1)至106(M)、一或多個硬體加速器108(1)至108(N)，以及晶片上共用記憶體112。如本文中所使用，M及N係大於或等於一(1)之整數。網路處理器100亦包含用於與一外部記憶體116通信之一外部記憶體介面114。外部記憶體116通常實施為動態隨機存取記憶體(DRAM)；例如一雙倍資料速率3(DDR-3)DRAM可用於晶片外資料儲存。在某些實施例中，諸如在圖1中所展示，一或多個I/O介面104、微處理器核心106(1)至106(M)以及硬體加速器108(1)至108(N)中之每一者可經由交換器110通信地連接至共用記憶體112。在一特定實施例中，交換器110包括一無封鎖縱橫交換器。
I/O介面104通常實施為透過一PHY 105及I/O通信鏈路102將網路處理器100連接至一或多個外部裝置之一硬體。為保持I/O通信鏈路102之實體層時序性質，PHY 105維持單獨RX及TX時序域。I/O通信鏈路102可用於與一或多個外部裝置(諸如，一電腦系統或網路連接裝置，與網路處理器100介接)通信。I/O通信鏈路102可為一定製設計之通信鏈路或可符合一標準通信協定，諸如，舉例而言，一小型電腦系統介面(「SCSI」)協定匯流排、一串列附接SCSI(「SAS」)協定匯流排、一串列進階技術附接(「SATA」)協定匯流排、一通用串列匯流排(「USB」)、一乙太網路鏈路、一IEEE 802.11鏈路、一IEEE 802.15鏈路、一IEEE 802.16鏈路、一高速周邊組件互連(「PCI-E」)鏈路、一串列快速I/O(「SRIO」)鏈路，或任何其他適合的介面鏈路。所接收 資料封包可藉由透過交換器110在I/O介面104與共用記憶體112之間傳送而置於一共用記憶體112中之一緩衝器中。
在本發明之實施例中，共用記憶體112包括操作為可被分配及/或細分之快取記憶體之記憶體。例如，共用記憶體112可包含動態分配給各個微處理器核心106及硬體加速器108之一或多個子快取記憶體。外部記憶體介面114將共用記憶體112耦合至一或多個外部記憶體(展示為外部記憶體116)以將各個微處理器核心106及硬體加速器108當前未使用之晶片外儲存資料提供至共用記憶體112中之自由空間。如由圖1之虛線120所指示，共用記憶體112及外部記憶體116被稱為系統記憶體120。一般而言，系統記憶體120定址為一單個位址空間，使得不管資料是儲存於共用記憶體112中還是外部記憶體116中，各個加速器108皆可請求該資料。
硬體加速器108經組態以(例如)藉由將資料訊息或指令(例如，「任務」)自一源核心傳遞至一目的地核心之一或多個通信匯流排環118而彼此通信。任務允許網路處理器100比用一固定管線或非管線式架構更有效率地處理多種資料及控制訊息。如在下文更詳細地論述，任務之處理序列取決於i)封包之類型及ii)由各個核心對一特定封包(或封包群組)、控制訊息或其他資料執行之處理的類型。此在本文被稱為「Virtual PipelineTM」，其係加利福尼亞州Milpitas之LSI公司的一商標。在本發明之實施例中，複數個虛擬管線中之每一者藉由接收一任務、執行彼任務並取決於對應於該任務之一虛擬管線之一識別分配一後續任務至另一(或相同)處理模組之網路處理器100之每一處理模組而操作。如本文所闡述，任務係至目的地核心以執行某些功能之指令。
網路處理器100經組態以經由一通信鏈路自一或多個源裝置接收資料封包，對所接收資料封包執行處理操作，及將資料封包傳輸輸出 至一或多個目的地裝置。如在圖1中所展示，一或多個資料封包係經由I/O通信鏈路102自一傳輸裝置傳輸至網路處理器100。在一或多項實施方案中，通信鏈路102藉助一乙太網路實體層(PHY)105與I/O介面104介接。網路處理器100經組態以同時自I/O通信鏈路102接收來自一或多個現用資料串流之資料封包。I/O介面104經組態以解串列化/串列化所接收資料封包並經由交換器110提供所接收資料封包至共用記憶體112中之一緩衝器。
I/O介面104提供各種類型之I/O介面功能且在本文所闡述之一或多項實施例中，係將網路處理器100連接至一或多個外部裝置之一命令驅動式硬體加速器。所接收封包可儲存於共用記憶體112中且然後產生一或多個對應任務。所傳輸封包係針對一或多個對應任務自共用記憶體112中之資料而產生且可自網路處理器100中傳輸出。在本發明之一實施例中，I/O介面包含經組態以提供對傳入資料之完整性檢查之乙太網路I/O介面。I/O介面亦可提供用於所接收及所傳輸封包之時間戳記資料，該時間戳記資料可用於實施諸如分封包時序(例如，在IEEE 1588之標準建議書中所規定)之特徵。在本發明之另一實施例中，I/O介面104實施為僅輸入(接收)或僅輸出(傳輸)介面。在本發明之一或多項實施例中，乙太網路I/O介面可包括一或多個引擎。
網路處理器100之各個微處理器核心106及硬體加速器108包含數個一或多種類型之處理器或加速器。例如，各個微處理器核心106可實施為Pentium®或Power PC®處理器，或不同處理器類型之一組合(Pentium®係Intel公司之一註冊商標，且Power PC®係IBM之一註冊商標)。各個硬體加速器108可包含(例如)一或多個功能特定模組，諸如一模組式封包處理器(MPP)、一封包組裝區塊(PAB)、一模組式訊務管理程式(MTM)、一記憶體管理區塊(MMB)、一串流編輯程式(SED)、一安全協定處理器(SPP)、一正規表達(RegEx)引擎，以及其 他特殊用途模組。
MTM係提供封包排程且可能高達六個層級之排程階層之一軟體驅動式加速器。MTM可支援數百萬個佇列及排程器(若期望，則啟用每流佇列)。MTM可提供支援以針對每個佇列及排程器用平滑餘額加權循環(SDWRR)進行塑形及排程。MTM亦可支援多播。一封包之每一副本經獨立排程且向下貫穿一或多個虛擬管線，從而使得能夠藉助獨立囊封或任何其他處理來進行多播。MTM亦可含有可用於對排程決策之細粒度控制之一特殊用途處理器。MTM可用於作出擯棄決策以及排程及塑形決策。
SED係允許編輯封包之一軟體驅動式加速器。SED執行可包含增加及修改封包標頭以及將資料分散或分段(例如，IP分散(IP fragmentation))之封包編輯功能。SED接收封包資料以及來自任務之參數及一任務規定之每流狀態。SED之輸出可變成傳出封包資料且亦可更新任務參數。RegEx引擎係用於基於狀態之交叉封包型樣匹配之一封包搜尋引擎。RegEx引擎係多執行緒加速器。
SPP提供加密/解密能力且其係一命令驅動式硬體加速器，較佳地具有處置協定變化性之靈活性且能夠藉助韌體升級來增加安全協定而改變標準。可在硬體中實施密碼編譯器及完整性(雜湊)功能。SPP具有下文更詳細地論述之一多有序任務佇列機制，其用於跨執行緒之負載平衡。
PAB係一命令驅動式硬體加速器，其為一固持緩衝器提供封包組裝、傳輸、重新傳輸及刪除能力。至PAB之一傳入任務可規定自任何組裝緩衝器之任何處插入/擷取資料。在任何緩衝器中皆支援間隙。插入及擷取之位置可規定為位元級。可支援示範性傳統封包重新組裝功能，諸如IP重組。PAB經組態以亦支援經一般化固持緩衝器及滑動窗協定傳輸/重新傳輸緩衝，從而提供對如TCP發起、終止及正規化之 特徵之一卸載。
MPP係一多執行緒特殊用途處理器，其提供基於樹之最長首碼及存取控制清單分類。MPP亦具有一基於硬體雜湊之分類能力，其中具有對雜湊表增加、刪除及衝突之完全硬體管理。視情況，與每一雜湊項目相關聯的係可在軟體控制下用於諸如連接逾時及重新傳輸時序之一計時器。MPP含有一統計及狀態管理引擎，其在與雜湊表及計時器公共設施組合時提供對基於狀態之協定處理之支援。MPP經組態以支援數百萬個流。MPP架構可能夠將所有每執行緒狀態儲存於記憶體中而非儲存於暫存器檔案中。
MMB分配並釋放共用記憶體112中之記憶體資源。共用記憶體112經分配用於如任務FIFO儲存、封包資料儲存、雜湊表衝突處置、計時器事件管理及訊務管理程式佇列之此等應用。MMB提供針對共用記憶體112內之每一記憶體區塊之參考計數。多參考計數允許更有效率的資訊儲存，諸如多播訊務(待發送至多個目的地之資料)或允許重新傳輸。每當需要資料時，多參考計數減弱對複製資料之需要。MMB較佳地使用一基於堆疊之方式追蹤記憶體分配，此乃因最近釋放之一記憶體區塊較佳係待分配用於一特定任務之下一區塊，從而減少快取記憶體猛移(thrashing)及快取記憶體追蹤額外負擔。共用記憶體112中之區塊可由MMB動態地分配以儲存資料，且區塊可能可以各種預定大小來使用。例如，區塊通常可能為以下大小中之一者：256位元組、2048位元組、16384位元組及65536位元組。
圖2圖解說明根據本發明之實施例之I/O介面104之一方塊圖。如所展示，I/O介面104經組態以與I/O通信鏈路102介接。在本發明之一或多項實施例中，網路處理器100經組態以提供網路處理功能性以支援一網路同步應用，諸如一同步乙太網網路。因此，I/O介面104包含一網路參考時脈處理器模組(例如，裝置)204，其經組態以恢復一可 追蹤網路參考並在一經同步網路(諸如，在圖3A及圖3B中所展示之經同步網路300)內提供一參考時脈信號。
經同步網路300(例如，一同步乙太網路(SyncE)網路)包含一或多個節點302(亦即，一節點302(1)、一節點302(2)、一節點302(3)等)。節點302可包括交換器、路由器，或能夠根據本發明在一網路同步應用(例如，網路300)內提供網路功能性之任何其他類型之網路連接節點。預期網路300內之至少一個節點302包括一主控節點302(1)且剩餘節點302包括從屬節點(例如，節點302(2)、302(3))。一主控節點將EEC組態成以一外部時序操作模式操作。外部時序源可追蹤至一外部參考源，諸如一UTC可追蹤源時脈。每一主控節點需要能夠分別支援如在圖3A及圖3B中所展示之同步乙太網路之至少一或多個收發器。一從屬節點將EEC組態成以一線時序操作模式操作。從屬節點可需要能夠支援同步乙太網路之至少一個收發器。在此組態中，主控節點302(1)透過乙太網路公共設施將可追蹤同步散佈至網路300內之一或多個從屬節點。如所展示，每一節點302包含一網路處理器100，且每一節點302可藉助通信鏈路102通信地連接至一毗鄰節點302。在本發明之一實施例中，通信鏈路102包括一雙向鏈路304。例如，雙向鏈路304可包含一第一鏈路304(1)(其藉助一乙太網路實體層305介接)以將自主控節點302(1)之一收發器216(例如，在圖2中所展示之收發器216)傳輸之資料供給該(等)從屬節點(302(2)及302(3))之一收發器216，以及一第二鏈路304(2)以將自該(等)從屬節點(節點302(2)及302(3))之收發器216傳輸之資料供給主控節點302(1)之收發器216。預期收發器216可在節點302內提供傳輸器及接收器功能性。從屬節點經組態以同步至與主控節點相關聯(例如，由該主控節點產生，由該主控節點提供等)之一參考信號。從屬節點亦經組態以關於(例如，根據)主控節點處之參考信號在網路300內傳輸資料。在本發明之一或多項實施例 中，參考信號包括一參考時脈信號，諸如一外部參考時脈(例如，每一節點302外部之一參考時脈)。因此，從屬節點之收發器216經組態以對應於主控節點之收發器216之參考時脈信號傳輸資料。
每一節點302之各別收發器216經組態以提供串列化器/解串列化器(SerDes)功能性(亦即，在每一方向上於串列資料介面與並列資料介面之間轉換資料)至網路300內之節點302。在本發明之一或多項實施例中，每一各別節點302之收發器216經組態以將並列資料轉換成串列資料並經由通信鏈路102(例如，鏈路304)傳輸經串列化資料，且每一各別節點302之收發器216經組態以將所接收串列資料轉換成並列資料用於由各別網路處理器100進行處理。收發器216經組態以在串列化資料用於傳輸時利用一本機(例如，內部的)參考時脈信號(例如，在正進行傳輸之節點302內產生之一時脈信號)來使傳出位元變換同步，且收發器216經組態以基於另一本機(例如，內部的)參考時脈信號(例如，同步至在正進行接收之節點302內產生之傳入位元變換的一時脈信號)解串列化所接收資料。收發器216經組態以產生並傳輸表示經串列化資料之信號至一毗鄰節點302。在某些實施例中，收發器216經組態以串列化並傳輸包含一資料部分及一參考時脈部分之一或多個信號，且收發器216經組態以解串列化信號來擷取資料部分及參考時脈部分用於由各別節點302進行進一步處理。
參考圖2，網路參考時脈處理器模組204經組態以衰減來自一參考信號(諸如，一參考時脈信號)之一漂移雜訊部分及一抖動雜訊部分。換言之，模組204經組態以維持由同步乙太網路介面要求(亦即，網路300)所要求之時序要求。如在本文更詳細地闡述，模組204經組態以在各別節點302內提供(例如，形成、產生、修改)一經同步時脈信號。模組204包含各自經組態以接收複數個輸入信號及一選擇信號之複數個多工器206(1)、206(2)、206(3)、206(4)、206(5)、206(6)及 206(7)。多工器206(1)、206(2)、206(3)、206(4)、206(5)、206(6)及206(7)經組態以基於選擇信號而輸出輸入信號中之一者。
當一節點302正經由鏈路304(1)傳輸經串列化資料(例如，信號)時，傳輸節點302之模組204經組態以選擇一參考時脈信號來使用於各別收發器216之傳出位元變換同步。如在圖2中所展示，用於多工器206(1)之源信號(例如，輸入信號)係節點302之一外部時脈參考時脈信號(NET_CLK_REF)、來自節點302之每一各別SerDes 216之一所接收之經恢復時脈信號SYNCE_CLK[2：0]、對應於網路處理器之時間戳記產生器時脈信號之一時脈信號(NCOCLK)，或接地(例如，多工器206(1)之一輸入耦合至接地)。多工器206(1)經組態以將選定輸出信號供給一第一數位鎖相迴路208(1)、一第二數位鎖相迴路208(2)及多工器206(2)(例如，一數位鎖相迴路旁路)。如所展示，兩個數位鎖相迴路208(1)、208(2)輸出至第三多工器206(3)，且第三多工器206(3)輸出至第二多工器206(2)。數位鎖相迴路208(1)、208(2)經組態以輸出由多工器206(1)提供之一時脈信號之一數位表示且按照從屬節點之要求實質上衰減來自時脈信號之一漂移雜訊部分。數位鎖相迴路208(1)經組態以支援DS1/E1輸送時脈要求，且數位鎖相迴路208(2)經組態以按照ITU-T G.8262規範支援同步乙太網路時脈要求。數位鎖相迴路208(1)亦可用於一EEC選項2，且數位鎖相迴路208(2)可為一ECC選項1所需的。輸出時脈信號亦具有需要由本文所闡述之類比鎖相迴路進行進一步相雜訊濾波以衰減殘餘抖動或附屬頻率分量之一頻率特性。如在圖2中所展示，NET_CLK_REF、SYNCE_CLK及NCOCLK信號亦提供為至多工器206(7)之輸入。多工器206(7)之輸出通信地連接至多工器206(5)及多工器206(6)。
多工器206(2)之輸出時脈信號提供為至一類比鎖相迴路裝置209之輸入。如在圖2中所展示，類比鎖相迴路裝置209包含一第一類比鎖 相迴路210(1)及一第二類比鎖相迴路210(2)。類比鎖相迴路210(1)、210(2)經組態以至少部分地衰減所接收信號之一抖動雜訊部分。例如，類比鎖相迴路210(1)、210(2)經組態以衰減具有一第一頻率特性之一抖動雜訊部分(例如，一高頻率抖動雜訊部分)。在另一實例中，類比鎖相迴路210(2)經組態以透過使用分率類比鎖相迴路程序衰減低頻率抖動。預期一抖動雜訊部分可由數位鎖相迴路208(1)、208(2)中之一者引進至時脈信號或可為自經恢復參考時脈信號呈現之一抖動雜訊部分。第一類比鎖相迴路210(1)經組態以用於準同步數位階層(PDH)資料傳輸。在本發明之一或多項實施例中，類比鎖相迴路210(1)經組態以輸出一參考時脈信號(例如，具有經衰減之抖動雜訊之至少一部分的一參考時脈信號)，且時脈信號可充當用於一或多個時序電路之一參考信號(例如，當各別節點302正在根據準同步數位階層要求傳輸資料時)。如所展示，由第一類比鎖相迴路210(1)輸出之信號供給一或多個除法器電路(例如邏輯)212(1)、212(2)、212(3)、212(4)。除法器電路212(1)、212(2)、212(3)、212(4)包括頻率除法器電路，其經組態以接收一頻率(fin)之一輸入信號且產生除以一整數之一頻率(fout)之一輸出信號(fout=fin/n，其中n係一整數)。如所展示，除法器電路212(1)經組態將一除法運算(如上文所論述)應用於由類比鎖相迴路210(1)輸出之時脈信號，此用於DS1/E1通信協定之同步；除法器電路212(2)經組態以將以一除法運算應用於由類比鎖相迴路210(1)輸出之時脈信號，此用於DS3/E3通信協定之同步；除法器電路212(3)經組態以將一除法運算應用於由類比鎖相迴路210(1)輸出之時脈信號(例如，經同步時脈(SCLK))；以及除法器電路212(4)經組態以將一除法運算應用於時脈信號[ETHCLKOUT]，此用於同步乙太網路應用。應注意，時脈信號[ETHCLKOUT]上呈現之抖動可超出SerDes TX時脈抖動介面規格。因此，將需要一外部抖動衰減器以符合此等 抖動介面要求。因此，每一除法器電路212(1)至212(4)可經組態以根據用於網路300內之通信協定之要求將對應信號除以一不同值(例如，相對於其他除法器電路的不同整數或分數值)。
當各別節點302正在傳輸時，第二類比鎖相迴路210(2)將一參考時脈信號供給多工器206(4)。在某些實施例中，第二類比鎖相迴路210(2)(APLL)可實施為一經重新程式化之第一類比鎖相迴路210(1)，因此將兩個APLL功能組合至一單個類比鎖相迴路中。多工器206(4)亦接收一第二參考時脈信號用於供給一外部抖動衰減器選項(例如，一晶片外參考時脈信號)。因此，多工器206(4)經組態以接收致使多工器206(4)自多個源輸出一參考時脈信號(例如，自類比鎖相迴路210(2)，或對應於外部衰減器選項之一參考時脈信號)之一選擇信號。當一節點302(1)處於傳輸模式中(例如，節點302(1)包括主控節點)時，各別節點302(1)之收發器216經組態以傳輸表示同步至TxCLK時脈信號之經串列化資料串流之一或多個信號。例如，由類比鎖相迴路210(2)提供之TxCLK時脈信號用於使表示來自每一收發器216之輸出資料位元串流之信號同步。在另一實例中，對應於外部抖動衰減器選項之參考時脈信號[REFCLK_B]用於使輸出資料位元串流同步。
一從屬節點302(2)經組態以接收表示在節點之收發器216處之經串列化資料之信號。如上所闡述，收發器216經組態以解串列化所接收信號。每一收發器216亦經組態以恢復資料信號之網路時脈信號部分[SYNCE_CLK[2：0]。收發器216經組態以提供所恢復網路時脈信號部分至節點之各別模組204，模組204處理此時脈信號並提供一經相位濾波之時脈信號至從屬節點之收發器216以允許從屬節點之收發器216產生同步至TxCLK時脈信號之一輸出信號。
如在圖1及圖2中所展示，I/O介面104可包含經組態以在網路300內傳輸並接收資料之一或多個收發器216。第一收發器216(1)電連接 至多工器210(4)之輸出且電連接至一外部(例如，晶片外)參考時脈。其他收發器(在此實例中為收發器216(2)、216(3))中之每一者通信地連接(例如，菊鏈連接)至第一收發器216(1)，使得其他收發器接收由多工器206(4)輸出之參考時脈信號。因此，每一收發器216經組態以產生(例如，串列化)且傳輸位元同步至選定參考時脈信號之資料。每一收發器216亦經組態以接收資料且解串列化資料並產生位元同步至所接收資料之一時脈用於由節點302(例如，網路處理器100)進行處理。預期，單數位KHz範圍加諧波中之一低頻率包括由於數位鎖相迴路DPLL(1)或DPLL(2)之低通行為(例如，低通電路)之一限制可存在於由時脈選擇器206(2)輸出之參考時脈信號內之抖動雜訊部分。SYNCE APLL 210(2)經組態以由於APLL之低通傳送功能性而至少實質上衰減參考時脈信號之中間至較高頻率抖動雜訊部分(例如，具有一第二頻率特性之抖動雜訊部分)。此抖動濾波由於針對SerDes收發器中之每一者之一單個MHz之低通截止頻率而為必需的。因此，根據本發明，在SerDes收發器之前有一漂移/抖動濾波器以衰減參考信號(亦即，參考時脈)之抖動及漂移頻率分量以便符合同步乙太網路之時脈介面要求。因此，收發器216經組態以串列化同步至(亦即，對應於)具有至少實質上經衰減之一抖動雜訊部分及一漂移雜訊部分之一參考時脈信號之資料(亦即，產生表示經串列化資料之信號)。
如所展示，每一除法器電路212(1)、212(2)、212(3)之輸出連接至多工器206(5)之輸入。多工器206(5)亦經組態以自類比鎖相迴路214接收一信號且接收由多工器206(1)輸出之一信號。多工器206(6)自除法器電路212(4)及多工器206(7)接收一輸入。每一多工器206(5)、206(6)經組態以輸出藉助一各別緩衝器217(1)、217(2)緩衝之一各別經同步參考時脈信號(例如，SYNCE_CLK0、SYNCE_CLK1)。此等經同步參考時脈信號可用於提供一晶片外時脈參考至其他裝置或用於進 一步抖動濾波並發送至REFCLK_B輸入作為每一收發器之TxCLK參考。類比鎖相迴路214可在模組204外部並經組態以提供一信號至數位鎖相迴路206(1)、206(2)以用作網路資源時脈處理器模組之一樣本時脈以便在多工器輸出206(2)處產生一中間時脈。
預期，類比鎖相迴路裝置209可與模組204整合(例如，作為模組204之一系統單晶片組件)，或類比鎖相迴路裝置209可為經組態以與模組204介接之一外部組件。網路處理器100經組態以根據同步乙太網路之要求提供所要選擇信號至每一各別多工器206(1)至206(6)。在本發明之一或多項實施例中，微處理器核心106中之一或多者通信地耦合至每一各別多工器206(1)至206(6)並經組態以提供一選擇信號至一各別多工器以致使多工器基於選擇信號而輸出一信號。
雖然已以結構特徵及/或程序操作特定語言闡述了標的物，但應理解，在隨附申請專利範圍中界定之標的物未必限於上文闡述之特定特徵或動作。而是，上文闡述之特定特徵及動作係作為實施申請專利範圍之實例形式而揭示。
100‧‧‧網路處理器
102‧‧‧輸入/輸出通信鏈路/通信鏈路
104‧‧‧輸入/輸出介面
105‧‧‧乙太網路實體層/實體層
1061‧‧‧微處理器核心
106M‧‧‧微處理器核心
1081‧‧‧硬體加速器
108N‧‧‧硬體加速器
110‧‧‧交換器
112‧‧‧晶片上共用記憶體/共用記憶體
114‧‧‧外部記憶體介面
116‧‧‧外部記憶體
118‧‧‧通信匯流排環
120‧‧‧系統記憶體

Claims (20)

  1. 一種網路參考時脈處理器模組，其包括：一數位鎖相迴路，其經組態以至少實質上衰減來自至少一個參考信號之一漂移雜訊部分；及一或多個類比鎖相迴路，其通信地耦合至該數位鎖相迴路且經組態以自該數位鎖相迴路接收該至少一個參考信號，該一或多個類比鎖相迴路經組態以衰減來自該至少一個參考信號之一第一雜訊部分，其中該一或多個類比鎖相迴路經組態以提供該至少一個參考信號至通信地耦合至該類比鎖相迴路之一收發器，至少一個參考信號用於使由該收發器傳輸之資料之傳輸同步。
  2. 如請求項1之網路參考時脈處理器模組，其中該一或多個類比鎖相迴路耦合至該數位鎖相迴路且經組態以提供至少一或多個參考信號以支援需要一可追蹤時序參考之其他網路處理器功能性。
  3. 如請求項1之網路參考時脈處理器模組，其進一步包括通信地連接至該數位鎖相迴路之一輸入多工器，該輸入多工器經組態以接收複數個參考信號且選擇性地輸出該至少一個參考信號至該數位鎖相迴路。
  4. 如請求項3之網路參考時脈處理器模組，其中該複數個參考信號包括至少一本機參考時脈信號或一所恢復時脈信號。
  5. 如請求項1之網路參考時脈處理器模組，其中該收發器經組態以在一同步乙太網路環境內傳輸該經同步資料。
  6. 如請求項1之網路參考時脈處理器模組，其中該收發器經組態以基於該至少一個參考信號而使該資料同步。
  7. 一種處理器，其包括：一網路參考時脈處理器模組，該網路參考時脈處理器模組包含：一數位鎖相迴路，其經組態以至少實質上衰減來自至少一個參考信號之一漂移雜訊部分；一或多個類比鎖相迴路，其通信地耦合至該數位鎖相迴路且經組態以自該數位鎖相迴路接收該至少一個參考信號，該等類比鎖相迴路經組態以衰減來自該至少一個參考信號之具有一第一頻率特性之一抖動雜訊部分；及一收發器，其通信地耦合至該類比鎖相迴路，該收發器經組態以衰減來自該至少一個參考信號之具有一第二頻率特性之一抖動雜訊部分，該收發器經組態以利用該至少一個參考信號使一或多個資料信號同步。
  8. 如請求項7之處理器，其中一或多個類比PLL耦合至該數位鎖相迴路且經組態以提供至少一或多個參考信號以支援需要一可追蹤時序參考之其他網路處理器功能。
  9. 如請求項7之處理器，其進一步包括通信地連接至該數位鎖相迴路之一輸入多工器，該輸入多工器經組態以接收複數個參考信號且選擇性地輸出該至少一個參考信號至該數位鎖相迴路。
  10. 如請求項9之處理器，其中該複數個參考信號包括至少一本機參考時脈信號或一所恢復時脈信號。
  11. 如請求項9之處理器，其進一步包括通信地連接至該輸入多工器之一或多個微處理器核心，該一或多個微處理器核心經組態以傳輸一選擇信號至該輸入多工器以致使該多工器回應於該選擇信號而輸出該至少一個參考信號。
  12. 如請求項7之處理器，其中該收發器經組態以傳輸在一同步乙太 網路環境內經位元同步之經串列化資料。
  13. 如請求項7之處理器，其中該收發器經組態以自一或多個資料信號恢復該至少一個參考信號。
  14. 一種系統，其包括：一主控網路節點，其經組態以傳輸一或多個資料信號，該主控網路節點包含一收發器，該收發器經組態以串列化利用至少一個參考信號而位元同步之一或多個資料信號；及一從屬網路節點，其經組態以自該主控節點接收該一或多個資料信號並自該一或多個資料信號恢復該至少一個參考信號，該從屬網路節點包含一網路參考時脈處理器模組，該網路參考時脈處理器模組包括：一數位鎖相迴路，其經組態以至少實質上衰減來自該至少一個參考信號之一漂移雜訊部分；一或多個類比鎖相迴路，其通信地耦合至該數位鎖相迴路且經組態以自該數位鎖相迴路接收該至少一個參考信號，該一或多個類比鎖相迴路經組態以衰減來自該至少一個參考信號之具有一第一頻率特性之一抖動雜訊部分；及一收發器，其通信地耦合至該類比鎖相迴路，該收發器經組態以衰減來自該至少一個參考信號之具有一第二頻率特性之一抖動雜訊部分，傳輸器經組態以串列化利用該至少一個參考信號而位元同步之一或多個資料信號。
  15. 如請求項14之系統，其中一或多個類比PLL耦合至該數位鎖相迴路且經組態以提供至少一或多個參考信號以支援需要一可追蹤時序參考之其他網路處理器功能。
  16. 如請求項14之系統，其中該從屬網路節點進一步包括通信地連接至該數位鎖相迴路之一輸入多工器，該輸入多工器經組態以 接收複數個參考信號且選擇性地輸出該至少一個參考信號至該數位鎖相迴路。
  17. 如請求項16之系統，其中該複數個參考信號包括至少一本機參考時脈信號或一所恢復時脈信號。
  18. 如請求項16之系統，其中該從屬節點進一步包括通信地連接至該輸入多工器之一或多個微處理器核心，該一或多個微處理器核心經組態以傳輸一選擇信號至該輸入多工器以致使該多工器回應於該選擇信號而輸出該至少一個參考信號。
  19. 如請求項14之系統，其中該從屬節點之該收發器經組態以解串列化該等所接收資料信號。
  20. 如請求項14之系統，其進一步包括經組態以將該主控網路節點通信地耦合至該從屬網路節點之一雙向通信鏈路。
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