JP2014195240A

JP2014195240A - 同期ネットワークアプリケーション内の送信基準信号クリーンアップ

Info

Publication number: JP2014195240A
Application number: JP2014014347A
Authority: JP
Inventors: Nemawarkar Shashank; シャシャンク・ネマワーカー; E Beers Gregory; グレゴリー・イー・ビアーズ; S Bedrosian Paul; ポール・エス・ベドロシアン; A Bordogna Mark; マーク・エイ・ボルドーニャ; Hong Wan; ホン・ワン
Original assignee: LSI Corp
Current assignee: LSI Corp
Priority date: 2013-03-11
Filing date: 2014-01-29
Publication date: 2014-10-09
Also published as: TW201436517A; EP2779490A2; US20140254735A1; KR20140111621A; CN104052561A

Abstract

【課題】ネットワーク基準クロック・プロセッサ・モジュールを提供する。
【解決手段】ネットワーク基準クロック・プロセッサ・モジュールは、基準信号からワンダ雑音部分を少なくともかなり減衰させるように構成されたデジタル位相ロックループ含む。また、デジタル位相ロックループに通信で結合され、デジタル位相ロックループから基準信号を受信するように構成されたアナログ位相ロックループを含む。アナログ位相ロックループは、その基準信号から第１の周波数特性を有するジッタ雑音部分を減衰させるように、且つアナログ位相ロックループに通信で結合されたトランシーバに基準信号を提供するように構成される。トランシーバは、その基準信号から第２の周波数特性を有するジッタ雑音部分を減衰させるように構成される。
【選択図】図１

Description

関連技術の相互参照
[0001]本願は、２０１３年３月１１日に出願した米国仮出願第６１／７７５，９２８号、表題「ＴＲＡＮＳＭＩＴＲＥＦＥＲＥＮＣＥＳＩＧＮＡＬＣＬＡＮＵＰＷＩＴＨＩＮＡＳＹＮＣＲＯＮＯＵＳＮＥＴＷＯＲＫＡＰＰＬＩＣＡＴＩＯＮ（同期ネットワークアプリケーション内の送信基準信号クリーンアップ）」の米国特許法第１１９条（ｅ）の利益を主張するものである。米国仮出願第６１／７７５，９２８号は、参照によりその全部が本明細書に組み込まれている。

[0002]本発明は、ネットワークプロセッサを対象とし、より詳細には、同期イーサネット（登録商標）、ＩＥＥＥ１５８８、またはネットワークタイムプロトコル（ＮＴＰ）を含む１つまたは複数のプロトコルを使用するネットワーク同期のためのクロックジッタおよびワンダインターフェース（wander interface）要件をサポートする統合ネットワーク同期タイミングシステムを有するネットワークプロセッサに関する。

[0003]同期イーサネットなどの同期ネットワークシステムは、ネットワークシステムの物理層を介して基準信号の転移を円滑に進めるために１つまたは複数のプロトコルを使用する。その基準信号は、１つまたは複数のネットワークノード（たとえば、スレーブノード）への同期信号として使用されて、それらの１つまたは複数のネットワークノードによって送信される信号の同期化を可能にする。ある場合には、その同期信号は、ネットワーククロックである。

[0004]イーサネット・シリアライザ・デシリアライザ（ＳｅｒＤｅｓ）、ネットワーク基準クロック・プロセッサ・モジュール、および出力クロックセレクタを含む、ネットワークプロセッサが説明される。１つまたは複数の実装形態で、これらの構成要素は、ともに電気的に接続されて、追跡可能なネットワーク基準タイミング信号の抽出、選択された入力クロック基準での周波数スケーリング機能の実行、ならびに、その基準信号をネットワークタイミングおよびローカルタイミングアプリケーションの両方に使用可能にする発信クロック基準でのワンダ（wander）およびジッタ雑音フィルタリングの能力を有するネットワークタイミングシステムを作り出す。その入力ネットワーク基準タイミング信号は、イーサネット物理層（たとえば、同期イーサネット）のビット遷移に由来するＳｅｒＤｅｓＲＸデータクロックを介して、外部タイミング信号入力を介して、または、ネットワークプロセッサによって回復および処理されるパケットに基づくネットワークタイミングプロトコル（たとえば、ＩＥＥＥ１５８８−２００８またはＮＴＰ）を介して、ネットワークプロセッサに提供され得る。１つまたは複数の実施形態で、そのネットワーク基準クロック・プロセッサ・モジュールは、少なくとも１つの基準タイミング信号をデジタル位相ロックループに提供するために、入力クロック基準セレクタを含む。そのデジタル位相ロックループは、少なくとも１つの基準信号からワンダ雑音部分を少なくともかなり減衰させるように構成される。そのネットワーク基準クロック・プロセッサ・モジュールはまた、デジタル位相ロックループに通信で結合されたアナログ位相ロックループに電気的に結合することができ、そのデジタル位相ロックループから少なくとも１つの基準タイミング信号を受信するように構成され得る。そのアナログ位相ロックループは、その少なくとも１つの基準タイミング信号から第１の雑音部分を減衰させるように構成される。そのアナログ位相ロックループはまた、アナログ位相ロックループに通信で結合されたＳｅｒＤｅｓトランシーバにその少なくとも１つの基準タイミング信号を提供するように構成される。そのＳｅｒＤｅｓトランシーバは、その少なくとも１つの基準タイミング信号から第２の雑音部分を減衰させるように構成される。その少なくとも１つの基準タイミング信号は、ＳｅｒＤｅｓトランシーバによって送信されるデータの伝送を同期させるために使用される。そのＳｅｒＤｅｓトランシーバはまた、ＳｅｒＤｅｓトランシーバによって受信されたデータの回復の基礎として基準タイミング信号を使用することができる。

[0005]本概要は、発明を実施するための形態で以下にさらに説明される概念の選択を簡易化された形で紹介するために提供される。本概要は、特許請求されている主題の主要な特徴または本質的な特徴を識別するものではなく、特許請求されている主題の範囲を判定する際の助けとして使用されることを意図されていない。

[0006]発明を実施するための形態は、添付の図面を参照して説明される。その説明および図面中の異なる事例における同じ参照番号の使用は、同様のまたは同一の項目を指示し得る。

[0007]本開示の例示的一実施形態によるネットワークプロセッサのブロック図である。 [0008]本開示の例示的一実施形態による図１に示すネットワークプロセッサの入力／出力（Ｉ／Ｏ）インターフェースであって、基準タイミング信号からワンダ雑音部分およびジッタ雑音部分を減衰させるように構成されたネットワーク基準クロック・プロセッサ・モジュールを含むＩ／Ｏインターフェースのブロック図である。 [0009]図３Ａは、本開示の様々な例示的実施形態による、同期イーサネットシステムなどの同期されたネットワークシステムを示すブロック図である。図３Ｂは、本開示の様々な例示的実施形態による、同期イーサネットシステムなどの同期されたネットワークシステムを示すブロック図である。

[0010]ネットワーク同期タイミングシステムは、同期情報がネットワークを介して各ノードに進むときに、ネットワーク基準クロック（たとえば、ＵＴＣ）のタイミング追跡可能性の維持に依存する。同期イーサネットシステムについて、タイミングは、パケット移送にかかわらず継続して生じるビット遷移を介してイーサネット物理層にわたり移送される。同期イーサネットシステムのインターフェース要件および機能性は、いくつかの勧告でＩＴＵ−Ｔ（ＩｎｔｅｒｎａｔｉｏｎａｌＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎＵｎｉｏｎ−ＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎＳｔａｎｄａｒｄｉｚａｔｉｏｎＳｅｃｔｏｒ、国際電気通信連合電気通信標準化部門）によって標準化されている。ＩＴＵ−Ｔ勧告Ｇ．８２６２は、イーサネット装置クロック（ＥＥＣ）のインターフェース、性能および機能的要件を定義する。ＩＴＵ−Ｔ勧告Ｇ．８２６４はさらに、同期状況メッセージングおよび同期装置タイミングソース（ＳＥＴＳ）機能をサポートする能力を含む同期イーサネットシステムの他の機能的態様を明記する。最後に、ＩＴＵ−Ｔ勧告Ｇ．８２６１は、同期イーサネットによってサポートされるネットワークタイミングアプリケーションおよび機能を明記する。

[0011]ネットワークタイミングシステムは、通常は、ある種のアプリケーションによって必要とされるノード処理機能をサポートする。たとえば、ワイヤレス基地局アプリケーションは、イーサネットに基づくネットワークタイミングシステムに依存して、ワイヤレス設備を介してデータを送信するために使用されるそれらの無線周波数（ＲＦ）搬送波信号を導出する。このアプリケーションで、ネットワークプロセッサは、ネットワークタイミングのサポートを含むイーサネットインターフェースでのすべてのデータ処理機能を処理するために使用される。同期イーサネットネットワークタイミングシステムをサポートするために、ネットワークプロセッサは、入口および出口イーサネット流れの間でタイミング追跡可能性を維持し、イーサネット装置クロック（ＥＥＣ）を使用してジッタおよびワンダフィルタリング機能を実行してイーサネットインターフェース要件を満たす。ネットワーククロック回復に加えて、そのネットワークプロセッサはまた、回復された同期イーサネットタイミング基準の状態または品質を反映する上流ノードからイーサネット同期状況メッセージングチャネル（ＥＳＭＣ）を介してパケットを受信および処理する。この情報に基づいて、そのネットワークプロセッサは、回復されたネットワークタイミング基準がそれのアプリケーションに適しているかを判定することができる。必要に応じて、よりよい基準がＥＥＣへの入力として選択可能であり、あるいは、ＥＥＣの動作モードは、ネットワーク追跡可能性が失われたときに、出力クロックを保持するために、動作のバックアップモード（たとえば、動作のホールドオーバ(holdover)またはフリーランモード(free-run mode)）に変更することができる。最後に、そのネットワークプロセッサは、ＥＥＣの動作モードまたは選択された入力基準の品質を反映するＥＳＭＣで発信パケットを生成する必要がある。

[0012]複数のネットワークタイミングプロトコルがノードでサポートされる必要があるいくつかの場合がある。たとえば、ＩＥＥＥ１５８８またはＮＴＰなどのパケットに基づくタイミングプロトコルは、マスタノードとスレーブノードの間でパケットネットワークを介して周波数を移送するために使用され得る。たとえば、ＩＥＥＥ１５８８−２００８規格は、パケットをスレーブクロックノードに運ぶ一連のタイムスタンプを送信することができ、そのスレーブクロックノードは、追跡可能なタイミング信号を回復することができるネットワークタイミングシステムを定義する。ＩＥＥＥ１５８８ネットワークタイミングシステムが使用されてワイヤレス基地局タイミングアプリケーションをサポートする場合、ＩＴＵ−ＴＧ．８２６５．１は、ＩＥＥＥ１５８８タイミングシステムのパラメータ、デフォルト値および性能仕様を定義するプロファイルを指定する。この場合、スレーブノードは、イーサネットポートでＩＥＥＥ１５８８パケットを受信し、これらのパケットを処理し、マスタクロックに追跡可能なネットワークタイミング信号を導出し、ローカルアプリケーションにこのタイミング信号を出力する。複数のネットワークタイミングプロトコルがネットワークプロセッサによってサポートされる必要がある場合には、ＩＥＥＥ１５８８スレーブクロックによって回復されたネットワークタイミング信号が、同ネットワークプロセッサでのＥＥＣ機能への入力として使用可能であり、すべての発信イーサネットポートでその同期イーサネット・ネットワーク・タイミング・プロトコルをサポートするために使用され得る。このアプリケーションで、ネットワークプロセッサは、ＩＥＥＥ１５８８プロトコル、ＩＥＥＥ１５８８スレーブクロック機能（適用可能な産業プロファイルによって指定されるような）、ならびに、前述のＥＥＣ機能をサポートする必要がある。

[0013]同様に、そのネットワークプロセッサはまた、同期イーサネットＥＥＣ機能によって回復されたネットワークタイミング基準が、すべての発信イーサネットポートでＩＥＥＥ１５８８プロトコルをサポートするために同ネットワークプロセッサで入力およびＩＥＥＥ１５８８マスタクロック機能として使用され得る事例をサポートすることができる。このアプリケーションでは、ネットワークプロセッサは、ＩＥＥＥ１５８８プロトコル、ＩＥＥＥ１５８８マスタクロック機能（適用可能な産業プロファイルによって指定されるような）、ならびに、前述のＥＥＣ機能性をサポートする必要がある。

[0014]図１は、本開示によるシステムオンチップ（ＳｏＣ）として実装されるネットワークプロセッサ１００のブロック図である。ネットワークプロセッサ１００は、データパケットの処理、プロトコル変換の実行、データパケットの暗号化および復号化などのために使用されるように構成される。図１に示すように、ネットワークプロセッサ１００は、Ｉ／Ｏインターフェース１０４として集合的に示される１つまたは複数の入力−出力（Ｉ／Ｏ）インターフェース、１つまたは複数のマイクロプロセッサ（μＰ）コア１０６（１）から１０６（Ｍ）、１つまたは複数のハードウェアアクセラレータ１０８（１）から１０８（Ｎ）、および、オンチップ共有メモリ１１２を含む。本明細書では、ＭおよびＮは、１より大きいまたは１と等しい整数である。ネットワークプロセッサ１００はまた、外部メモリ１１６と通信するための外部メモリインターフェース１１４も含む。外部メモリ１１６は、通常は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）として実装され、たとえば、ダブルデータレート３（ＤＤＲ−３）ＤＲＡＭは、データのオフチップ記憶のために使用され得る。いくつかの実施形態で、たとえば図１に示すように、１つまたは複数のＩ／Ｏインターフェース１０４、μＰコア１０６（１）から１０６（Ｍ）、および、ハードウェアアクセラレータ１０８（１）から１０８（Ｎ）の各々は、スイッチ１１０を介して共有メモリ１１２に通信で接続される。具体的な一実施形態で、スイッチ１１０は、ノンブロッキング・クロスバ・スイッチを備える。

[0015]Ｉ／Ｏインターフェース１０４は、通常は、ＰＨＹ１０５およびＩ／Ｏ通信リンク１０２を介して１つまたは複数の外部デバイスにネットワークプロセッサ１００を接続するハードウェアとして実装される。Ｉ／Ｏ通信リンク１０２の物理層タイミング特性を維持するために、ＰＨＹ１０５は、別個のＲＸおよびＴＸタイミング領域を保持する。Ｉ／Ｏ通信リンク１０２は、ネットワークプロセッサ１００とインターフェースする、コンピュータシステムまたはネットワーキングデバイスなど、１つまたは複数の外部デバイスとの通信のために使用され得る。Ｉ／Ｏ通信リンク１０２は、特注設計の通信リンクでもよく、または、たとえば、小型コンピュータシステムインターフェース（「ＳＣＳＩ」）プロトコルバス、シリアル接続ＳＣＳＩ（「ＳＡＳ」）プロトコルバス、シリアル高度技術接続（「ＳＡＴＡ」、ＳｅｒｉａｌＡｄｖａｎｃｅｄＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）プロトコルバス、ユニバーサルシリアルバス（「ＵＳＢ」）、イーサネットリンク、ＩＥＥＥ８０２．１１リンク、ＩＥＥＥ８０２．１５リンク、ＩＥＥＥ８０２．１６リンク、周辺構成要素相互接続エクスプレス（「ＰＣＩ−Ｅ」、ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔＥｘｐｒｅｓｓ）リンク、シリアル高速Ｉ／Ｏ（「ＳＲＩＯ」、ＳｅｒｉａｌＲａｐｉｄＩ／Ｏ）リンク、または任意の他の適切なインターフェースリンクなどの規格通信プロトコルに準拠し得る。受信されたデータパケットは、スイッチ１１０を介するＩ／Ｏインターフェース１０４と共有メモリ１１２の間の転送によって共有メモリ１１２内のバッファに置くことができる。

[0016]本開示の実施形態で、共有メモリ１１２は、割り当てるおよび／または再分割することができるキャッシュとして動作するメモリを備える。たとえば、共有メモリ１１２は、様々なμＰコア１０６およびハードウェアアクセラレータ１０８に動的に割り当てられる１つまたは複数のサブキャッシュを含み得る。外部メモリインターフェース１１４は、外部メモリ１１６として示される外部メモリ１１６に共有メモリ１１２を結合させて、様々なμＰコア１０６およびハードウェアアクセラレータ１０８によって現在使用されていないデータのオフチップ記憶機構を共有メモリ１１２内の空き領域に提供する。図１の破線１２０によって示すように、共有メモリ１１２および１つまたは複数の外部メモリは、システムメモリ１２０と称される。概して、システムメモリ１２０は、そのデータが共有メモリ１１２に記憶されていても外部メモリ１１６に記憶されていても様々なアクセラレータ１０８がデータを要求することができるような、単一のアドレス空間としてアドレス指定される。

[0017]ハードウェアアクセラレータ１０８は、たとえば、ソースコアから宛先コアにデータメッセージまたは命令（たとえば「タスク」）を渡す１つまたは複数の通信バスリング１１８によって、互いに通信するように構成される。そのタスクは、固定パイプラインまたは非パイプライン型アーキテクチャを用いるよりも効率的に多種多様なデータおよび制御メッセージをネットワークプロセッサ１００が処理することを可能にする。以下にさらに詳しく論じるように、タスクの処理の順番は、ｉ）パケットのタイプと、ｉｉ）個々のパケット（またはパケットのグループ）、制御メッセージ、または他のデータで様々なコアによって実行される処理のタイプとに依存する。これは、本明細書では、カリフォルニア州ミルピタスのＬＳＩＣｏｒｐｏｒａｔｉｏｎの商標「ＶｉｒｔｕａｌＰｉｐｅｌｉｎｅ（商標）」と称される。本開示の実施形態で、複数の仮想パイプラインの各々は、タスクを受信し、そのタスクを実行し、そのタスクに対応する仮想パイプラインの識別に応じて別の（または同じ）処理モジュールに次のタスクを割り当てるネットワークプロセッサ１００の各処理モジュールによって動作する。本明細書に記載のように、タスクは、ある種の機能を実行するための宛先コアへの命令である。

[0018]ネットワークプロセッサ１００は、通信リンクを介して１つまたは複数のソースデバイスからデータパケットを受信し、受信されたデータパケットに処理動作を実行し、１つまたは複数の宛先デバイスにデータパケットを送信するように構成される。図１に示すように、１つまたは複数のデータパケットは、Ｉ／Ｏ通信リンク１０２を介して送信デバイスからネットワークプロセッサ１００に送信される。１つまたは複数の実装形態で、通信リンク１０２は、イーサネット物理層（ＰＨＹ）１０５を経由してＩ／Ｏインターフェース１０４とインターフェースする。ネットワークプロセッサ１００は、Ｉ／Ｏ通信リンク１０２から同時に１つまたは複数のアクティブデータ流からのデータパケットを受信するように構成される。Ｉ／Ｏインターフェース１０４は、受信されたデータパケットを非直列化／直列化し、共有メモリ１１２内のバッファにスイッチ１１０を介してその受信されたデータパケットを提供するように構成される。

[0019]Ｉ／Ｏインターフェース１０４は様々なタイプのＩ／Ｏインターフェース機能を提供し、本明細書に記載の１つまたは複数の実施形態で、ネットワークプロセッサ１００を１つまたは複数の外部デバイスに接続するコマンド駆動型ハードウェアアクセラレータである。受信されたパケットは、共有メモリ１１２で記憶することができ、次いで、１つまたは複数の対応するタスクが生成される。送信されるパケットは、１つまたは複数の対応するタスクの共有メモリ１１２内のデータから生成され、ネットワークプロセッサ１００の外に送信され得る。本開示の一実施形態で、Ｉ／Ｏインターフェースは、着信データの完全性チェックを提供するように構成されたイーサネットＩ／Ｏインターフェースを含む。Ｉ／Ｏインターフェースはまた、タイミング・オーバ・パケット（たとえば、ＩＥＥＥ１５８８の規格勧告に明記される）などの特徴を実装するために使用することができる受信されるおよび送信されるパケットのタイムスタンプデータを提供することができる。本開示のもう１つの実施形態で、Ｉ／Ｏインターフェース１０４は、入力（受信）のみまたは出力（送信）のみインターフェースとして実装される。本開示の１つまたは複数の実施形態で、イーサネットＩ／Ｏインターフェースは、１つまたは複数のエンジンを備え得る。

[0020]ネットワークプロセッサ１００の様々なμＰコア１０６およびハードウェアアクセラレータ１０８は、いくつかの１つまたは複数のタイプのプロセッサまたはアクセラレータを含む。たとえば、様々なμＰコア１０６は、Ｐｅｎｔｉｕｍ（登録商標）またはＰｏｗｅｒＰＣ（登録商標）プロセッサ、あるいは、異なるプロセッサタイプの組合せとして実装され得る（Ｐｅｎｔｉｕｍ（登録商標）はＩｎｔｅｌＣｏｒｐｏｒａｔｉｏｎの登録商標であり、そして、ＰｏｗｅｒＰＣ（登録商標）はＩＢＭの登録商標である）。それらの様々なハードウェアアクセラレータ１０８は、たとえば、モジュラパケットプロセッサ（ＭＰＰ）、パケット組立てブロック（ＰＡＢ）、モジュラトラフィックマネージャ（ＭＴＭ）、メモリマネージメントブロック（ＭＭＢ）、ストリームエディタ（ＳＥＤ）、セキュリティプロトコルプロセッサ（ＳＰＰ）、正規表現（ＲｅｇＥｘ、ＲｅｇｕｌａｒＥｘｐｒｅｓｓｉｏｎ）エンジン、および他の特定目的モジュールなどの１つまたは複数の特定の機能のモジュールを含み得る。

[0021]ＭＴＭは、パケットスケジューリングおよび場合により最高６つまでのレベルのスケジューリング階層を提供するソフトウェア駆動型アクセラレータである。ＭＴＭは、何百万の待ち行列およびスケジューラ（必要に応じて、流れごとの待ち行列作成を可能にする）をサポートすることができる。ＭＴＭは、あらゆる待ち行列およびスケジューラのＳＤＷＲＲ（ｓｍｏｏｔｈｄｅｆｉｃｉｔｗｅｉｇｈｅｄｒｏｕｎｄｒｏｂｉｎ、スムースデフィシット重み付きラウンドロビン）での成形およびスケジューリングのサポートを提供することができる。ＭＴＭはまた、マルチキャスティングをサポートすることができる。パケットの各コピーは、独立してスケジュールされ、独立したカプセル化または任意の他の処理でマルチキャストを可能にする１つまたは複数の仮想パイプラインを横断する。ＭＴＭはまた、スケジューリング決定のきめ細かい制御のために使用することができる特定目的プロセッサも含み得る。ＭＴＭは、放棄決定(discard decisions)ならびにスケジューリングおよび成形決定を行うために使用され得る。

[0022]ＳＥＤは、パケットの編集を可能にするソフトウェア駆動型アクセラレータである。ＳＥＤは、パケットヘッダの追加および修正、ならびに、データの断片化およびセグメント化（たとえば、ＩＰ断片化）を含み得るパケット編集機能を実行する。ＳＥＤは、パケットデータならびにタスクおよびタスク指定の流れごとの状態からのパラメータを受信する。ＳＥＤの出力は、発信パケットデータになることができ、タスクパラメータを更新することもできる。ＲｅｇＥｘエンジンは、状態に基づくパケットを横断するパターン照合のためのパケット検索エンジンである。ＲｅｇＥｘエンジンは、マルチスレッドアクセラレータである。

[0023]ＳＰＰは、暗号化／復号化能力を提供し、ファームウェアのアップグレードでセキュリティプロトコルを追加する能力を有してプロトコル可変性および変化する規格に対処する柔軟性を好ましくは有する、コマンド駆動型ハードウェアアクセラレータである。暗号および完全性（ハッシュ）機能は、ハードウェアに実装することができる。ＳＰＰは、スレッドを横断するロードバランシングのために使用される、以下にさらに詳しく論じる、複数の整列したタスク待ち行列機構を有する。

[0024]ＰＡＢは、パケット組立て、送信、再送信、および削除能力を有する保持バッファを提供するコマンド駆動型ハードウェアアクセラレータである。ＰＡＢへの着信タスクは、任意の組立てバッファのどこからでもデータの挿入／抽出を設定することができる。ギャップは、いずれのバッファでもサポートされる。挿入および抽出する位置は、ビットレベルまで指定することができる。ＩＰデフラグなど、例示的な従来のパケット再組立て機能がサポートされ得る。ＰＡＢはまた、ＴＣＰ発信、終了、および正規化のような機能のためのオフロードを提供し、汎用型保持バッファおよびスライディングウインドウプロトコル送信／再送信バッファリングをサポートするように構成される。

[0025]ＭＰＰは、ツリー型の最も長い接頭辞（tree based longest prefix）およびアクセス制御リスト分類を提供するマルチスレッド特定目的プロセッサである。ＭＰＰはまた、ハッシュ表追加、削除、および衝突の完全なハードウェア管理を有するハードウェアハッシュに基づく分類能力を有する。各ハッシュ項目と任意で関連付けられるのは、接続時間切れおよび再送信タイミングなどのタスクのソフトウェア制御の下で使用することができるタイマである。ＭＰＰは、ハッシュ表およびタイマ機構と結合されるときに、状態に基づくプロトコル処理のサポートを提供する統計量および状態管理エンジンを含む。ＭＰＰは、何百万の流れをサポートするように構成される。ＭＰＰアーキテクチャは、レジスタファイルの代わりにメモリでスレッドごとのすべての状態を記憶することができ得る。

[0026]ＭＭＢは、共有メモリ１１２内のメモリリソースを割り当て、解放する。共有メモリ１１２は、タスクＦＩＦＯ記憶機構、パケットデータ記憶機構、ハッシュ表衝突処理、タイマ事象管理、およびトラフィックマネージャ待ち行列などのアプリケーションに割り当てられる。ＭＭＢは、共有メモリ１１２内のメモリの各ブロックの基準カウントを提供する。複数の基準カウントは、マルチキャストトラフィック（複数の宛先に送られることになるデータ）などの情報のより効率的な記憶または再送信を可能にする。複数の基準カウントは、データが必要とされる度にそのデータを複製する必要性を軽減する。最近解放されたメモリブロックは、好ましくは、特定のタスクに割り当てられることになる次のブロックであるので、ＭＭＢは、好ましくは、スタックに基づく手法を使用してメモリ割当てを追跡し、キャッシュスラッシングおよびキャッシュ追跡オーバヘッドを低減する。共有メモリ１１２内のブロックは、ＭＭＢによって動的に割り当てられてデータを記憶することができ、そして、ブロックは、様々な所定のサイズで使用可能であり得る。たとえば、ブロックは、通常は、以下のサイズのうちの１つでもよい：２５６バイト、２０４８バイト、１６３８４バイト、および６５５３６バイト。

[0027]図２は、本開示の実施形態によるＩ／Ｏインターフェース１０４のブロック図である。図示するように、Ｉ／Ｏインターフェース１０４は、Ｉ／Ｏ通信リンク１０２とインターフェースするように構成される。本開示の１つまたは複数の実施形態で、ネットワークプロセッサ１００は、ネットワーク処理機能を提供して、同期イーサネットネットワークなどのネットワーク同期アプリケーションをサポートするように構成される。したがって、Ｉ／Ｏインターフェース１０４は、追跡可能なネットワーク基準を回復し、図３Ａおよび３Ｂに示す同期されたネットワーク３００などの同期されたネットワーク内で基準クロック信号を提供するように構成されたネットワーク基準クロック・プロセッサ・モジュール（たとえば、デバイス）２０４を含む。

[0028]同期されたネットワーク３００（たとえば、同期イーサネット（ＳｙｎｃＥ）ネットワーク）は、１つまたは複数のノード３０２（すなわち、ノード３０２（１）、ノード３０２（２）、ノード３０２（３）など）を含む。ノード３０２は、スイッチ、ルータ、または、ネットワーク同期アプリケーション（たとえば、ネットワーク３００）内で本開示によるネットワーク機能を提供する能力を有する任意の他のタイプのネットワーキングノードを備え得る。ネットワーク３００内の少なくとも１つのノード３０２はマスタノード３０２（１）を備え、残りのノード３０２はスレーブノード（たとえば、ノード３０２（２）、３０２（３））を備えることが企図される。マスタノードは、ＥＥＣを外部タイミングモードの動作で動作するように構成する。その外部タイミングソースは、ＵＴＣ追跡可能ソースクロックなどの外部基準ソースに対して追跡可能でもよい。各マスタノードは、それぞれ、図３Ａおよび３Ｂに示すような同期イーサネットをサポートする能力を有する少なくとも１つまたは複数のトランシーバを必要とする。スレーブノードは、ＥＥＣをラインタイミングモードの動作で動作するように構成する。そのスレーブノードは、同期イーサネットをサポートする能力を有する少なくとも１つのトランシーバを必要とし得る。この構成では、マスタノード３０２（１）は、ネットワーク３００内の１つまたは複数のスレーブノードにイーサネット設備を介して追跡可能な同期を分散する。図示するように、各ノード３０２はネットワークプロセッサ１００を含み、各ノード３０２は、通信リンク１０２を用いて隣接ノード３０２に通信で接続される。本開示の一実施形態で、通信リンク１０２は、双方向リンク３０４を備える。たとえば、双方向リンク３０４は、マスタノード３０２（１）のトランシーバ２１６（たとえば、図２に示すトランシーバ２１６）からスレーブノード（複数可）（３０２（２）および３０２（３））のトランシーバ２１６および第２のリンク３０４（Ｂ）に送信されるデータを供給して、スレーブノード（複数可）（ノード３０２（２）および３０２（３））のトランシーバ２１６からマスタノード３０２（１）のトランシーバ２１６に送信されるデータを供給するために、第１のリンク３０４（１）（イーサネット物理層３０５を用いてインターフェースする）を含み得る。トランシーバ２１６は、ノード３０２内で送信機および受信機機能を提供し得ることが企図される。スレーブノードは、マスタノードに関連する（たとえば、生成されることによって、提供されることによってなど）基準信号に同期するように構成される。そのスレーブノードはまた、マスタノードで基準信号に関して（たとえば、それに従って）ネットワーク３００内でデータを送信するように構成される。本開示の１つまたは複数の実施形態で、その基準信号は、外部基準クロック（たとえば、各ノード３０２の外部の基準クロック）などの基準クロック信号を備える。それにより、スレーブノードのトランシーバ２１６は、マスタノードのトランシーバ２１６の基準クロック信号に対応するデータを送信するように構成される。

[0029]各ノード３０２のそれぞれのトランシーバ２１６は、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）機能（すなわち、各方向でシリアルデータインターフェースとパラレルデータインターフェースの間でデータを変換すること）をネットワーク３００内でノード３０２に提供するように構成される。本開示の１つまたは複数の実施形態で、各それぞれのノード３０２のトランシーバ２１６は、パラレルデータをシリアルデータに変換し、通信リンク１０２（たとえば、リンク３０４）を介して直列化されたデータを送信するように構成され、そして、各それぞれのノード３０２のトランシーバ２１６は、その受信されたシリアルデータをそれぞれのネットワークプロセッサ１００によって処理するためのパラレルデータに変換するように構成される。トランシーバ２１６は、ローカル（たとえば、内部の）基準クロック信号（たとえば、送信するノード３０２内で生成されるクロック信号）を使用して、送信するためのデータを直列化するときに、発信ビット遷移を同期させるように構成され、トランシーバ２１６は、別のローカル（たとえば、内部の）基準クロック信号（たとえば、受信するノード３０２内で生成される着信ビット遷移に同期するクロック信号）に基づいてその受信データを非直列化するように構成される。トランシーバ２１６は、隣接ノード３０２に直列化されたデータを表す信号を生成および送信するように構成される。いくつかの実施形態で、トランシーバ２１６は、データ部分および基準クロック部分を含む１つまたは複数の信号を直列化および送信するように構成され、そして、トランシーバ２１６は、その信号を非直列化して、それぞれのノード３０２によってさらに処理するためのデータ部分および基準クロック部分を抽出するように構成される。

[0030]図２を参照すると、ネットワーク基準クロック・プロセッサ・モジュール２０４は、基準クロック信号などの基準信号からワンダ雑音部分およびジッタ雑音部分を減衰させるように構成される。言い換えると、モジュール２０４は、同期イーサネットインターフェース要件（すなわち、ネットワーク３００）によって求められるようにタイミング要件を維持するように構成される。以下にさらに詳しく説明するように、モジュール２０４は、それぞれのノード３０２内で同期されたクロック信号を提供（たとえば、作成、生成、修正）するように構成される。モジュール２０４は、複数の入力信号および選択信を受信するように各々構成された複数のマルチプレクサ２０６（１）、２０６（２）、２０６（３）、２０６（４）、２０６（５）、２０６（６）、および２０６（７）を含む。マルチプレクサ２０６（１）、２０６（２）、２０６（３）、２０６（４）、２０６（５）、２０６（６）、および２０６（７）は、選択信号に基づいて入力信号のうちの１つを出力するように構成される。

[0031]ノード３０２がリンク３０４（１）を介して直列化されたデータ（たとえば、信号）を送信するとき、送信するノード３０２のモジュール２０４は、基準クロック信号を選択してそれぞれのトランシーバ２１６の発信ビット遷移を同期させるように構成される。図２に示すように、マルチプレクサ２０６（１）のソース信号（たとえば、入力信号）は、ノード３０２（ＮＥＴ＿ＣＬＫ＿ＲＥＦ）の外部クロック基準クロック信号、ノード３０２ＳＹＮＣＥ＿ＣＬＫ［２：０］の各それぞれのＳｅｒＤｅｓ２１６からの受信される回復されたクロック信号、ネットワークプロセッサのタイムスタンプ・ジェネレータ・クロック信号（ＮＣＯＣＬＫ）に対応するクロック信号、または、グランド（たとえば、マルチプレクサ２０６（１）の入力がグランドに結合される）である。マルチプレクサ２０６（１）は、その選択された出力信号を第１のデジタル位相ロックループ２０８（１）、第２のデジタル位相ロックループ２０８（２）、および、マルチプレクサ２０６（２）（たとえば、デジタル位相ロックループバイパス）に供給するように構成される。図示するように、デジタル位相ロックループ２０８（１）、２０８（２）の両方は第３のマルチプレクサ２０６（３）に出力し、そして、第３のマルチプレクサ２０６（３）は第２のマルチプレクサ２０６（２）に出力する。デジタル位相ロックループ２０８（１）、２０８（２）は、マルチプレクサ２０６（１）によって提供されるクロック信号のデジタル表現を出力するように、そして、スレーブノードの要件によるクロック信号からのワンダ雑音部分をかなり減衰させるように構成される。デジタル位相ロックループ２０８（１）は、ＤＳ１／Ｅ１移送クロック要件をサポートするように構成され、そして、デジタル位相ロックループ２０８（２）は、ＩＴＵ−ＴＧ．８２６２仕様による同期イーサネットクロック要件をサポートするように構成される。デジタル位相ロックループ２０８（１）は、ＥＥＣオプション２にも同様に使用することができ、デジタル位相ロックループ２０８（２）は、ＥＣＣオプション１のために必要とされ得る。出力クロック信号はまた、残余ジッタまたは補助的周波数構成要素を減衰させるために本明細書に記載されるアナログ位相ロックループによるさらなる位相雑音フィルタリングを必要とする周波数特性を有する。図２に示すように、ＮＥＴ＿ＣＬＫＲＥＦ、ＳＹＮＣＥ＿ＣＬＫ、およびＮＣＯＣＬＫ信号はまた、マルチプレクサ２０６（７）への入力として提供される。マルチプレクサ２０６（７）の出力は、マルチプレクサ２０６（５）およびマルチプレクサ２０６（６）に通信で接続される。

[0032]マルチプレクサ２０６（２）の出力クロック信号は、アナログ位相ロックループデバイス２０９への入力として提供される。図２に示すように、アナログ位相ロックループデバイス２０９は、第１のアナログ位相ロックループ２１０（１）および第２のアナログ位相ロックループ２１０（２）を含む。アナログ位相ロックループ２１０（１）、２１０（２）は、受信される信号のジッタ雑音部分を少なくとも部分的に減衰させるように構成される。たとえば、アナログ位相ロックループ２１０（１）、２１０（２）は、第１の周波数特性を有するジッタ雑音部分（たとえば、高周波数ジッタ雑音部分）を減衰させるように構成される。もう１つの例で、アナログ位相ロックループ２１０（２）は、小数アナログ位相ロックループプロセスの使用を介して低周波数ジッタを減衰させるように構成される。ジッタ雑音部分は、デジタル位相ロックループ２０８（１）、２０８（２）のうちの１つによってクロック信号にまたは回復された基準クロック信号から存在したジッタ雑音部分に導入され得ることが企図される。第１のアナログ位相ロックループ２１０（１）は、プレシオクロナス（plesiochronous）デジタル階層（ＰＤＨ）データ伝送のために使用されるように構成される。本開示の１つまたは複数の実施形態で、アナログ位相ロックループ２１０（１）は、基準クロック信号（たとえば、ジッタ雑音の少なくとも一部が減衰した基準クロック信号）を出力するように構成され、そして、そのクロック信号は、１つまたは複数のタイミング回路の基準信号の機能を果たすことができる（たとえば、それぞれのノード３０２がプレシオクロナスデジタル階層要件に従ってデータを送信するときに）。図示するように、第１のアナログ位相ロックループ２１０（１）によって出力される信号は、１つまたは複数の除算回路（たとえば、ロジック）２１２（１）、２１２（２）、２１２（３）、２１２（４）に供給される。除算回路２１２（１）、２１２（２）、２１２（３）、２１２（４）は、周波数（ｆ_ｏｕｔ）の入力信号を受信し、整数で割った周波数（ｆ_ｏｕｔ）の出力信号を生成する（ｆ_ｏｕｔ=ｆ_ｉｎ／ｎ、但しｎは整数）ように構成された、周波数除算回路を備える。図示するように、除算回路２１２（１）は、ＤＳｌ／Ｅ１通信プロトコルの同期化に使用されるアナログ位相ロックループ２１０（１）によって出力されたクロック信号に、前述のように、除算演算を適用するように構成され、除算回路２１２（２）は、ＤＳ３／Ｅ３通信プロトコルの同期化に使用されるアナログ位相ロックループ２１０（１）によって出力されたクロック信号出力に除算演算を適用するように構成され、除算回路２１２（３）は、アナログ位相ロックループ２１０（１）によって出力されたクロック信号（たとえば、同期されたクロック（ＳＣＬＫ））に除算演算を適用するように構成され、そして、除算回路２１２（４）は、同期イーサネットアプリケーションに使用するためのクロック信号［ＥＴＨＣＬＫＯＵＴ］に除算演算を適用するように構成される。クロック信号［ＥＴＨＣＬＫＯＵＴ］に存在するジッタはＳｅｒＤｅｓＴＸクロックジッタインターフェース仕様を超えることがあることに留意されたい。したがって、外部ジッタ減衰器は、これらのジッタインターフェース要件に準拠する必要があることになる。したがって、各除算回路２１２（１）から２１２（４）は、ネットワーク３００内で使用される通信プロトコルの要件に従って異なる値（たとえば、その他の除算回路に関する異なる整数または小数値）によって対応する信号を割るように構成され得る。

[0033]第２のアナログ位相ロックループ２１０（２）は、それぞれのノード３０２が送信するときに、マルチプレクサ２０６（４）に基準クロック信号を供給する。いくつかの実施形態で、第２のアナログ位相ロックループ２１０（２）（ＡＰＬＬ）は、再プログラムされた第１のアナログ位相ロックループ２１０（１）として実装することができ、それによって単一のアナログ位相ロックループにその２つのＡＰＬＬ機能を結合させる。マルチプレクサ２０６（４）はまた、外部ジッタ減衰器オプションに供給するための第２の基準クロック信号（たとえば、オフチップ基準クロック信号）を受信する。それによって、マルチプレクサ２０６（４）は、マルチプレクサ２０６（４）に複数のソースから（たとえば、アナログ位相ロックループ２１０（２）または外部減衰器オプションに対応する基準クロック信号から）基準クロック信号を出力させる選択信号を受信するように構成される。ノード３０２（１）が送信モードにある（たとえば、ノード３０２（１）がマスタノードを備える）とき、それぞれのノード３０２（１）のトランシーバ２１６は、ＴｘＣＬＫクロック信号に同期された直列化されたデータ流を表す１つまたは複数の信号を送信するように構成される。たとえば、アナログ位相ロックループ２１０（２）によって提供されるＴｘＣＬＫクロック信号は、各トランシーバ２１６から出力データビット流を表す信号を同期させるために使用される。もう１つの例で、外部ジッタ減衰器オプション［ＲＥＦＣＬＫ＿Ｂ］に対応する基準クロック信号が使用されて出力データビット流を同期させる。

[0034]スレーブノード３０２（２）は、ノードのトランシーバ２１６で直列化されたデータを表す信号を受信するように構成される。前述のように、トランシーバ２１６は、受信された信号を非直列化するように構成される。各トランシーバ２１６はまた、［ＳＹＮＣＥ＿ＣＬＫ［２：０］のデータ信号のネットワーククロック信号部分を回復するように構成される。トランシーバ２１６は、このクロック信号を処理し、位相フィルタをかけられたクロック信号をスレーブノードのトランシーバ２１６に提供してそのスレーブノードのトランシーバ２１６がＴｘＣＬＫクロック信号に同期された出力信号を生成できるようにする、ノードのそれぞれのモジュール２０４に回復されたネットワーククロック信号部分を提供するように構成される。

[0035]図１および２に示すように、Ｉ／Ｏインターフェース１０４は、ネットワーク３００内でデータを送信および受信するように構成された１つまたは複数のトランシーバ２１６を含み得る。第１のトランシーバ２１６（１）は、マルチプレクサ２１０（４）の出力におよび外部（たとえば、オフチップ）基準クロックに電気的に接続される。各々のその他のトランシーバ（この例でのトランシーバ２１６（２）、２１６（３））は、その他のトランシーバがマルチプレクサ２０６（４）によって出力される基準クロック信号を受信するように、第１のトランシーバ２１６（１）に通信で接続される（たとえば、デイジーチェーンでつながれる）。それにより、各トランシーバ２１６は、その選択された基準クロック信号にビット同期されたデータを生成（たとえば、直列化する）および送信するように構成される。各トランシーバ２１６はまた、データを受信するように、および、そのデータを非直列化し、ノード３０２（たとえば、ネットワークプロセッサ１００）によって処理するための受信データにビット同期されたクロックを生成するように構成される。高調波が加わった１桁のＫＨｚ域で、低周波数が、デジタル位相ロックループＤＰＬＬ（１）またはＤＰＬＬ（２）のローパスビヘイビア（たとえば、ローパス回路素子）での制限によりクロックセレクタ２０６（２）によって出力される基準クロック信号内に存在し得るジッタ雑音部分を備えることが企図される。ＳＹＮＣＥＡＰＬＬ２１０（２）は、ＡＰＬＬのローパス転送機能性（たとえば、ローパス回路素子）により基準クロック信号の中間からより高い周波数ジッタ雑音部分（たとえば、第２の周波数特性を有するジッタ雑音部分）を少なくともかなり減衰させるように構成される。このジッタフィルタリングは、各々のＳｅｒＤｅｓトランシーバの単一のＭＨｚのローパス遮断周波数が原因で、必須である。したがって、本開示によれば、ＳｅｒＤｅｓトランシーバは、同期イーサネットのクロックインターフェース要件に準拠するために、先にワンダ／ジッタフィルタが基準信号（すなわち、基準クロック）のジッタおよびワンダ周波数構成要素を減衰させる。それにより、トランシーバ２１６は、ワンダ雑音部分およびジッタ雑音部分を少なくともかなり減衰させる基準クロック信号に同期された（すなわち、対応する）データを直列化する（すなわち、直列化されたデータを表す信号を生成する）ように構成される。

[0036]図示するように、各除算回路２１２（１）、２１２（２）、２１２（３）の出力は、マルチプレクサ２０６（５）の入力に接続される。マルチプレクサ２０６（５）はまた、アナログ位相ロックループ２１４から信号を受信するように、およびマルチプレクサ２０６（１）によって出力される信号を受信するように、構成される。マルチプレクサ２０６（６）は、除算回路２１２（４）およびマルチプレクサ２０６（７）から入力を受信する。各マルチプレクサ２０６（５）、２０６（６）は、それぞれのバッファ２１７（１）、２１７（２）を手段としてバッファリングされるそれぞれの同期された基準クロック信号（たとえば、ＳＹＮＣＥ＿ＣＬＫ０、ＳＹＮＣＥ＿ＣＬＫＩ）を出力するように構成される。これらの同期された基準クロック信号は、他のデバイスにオフチップクロック基準を提供するために使用することができる、または、さらなるジッタフィルタリングのために使用され、各トランシーバのＴｘＣＬＫ基準としてＲＥＦＣＬＫ＿Ｂ入力に送信され得る。アナログ位相ロックループ２１４は、モジュール２０４の外部でもよく、マルチプレクサ出力２０６（２）で中間クロックを生成するためのネットワーク資源クロック・プロセッサ・モジュールのサンプルクロックとして使用されることになるデジタル位相ロックループ２０６（１）、２０６（２）に信号を提供するように構成される。

[0037]アナログ位相ロックループデバイス２０９はモジュール２０４と統合する（たとえば、モジュール２０４のシステムオンチップ構成要素として）ことができ、あるいは、アナログ位相ロックループデバイス２０９は、モジュール２０４とインターフェースするように構成された外部構成要素でもよいことが、企図される。ネットワークプロセッサ１００は、同期イーサネットの要件に従って各それぞれのマルチプレクサ２０６（１）から２０６（６）に所望の選択信号を提供するように構成される。本開示の１つまたは複数の実施形態で、μＰコア１０６のうちの１つまたは複数が、各それぞれのマルチプレクサ２０６（１）から２０６（６）に通信で結合され、それぞれのマルチプレクサに選択信号を提供してそのマルチプレクサにその選択信号に基づく信号を出力させるように構成される。

[0038]本主題は、構造的特徴および／またはプロセス動作に特有の言語で説明されるが、添付の特許請求の範囲で定義される主題は、前述の特定の特徴または動作に必ずしも限定されないことを理解されたい。そうではなくて、前述の特定の特徴および動作は、本特許請求の範囲を実装する例示的形として開示される。

１００ネットワークプロセッサ
１０２Ｉ／Ｏ通信リンク
１０４Ｉ／Ｏインターフェース
１０５ＰＨＹ
１０６マイクロプロセッサコア
１０８ハードウェアアクセラレータ
１１０スイッチ
１１２オンチップ共有メモリ
１１４外部メモリインターフェース
１１６外部メモリ
１１８通信バスリング
１２０システムメモリ
２０４ネットワーク基準クロック・プロセッサ・モジュール
２０６マルチプレクサ
２０８デジタル位相ロックループ
２０９アナログ位相ロックループデバイス
２１０アナログ位相ロックループ
２１２除算回路
２１４アナログ位相ロックループ
２１６トランシーバ
３００ネットワーク
３０２（１）マスタノード
３０２（２）スレーブノード
３０４双方向リンク
３０５イーサネット物理層

Claims

少なくとも１つの基準信号からワンダ雑音部分を少なくとも実質的に減衰させるように構成された、デジタル位相ロックループと、
前記デジタル位相ロックループに通信で結合され、前記デジタル位相ロックループから前記少なくとも１つの基準信号を受信するように構成され、前記少なくとも１つの基準信号から第１の雑音部分を減衰させるように構成された、１つまたは複数のアナログ位相ロックループと
を備え、前記１つまたは複数のアナログ位相ロックループが、前記アナログ位相ロックループに通信で結合されたトランシーバに前記少なくとも１つの基準信号を提供するように構成され、少なくとも１つの基準信号が、前記トランシーバによって送信されるデータの伝送を同期させるために使用される、ネットワーク基準クロック・プロセッサ・モジュール。
前記１つまたは複数のアナログ位相ロックループが、前記デジタル位相ロックループに結合され、少なくとも１つまたは複数の基準信号を提供して、追跡可能なタイミング基準を必要とする他のネットワークプロセッサ機能をサポートするように構成された、請求項１に記載のネットワーク基準クロック・プロセッサ・モジュール。
前記デジタル位相ロックループに通信で接続された入力マルチプレクサをさらに備え、前記入力マルチプレクサが、複数の基準信号を受信し、前記デジタル位相ロックループに前記少なくとも１つの基準信号を選択的に出力するように構成された、請求項１に記載のネットワーク基準クロック・プロセッサ・モジュール。
前記複数の基準信号が、少なくともローカル基準クロック信号または回復されたクロック信号を備える、請求項３に記載のネットワーク基準クロック・プロセッサ・モジュール。
前記トランシーバが、同期イーサネット環境内で前記同期されたデータを送信するように構成された、請求項１に記載のネットワーク基準クロック・プロセッサ・モジュール。
前記トランシーバが、前記少なくとも１つの基準信号に基づいて前記データを同期させるように構成された、請求項１に記載のネットワーク基準クロック・プロセッサ・モジュール。
ネットワーク基準クロック・プロセッサ・モジュールであって、
少なくとも１つの基準信号からワンダ雑音部分を少なくとも実質的に減衰させるように構成された、デジタル位相ロックループ、および、
前記デジタル位相ロックループに通信で結合され、前記デジタル位相ロックループから前記少なくとも１つの基準信号を受信するように構成され、前記少なくとも１つの基準信号から第１の周波数特性を有するジッタ雑音部分を減衰させるように構成された、１つまたは複数のアナログ位相ロックループ
を含む、ネットワーク基準クロック・プロセッサ・モジュールと、
前記アナログ位相ロックループに通信で結合され、前記少なくとも１つの基準信号から第２の周波数特性を有するジッタ雑音部分を減衰させるように構成され、前記少なくとも１つの基準信号を使用して１つまたは複数のデータ信号を同期させるように構成された、トランシーバと
を備える、プロセッサ。
１つまたは複数のアナログＰＬＬが、前記デジタル位相ロックループに結合され、追跡可能なタイミング基準を必要とする他のネットワークプロセッサ機能をサポートするために少なくとも１つまたは複数の基準信号を提供するように構成された、請求項７に記載のネットワーク基準クロック・プロセッサ・モジュール。
前記デジタル位相ロックループに通信で接続された入力マルチプレクサであって、複数の基準信号を受信し、前記デジタル位相ロックループに前記少なくとも１つの基準信号を選択的に出力するように構成された入力マルチプレクサをさらに備える、請求項７に記載のプロセッサ。
前記複数の基準信号が、少なくともローカル基準クロック信号または回復されたクロック信号を備える、請求項９に記載のプロセッサ。
前記入力マルチプレクサに通信で接続された１つまたは複数のマイクロプロセッサコアであって、選択信号を前記入力マルチプレクサに送信して前記マルチプレクサに前記選択信号に応答して前記少なくとも１つの基準信号を出力させるように構成された前記１つまたは複数のマイクロプロセッサコアをさらに備える、請求項９に記載のプロセッサ。
前記トランシーバが、同期イーサネット環境でビット同期された前記直列化されたデータを送信するように構成された、請求項７に記載のプロセッサ。
前記トランシーバが、１つまたは複数のデータ信号から前記少なくとも１つの基準信号を回復するように構成された、請求項７に記載のプロセッサ。
１つまたは複数のデータ信号を送信するように構成されたマスタネットワークノードであって、少なくとも１つの基準信号を使用してビット同期された１つまたは複数のデータ信号を直列化するように構成されたトランシーバを含む、マスタネットワークノードと、
前記マスタノードから前記１つまたは複数のデータ信号を受信するようにおよび前記１つまたは複数のデータ信号から前記少なくとも１つの基準信号を回復するように構成された、スレーブネットワークノードであって、
前記少なくとも１つの基準信号からワンダ雑音部分を少なくとも実質的に減衰させるように構成された、デジタル位相ロックループ、
前記デジタル位相ロックループに通信で結合され、前記デジタル位相ロックループから前記少なくとも１つの基準信号を受信するように構成され、前記少なくとも１つの基準信号から第１の周波数特性を有するジッタ雑音部分を減衰させるように構成された、１つまたは複数のアナログ位相ロックループ、および、
前記アナログ位相ロックループに通信で結合され、前記少なくとも１つの基準信号から第２の周波数特性を有するジッタ雑音部分を減衰させるように構成されたトランシーバであって、送信機が前記少なくとも１つの基準信号を使用してビット同期された１つまたは複数のデータ信号を直列化するように構成された、トランシーバ
を備えるネットワーク基準クロック・プロセッサ・モジュールを含む、スレーブネットワークノードと
を備える、システム。
１つまたは複数のアナログＰＬＬが、前記デジタル位相ロックループに結合され、少なくとも１つまたは複数の基準信号を提供して、追跡可能なタイミング基準を必要とする他のネットワークプロセッサ機能をサポートするように構成された、請求項１６に記載のネットワーク基準クロック・プロセッサ・モジュール。
前記スレーブネットワークノードが、前記デジタル位相ロックループに通信で接続された入力マルチプレクサをさらに備え、前記入力マルチプレクサが、複数の基準信号を受信し、前記デジタル位相ロックループに前記少なくとも１つの基準信号を選択的に出力するように構成された、請求項１４に記載のシステム。
前記複数の基準信号が、少なくともローカル基準クロック信号または回復されたクロック信号を備える、請求項１６に記載のシステム。
前記スレーブノードが、前記入力マルチプレクサに通信で接続された１つまたは複数のマイクロプロセッサコアをさらに備え、前記１つまたは複数のマイクロプロセッサコアが、選択信号を前記入力マルチプレクサに送信して前記マルチプレクサに前記選択信号に応答して前記少なくとも１つの基準信号を出力させるように構成された、請求項１６に記載のシステム。
前記スレーブノードの前記トランシーバが、前記受信データ信号を非直列化するように構成された、請求項１４に記載のシステム。
前記スレーブネットワークノードに前記マスタネットワークノードを通信で結合させるように構成された双方向の通信リンクをさらに備える、請求項１４に記載のシステム。