KR20140111621A

KR20140111621A - 동기식 네트워크 애플리케이션 내의 전송 기준 신호 클린업

Info

Publication number: KR20140111621A
Application number: KR1020140027972A
Authority: KR
Inventors: 샤샹크 네마와카; 그레고리 이 비어스; 폴 에스 베드로시안; 마크 에이 보도그나; 홍 완
Original assignee: 엘에스아이 코포레이션
Priority date: 2013-03-11
Filing date: 2014-03-10
Publication date: 2014-09-19
Also published as: JP2014195240A; TW201436517A; EP2779490A2; US20140254735A1; CN104052561A

Abstract

적어도 실질적으로 로우 지터(low-jitter), 로우 원더(low-wander) 기준 신호를 제공하기 위한 네트워크 기준 클럭 프로세서 모듈을 포함하는 네트워크 프로세서를 기술한 것이다. 하나 이상의 실시예에서, 네트워크 기준 클럭 프로세서 모듈은 기준 신호로부터 원더 노이즈 부분을 적어도 실질적으로 감쇄시키도록 구성된 디지털 위상 고정 루프를 포함한다. 또한, 네트워크 기준 클럭 프로세서 모듈은 디지털 위상 고정 루프에 통신가능하게 결합되어 있으며, 디지털 위상 고정 루프로부터 기준 신호를 수신하도록 구성된 아날로그 위상 고정 루프를 포함한다. 아날로그 위상 고정 루프는 기준 신호로부터 제 1 주파수 특징을 갖는 지터 노이즈 부분을 감쇄시키고, 기준 신호를 아날로그 위상 고정 루프에 통신가능하게 결합된 송수신기에 제공하도록 구성된다. 송수신기는 기준 신호로부터 제 2 주파수 특징을 갖는 지터 노이즈 부분을 감쇄시키도록 구성된다.

Description

동기식 네트워크 애플리케이션 내의 전송 기준 신호 클린업{TRANSMIT REFERENCE SIGNAL CLEANUP WITHIN A SYNCHRONOUS NETWORK APPLICATION}

관련 출원의 전후 참조

본 출원은 2013년3월 11일자 출원되었으며, 그 발명의 명칭이 동기식 네트워크 애플리케이션 내의 전송 기준 신호 클린업(TRANSMIT REFERENCE SIGNAL CLEANUP WITHIN A SYNCHRONOUS NETWORK APPLICATION)인 미국 가출원 제 61/775,92호의 우선권을 주장하는 것이며, 그 전체가 본 명세서에서 참조문헌으로 인용된다.

본 발명은 네트워크 프로세서에 관한 것으로, 보다 구체적으로는 동기식 이더넷(synchronous Ethernet), IEEE1588 또는 네트워크 타임 프로토콜(NTPs)을 포함하는 하나 이상의 프로토콜을 이용하여 네트워크 동기화를 위한 클럭 지터(clock jitter)와 원더 인터페이스(wander interface) 요구 조건을 지원하는 통합 동기화 타이밍 시스템을 갖는 네트워크 프로세서에 관한 것이다.

동기식 이더넷과 같은 동기식 네트워크 시스템은 하나 이상의 프로토콜을 이용하여 네트워크 시스템의 물리 계층을 통해 기준 신호의 전송을 가능하게 한다. 기준 신호는 하나 이상의 네트워크 노드(예를 들면, 슬레이브 노드(slave node))에 대한 동기화 신호로서 이용되어, 상기 하나 이상의 네트워크 노드에 의해 전송된 신호의 동기화를 가능케 한다. 일부 예에서는, 동기화 신호는 네트워크 클럭이 된다.

네트워크 프로세서는 이더넷 직렬변환기 직병렬변환기(SerDes), 네트워크 기준 클럭 프로세서 모듈 및 출력 클럭 선택기를 포함하는 것으로 기술되어 있다. 하나 이상의 구현에 있어서, 이러한 컴포넌트는 추적 가능 네트워크 기준 타이밍 신호를 추출할 수 있고 또 선택된 입력 클럭 기준 상에서 주파수 스케일링 기능을 수행할 수 있을 뿐 아니라 네트워크 타이밍 및 로컬 타이밍 애플리케이션 모두에 이용 가능한 기준 신호를 만드는 발신 클럭 기준 상에서 원더 및 지터 노이즈 필터링을 할 수 있는 네트워크 타이밍 시스템을 생성하기 위해 함께 전기 접속되어 있다. 입력 네트워크 기준 타이밍 신호는 이더넷 물리 계층(예를 들면, 동기식 이더넷)의 비트 전환으로부터 유도된 SerDes RX 데이터 클럭을 통하거나, 네트워크 프로세서로의 네트워크 프로세서 외부 타이밍 신호 입력을 통하거나, 또는 네트워크 프로세서에 의해 복구되고 프로세싱된 패킷 기반(packet-based) 네트워크 타이밍 프로토콜(예를 들면, IEES1588-2008 또는 NTP)을 통해서 네트워크 프로세서에 제공될 수 있다. 하나 이상의 실시예에서, 네트워크 기준 클럭 프로세서 모듈은 입력 클럭 기준 선택기를 포함하여 디지털 위상 고정 루프에 적어도 하나의 기준 타이밍 신호를 제공한다. 디지털 위상 고정 루프는 적어도 하나의 기준 신호로부터 원더 노이즈 부분을 적어도 실질적으로 감쇄시키도록 구성된다. 네트워크 기준 클럭 프로세서 모듈은 또한 디지털 위상 고정 루프에 통신가능하게 결합된 아날로그 위상고정 루프에 결합되어 디지털 위상 고정루프로부터 적어도 하나의 기준 타이밍 신호를 수신하도록 구성될 수 있다. 아날로그 위상 고정 루프는 적어도 하나의 기준 타이밍 신호로부터 제 1 노이즈 부분을 감쇄시키도록 구성되며, 또한 아날로그 위상 고정 루프에 통신가능하게 결합된 SerDes 송수신기에 적어도 하나의 기준 타이밍 신호를 제공하도록 구성된다. SerDes 송수신기는 적어도 하나의 기준 타이밍 신호로부터 제 2 노이즈 부분을 감쇄시키도록 구성되고, 적어도 하나의 기준 타이밍 신호는 SerDes 송수신기에 의해 전송된 전송 데이터를 동기화하는데 이용된다. SerDes 송수신기는 또한 SerDes 송수신기에 의해 수신된 데이터의 복구를 위한 기반으로서 상기 기준 타이밍 신호를 이용할 수도 있다.

본 개요는 단순화된 형태의 선택 개념을 소개하기 위해 제공된 것으로, 하기의 발명을 실시하기 위한 구체적인 내용에서 추가로 설명된다. 본 개요는 첨부의 특허청구범위의 필수적인 특징이나 본질적인 특징을 식별할 의도로 제공된 것이 아니며, 또한 첨부의 특허청구범위의 범주를 판단하는데 보조 수단으로서 사용되는 것을 의도한 것이 아니다.

본 발명을 실시하기 위한 구체적인 내용을 첨부 도면을 기준하여 설명한다. 본 명세서와 도면에서 서로 다른 사례에 동일한 도면 부호를 사용하는 것은 유사하거나 동일한 항목임을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 네트워크 프로세서의 블록도이다.
도 2는 본 발명의 일 실시예에 따라서 도 1에 도시된 바와 같은 네트워크 프로세서의 입력/출력(I/O) 인터페이스의 블록도로서, I/O 인터페이스는 기준 타이밍 신호로부터 원더 노이즈 부분과 지터 노이즈 부분을 감쇄시키도록 구성된 네트워크 기준 클럭 프로세서 모듈을 포함한다.
　도 3(a)와 도 3(b)는 본 발명의 다양한 실시예에 따라서 동기식 이더넷 시스템과 같은 동기화된 네트워크 시스템을 예시하는 블록도이다.

동기화 정보가 네트워크를 통해 각각의 노드로 이동할 때, 네트워크 동기화 타이밍 시스템은 네트워크 기준 클럭(예를 들어, UTC)의 타이밍 추적 능력의 유지를 필요로 한다. 동기식 이더넷 시스템에 있어서, 타이밍은 패킷 전송에 관계없이 지속적으로 발생하는 비트 전환을 통해 이더넷 물리 계층을 통해 전송된다. 동기식 이더넷 시스템을 위한 인터페이스 요구조건과 기능은 몇 가지 권고안에서 국제 통신 연합 통신 표준화 부문(International Telecommunication Union Telecommunication Standardization Sector(ITU-T))에 의해 표준화되어 있다. ITU-T 권고안에서 G.8262는 인터페이스와, 이더넷 기기 클럭 (EEC)을 위한 성능 및 기능 요구조건을 규정하고 있다. ITU-T 권고안에서 G.8264는 동기화 상태 메시징과, 동기식 기기 타이밍 소스(SETS) 기능을 지원하는 능력을 포함하는 동기식 이더넷 시스템의 다른 기능적 양태를 규정하고 있다. 마지막으로, ITU-T 권고안에서 G.8261은 동기식 이더넷에 의해 지원된 네트워크 타이밍 애플리케이션과 기능을 규정하고 있다.

네트워크 타이밍 시스템은 전형적으로 특정 애플리케이션에 의해 요구된 노드 프로세싱 기능을 지원한다. 예를 들어, 무선 기지국 애플리케이션은 무선 기기를 통해 데이터를 전송하는데 이용된 무선 주파수(RF) 캐리어 신호를 유도하는 이더넷 기반 네트워크 타이밍 시스템을 필요로 한다. 이러한 애플리케이션을 위해서, 네트워크 프로세서는 네트워크 타이밍에 대한 지원을 포함하는 이더넷 인터페이스에서 모든 데이터 프로세싱 기능을 처리하는데 사용된다. 동기식 이더넷 네트워크 타이밍 시스템을 지원하기 위하여, 네트워크 프로세서는 수신 및 송신 이더넷 플로(flow) 간의 타이밍 추적 능력을 유지하고, 이더넷 기기 클럭(EEC)을 이용하여 지터 및 원더 필터링 기능을 수행하여 이더넷 인터페이스 요구조건을 만족시킨다. 클럭 복구 네트워크에 부가하여, 네트워크 프로세서는 또한 복구된 동기식 이더넷 타이밍 기준의 상태나 품질을 반영하는 업스트림 노드로부터 이더넷 동기화 상태 메시징 채널(ESMC)을 통해 패킷을 수신하고 프로세싱 한다. 이러한 정보를 기반으로, 네트워크 프로세서는 복구된 네트워크 타이밍 기준이 본 용도에 적합한지 결정할 수 있다. 필요에 따라서는, 네트워크 추적 능력이 손실되는 경우에 출력 클럭을 유지하기 위하여 EEC로의 입력이나 또는 EEC의 동작 모드가 백업 동작 모드(예를 들면, 동작의 잔류 또는 프리 런 모드)로 변경될 수 있기 때문에 보다 양호한 기준이 선택될 수도 있다. 마지막으로, 네트워크 프로세스는 EEC의 동작 모드 또는 선택된 입력 기준의 품질을 반영하는 ESMC 상에서 발신 패킷을 생성시켜야 한다.

복수의 네트워크 타이밍 프로토콜을 노드에서 지원해야 하는 경우가 있다. 예를 들어, IEEE 1588 또는 NTP와 같은 패킷 기반 타이밍 프로토콜은 마스터 노드와 슬레이브 노드 사이의 패킷 네트워크를 통해 주파수를 전송하는데 이용될 수 있다. 일례로, IEEE 1500-2008 표준은 마스터 클럭 노드가 일련의 타임 스탬프 베어링 패킷(time-stamp bearing packets)을 슬레이브 클럭 노드로 보낼 수 있고, 또 슬레이브 클럭 노드는 추적 가능 타이밍 신호를 복구할 수 있는 네트워크 타이밍 시스템을 규정하고 있다. 만약 IEEE 1588 네트워크 타이밍 시스템이 무선 기지국 타이밍 애플리케이션을 지원하는데 사용된다면, ITU-T G.8265.1은 IEEE 1588 시스템에 대한 변수, 디폴트 값 및 성능 사양을 규정하는 프로파일을 지정한다. 이 경우에, 슬레이브 노드는 이더넷 포트에서 IEEE 1588 패킷을 수신하고, 상기 패킷을 프로세싱하며, 마스터 클럭으로 추적 가능한 네트워크 타이밍 신호를 유도한 다음, 상기 타이밍 신호를 로컬 애플리케이션으로 출력한다. 복수의 네트워크 타이밍 프로토콜이 네트워크 프로세서에 의해 지원되어야 하는 경우에, IEEE 1588 슬레이브 클럭에 의해 복구된 네트워크 타이밍 신호는 동일한 네트워크 프로세서 상에서 EEC 기능에 대한 입력으로서 사용될 수 있고, 또 모든 발신 이더넷 포트 상에서 동기식 이더넷 네트워크 타이밍 프로토콜을 지원하기 위해 사용될 수 있다. 이러한 애플리케이션의 경우, 네트워크 프로세서는 IEEE 1588 프로토콜과 IEEE 1588 슬레이브 클럭 기능(해당 업계 프로파일에 의해 지정된 대로)뿐만 아니라 전술한 EEC 기능을 지원해야 한다.

마찬가지로, 동기식 이더넷 EEC 기능에 의해 복구된 네트워크 타이밍 기준이 입력으로서 사용될 수 있는 경우에, 네트워크 프로세서는 또한 모든 발신 이더넷 포트 상에서 IEEE 1588 프로토콜을 지원하기 위하여 동일한 네트워크 프로세서 상에서 IEEE 1588 마스터 클럭 기능을 지원할 수도 있다. 이러한 애플리케이션의 경우, 네트워크 프로세서는 IEEE 1588 프로토콜과 IEEE 1588 슬레이브 클럭 기능(해당 업계 프로파일에 의해 지정된 대로)뿐만 아니라 전술한 EEC 기능을 지원해야 한다.

도 1은 본 발명에 따라서 시스템-온-칩(SoC)으로서 구현된 네트워크 프로세서(100)의 블록도이다. 네트워크 프로세서(100)는 데이터 패킷을 프로세싱하고, 프로토콜 변환을 수행하며, 데이터 패킷을 암호화하고 해독하는 등에 이용하도록 구성되어 있다. 도 1에 도시된 바와 같이, 네트워크 프로세서(100)는 일괄하여 입력-출력(I/O) 인터페이스로서 도시된 하나 이상의 I/O 인터페이스(104), 마이크로 프로세서(μP) 코어(106(1) 내지 106(M)), 하드웨어 가속기(108(1) 내지 108(N)) 및 온-칩 공유 (on-chip shared) 메모리(112)를 포함한다. 본 명세서에서 사용되는 바와 같이, M 및 N은 하나 이상의 정수다. 또한 네트워크 프로세서(100)는 외부 메모리(116)와 통신하는 외부 메모리 인터페이스(114)를 포함한다. 외부 메모리(116)는 전형적으로 동적 랜덤 액세스 메모리(DRAM)로서 구현되며, 예를 들어 이중 데이터 속도 3(DDR-3) DRAM이 데이터의 오프-칩 저장에 이용 될 수 있다. 도 1에 도시된 바와 같은 일부 실시예에서, 마이크로 프로세서(μP) 코어(106(1) 내지 106(M))와 하드웨어 가속기(108(1) 내지 108(N))는 스위치(110)를 통해 공유 메모리(112)에 통신가능하게 접속되어 있다. 특정 실시예에서, 스위치(110)는 비 차단 크로스바 스위치(non-blocking crossbar switch)를 포함한다.

I/O인터페이스(104)는 전형적으로 네트워크 프로세서(100)를 PHY(105)와 I/O 통신 링크(102)에 접속시키는 하드웨어로서 구현된다. I/O 통신 링크(102)의 물리 계층 타이밍 특성을 유지하기 위해 PHY(105)는 별도의 RX 및 TX 타이밍 도메인을 유지한다. I/O 통신 링크(102)는 네트워크 프로세서(100)와 인터페이스를 유지하는 컴퓨터 시스템 또는 네트워킹 디바이스와 같은 하나 이상의 외부 디바이스와 통신하도록 구비될 수 있다. I/O 통신 링크(102)는 주문 설계된 통신 링크로 될 수도 있거나, 또는 표준 통신 프로토콜을 준수하도록 될 수 있는데, 상기 표준 통신 프로토콜의 예로는 소형 컴퓨터 시스템 인터페이스(Small Computer System Interface("SCSI") 프로토콜 버스, 직렬 부착(Serial Attached) SCSI("SAS") 프로토콜 버스, 직렬 선진 기술 첨부(Serial Advanced Technology Attachment("SATA") 프로토콜 버스, 범용 직렬 버스(Universal Serial Bus("USB"), 이더넷 링크, IEEE 802.11 링크, IEEE 802.15 링크, IEEE 802.16 링크, 주변장치 컴포넌트 상호연결 익스프레스(Peripheral Component Interconnect Express("PCI-E") 링크, 시리얼 래피드(Serial Rapid) I/O("SRIO") 링크, 또는 임의의 다른 적합한 인터페이스 링크를 들 수 있다. 수신된 데이터 패킷은 스위치(110)를 통해 I/O 인터페이스(104) 및 공유 메모리(112) 사이의 전송에 의해 공유 메모리(112)에 있는 버퍼에 배치될 수 있다.

본 발명의 실시예에서, 공유 메모리(112)는 할당 및/또는 세분 될 수 있는 캐시(cache)로서 동작하는 메모리를 포함한다. 예를 들어, 공유 메모리(112)는 각종 μP 코어(106)와 하드웨어 가속기(108)에 동적으로 할당된 하나 이상의 서브-캐시를 포함 할 수 있다. 외부 메모리 인터페이스(114)는 공유 메모리(112)를 도시된 외부 메모리(116)와 같은 하나 이상의 외부 메모리에 결합하여 각종 μP 코어(106)와 하드웨어 가속기(108)에 의해 현재 사용되지 않는 오프-칩 저장 데이터를 공유 메모리(112)의 여유공간에 제공하게 된다. 도 1에서 점선(120)으로 나타낸 바와 같이, 공유 메모리(112)와 외부 메모리(116)는 시스템 메모리(120)로 지칭된다. 일반적으로, 시스템 메모리(120)는 각종 가속기(108)가 데이터가 공유 메모리(112) 또는 외부 메모리(116)에 저장되어 있는지를 요청할 수 있도록 단일 주소 공간으로 어드레스 된다.

하드웨어 가속기(108)는 예를 들어 소스 코어로부터 수신지 코어로 데이터 메시지 또는 명령어(예로서, "태스크")를 통과시키는 하나 이상의 통신 버스 링(118)에 의해 서로 통신하도록 구성된다. 상기 태스크는 네트워크 프로세서(100)가 고정된 파이프 라인 또는 비 파이프 라인 아키텍쳐를 가진 것보다 더 효율적으로 다양한 데이터 및 제어 메시지를 프로세싱하도록 허용한다. 하기에서 더 상세히 논의된 바와 같이, 태스크 프로세싱의 순서는 i) 패킷의 유형과 ii) 특정 패킷(또는 패킷 그룹) 상의 각종 코어, 제어 메시지 또는 기타 데이터에 의해 수행된 프로세싱의 유형에 따른다. 이것은 미국 캘리포니아주의 Milpitas에 소재한 LSI Corporation의 상표 "가상 파이프 라인 ™"(Virtual Pipeline™)으로 언급된다. 본 발명의 실시예에서, 복수의 가상 파이프 라인 각각은 태스크를 수신하고, 태스크를 실행하며, 그리고 태스크에 대응하는 가상 파이프 라인의 식별에 따라서 후속 태스크를 다른(또는 동일한) 프로세싱 모듈로 할당하는 네트워크 프로세서(100)의 프로세싱 모듈 각각에 의해 동작한다. 본 명세서에 설명된 바와 같이, 태스크는 특정 기능을 수행하기 위한 수신지 코어에 대한 명령어이다.

네트워크 프로세서(100)는 통신 링크를 통해 하나 이상의 소스 디바이스로부터 데이터 패킷을 수신하고, 수신된 데이터 패킷 상에서 프로세싱 동작을 수행하며, 데이터 패킷을 하나 이상의 수신지 디바이스로 전송하도록 구성된다. 도 1에 도시된 바와 같이, 하나 이상의 데이터 패킷은 I/O 통신 링크(102)를 통해 전송 디바이스로부터 네트워크 프로세서(100)로 전송된다. 하나 이상의 구현에 있어서, 통신 링크(102)는 이더넷 물리 계층(PHY)(105))에 의하여 I/O 인터페이스(104)와 인터페이스 한다. I/O 인터페이스(104)는 수신된 데이터 패킷을 직병렬 변환/직렬 변환하고, 수신된 데이터 패킷을 스위치(110)를 통해 공유 메모리(112)의 버퍼에 제공하도록 구성된다. 네트워크 프로세서(100)는 하나 이상의 능동 데이터 스트림과 동시에 I/O 통신 링크(102)로부터 데이터 패킷을 수신하도록 구성된다.

I/O 인터페이스(104)는 다양한 유형의 I/O 인터페이스 기능을 제공하며, 본 명세서에서 설명한 하나 이상의 실시예에서는 네트워크 프로세서(100)를 하나 이상의 외부 디바이스에 접속시키는 명령 구동형 하드웨어 가속기이다. 수신된 데이터 패킷은 공유 메모리(112)에 저장될 수 있으며, 그 다음에 하나 이상의 태스크가 생성하게 된다. 전송된 패킷은 하나 이상의 태스크에 대해 공유 메모리(112)에서 데이터로부터 생성되며, 네트워크 프로세서(100)로부터 전송될 수 있다. 본 발명의 일 실시예에서, I/O 인터페이스는 입력 데이터의 무결성 검사를 제공하도록 구성된 이더넷 I/O 인터페이스를 포함한다. I/O 인터페이스는 또한 타이밍 오버 패킷(예를 들어, IEEE 1588의 표준 권고안에서 지정)과 같은 기능을 구현하는데 사용될 수 있는 수신 및 전송된 패킷에 대해 타임 스탬프 데이터를 제공할 수 있다. 본 발명의 다른 실시예에서, I/O 인터페이스(104)는 전용 입력(수신) 또는 전용 출력(전송) 인터페이스로서 구현된다. 본 발명의 하나 이상의 실시예에서, 이더넷 I/O 인터페이스는 하나 이상의 엔진을 포함할 수 있다.

네트워크 프로세서(100)의 각종 μP 코어(106)와 하드웨어 가속기(108)는 프로세서 또는 가속기 중 하나 이상의 유형을 다수 포함한다. 예를 들어, 각종 μP 코어(106)는 펜티엄® 또는 파워 PC® 프로세서, 또는 다른 종류의 프로세서의 조합으로서 구현될 수 있다(펜티엄®은 Intel Corporation의 등록 상표이며, 파워 PC®는 IBM의 등록 상표이다). 각종 하드웨어 가속기(108)는 하나 이상의 특정 기능 모듈을 포함할 수 있는데, 이러한 모듈의 예로는 모듈형 패킷 프로세서(Modular Packet Processor, MPP), 패킷 어셈블리 블록(Packet Assembly Block, PAB), 모듈형 트래픽 메니저(Modular Traffic Manager, MTM), 메모리 관리 블록(Memory Management Block, MMB), 스트림 에디터(Stream Editor, SED), 보안 프로토콜 프로세서(Security Protocol Processor, SPP), 레귤러 익스프레션(Regular Expression, RegEx) 엔진, 또는 기타 특정 목적의 모듈이 있다.

MTM은 패킷 스케줄링 및 6 단계까지의 스케줄링 계층을 제공하는 소프트웨어 구동형 가속기이다. MTM은 수백만 개의 큐(queue)와 스케줄러(원하는 경우, 플로 큐별로 가능)를 지원할 수 있다. MTM은 모든 큐와 스케줄러를 위해 스무드 디피시트 가중 라운드 로빈(smooth deficit weighed round robin, SDWRR) 방식으로 쉐이핑과 스케줄링을 지원할 수도 있다. 또한, 멀티캐스팅 지원도 해줄 수 있다. 패킷의 각 사본은 독립적으로 스케줄링 되고, 하나 이상의 가상 파이프라인 아래를 횡단하여 멀티캐스트가 독립적인 인캡슐레이션 또는 기타 다른 프로세싱으로 가능하게 해준다. MTM은 또한 스케줄링 결정의 세밀한 제어에 사용할 수 있는 특수 목적의 프로세서를 포함할 수 있다. MTM은 폐기 결정뿐만 아니라, 스케줄링 및 쉐이핑 결정을 하는데 사용될 수 있다.

SED는 패킷의 편집을 허용해주는 소프트웨어 구동형 가속기이다. SED는 패킷 헤더를 추가하고 수정할 뿐 아니라 데이터를 단편화 또는 분할 (예를 들어, IP 단편화)할 수도 있는 패킷 편집 기능을 수행한다. SED는 패킷 데이터뿐 아니라 태스크 및 플로 상태별로 지정된 태스크로부터의 변수를 수신한다. SED의 출력은 발신 패킷 데이터로 될 수 있으며, 또한 태스크 변수를 업데이트 할 수 있다. RegEx 엔진은 상태 기반 크로스 패킷의 패턴 매칭을 위한 패킷 정보 검색 엔진이다. RegEx 엔진은 다중 스레드된(multi-threaded) 가속기이다.

SPP는 암호화/복호화 기능을 제공하며, 프로토콜 변화를 처리할 수 있는 유연성을 바람직하게 가지며 또한 보안 프로토콜을 펌웨어 업그레이드로 추가할 수 있는 능력으로 표준을 바람직하게 변경하는 명령 구동형 하드웨어 가속기이다. 암호화 및 무결성(해시) 기능은 하드웨어에서 구현될 수 있다. 하기에 더 상세히 설명되어 있는 바와 같이, SPP는 스레드 전체의 로드 밸런싱(load balancing)을 위해 채택되는 다중 순서화 태스크 큐 메커니즘을 갖고 있다.

PAB는 보류 버퍼에 패킷 어셈블리를 제공하는 명령 구동형 하드웨어 가속기로서 능력을 전송, 재전송 및 삭제한다. PAB에 들어오는 입력 태스크는 어떠한 어셈블리 버퍼의 어떠한 곳으로부터의 데이터를 삽입/추출하기 위해 지정할 수 있다. 갭은 어떠한 버퍼에서 지원된다. 삽입하고 추출하는 위치는 비트 레벨로 지정될 수 있다. 대표적인 종래의 패킷 리어셈블리 기능은 예를 들어 IP 단편화 제거로 지원될 수 있다. 또한, PAB는 TCP의 문서 표기화(origination), 종료 및 정규화와 같은 기능에 대해 분담(offload)을 제공하는 슬라이딩 윈도우 프로토콜 전송/재전송 버퍼링 및 범용 보류 버퍼를 지원하도록 구성될 수 있다.

MPP는 트리 기반 최장 접두(tree based longest prefix) 및 액세스 제어 목록 분류를 제공하는 복수의 스레드된 특수 목적 프로세서이다. 또한, MPP는 해시 테이블의 추가, 삭제 및 충돌의 전체 하드웨어 관리를 지닌 하드웨어 해시 기반 분류 능력을 가지고 있다. 각각의 해시 엔트리에 선택적으로 연관되어 있는 것은 접속 타임아웃 및 재전송 타이밍 등과 같은 태스크를 위해 소프트웨어 제어 하에서 이용될 수 있는 타이머다. MPP는 해시 테이블과 타이머 기능과 결합될 때, 상태 기반 프로토콜 프로세싱에 대한 지원을 제공하는 통계 및 상태 관리 엔진을 포함하고 있다. MPP는 수백만 개의 플로를 지원하도록 구성된다. MPP 아키텍처는 메모리 레지스터 파일 대신에 메모리에 스레드 상태별 모두를 저장할 수 있다.

MMB는 공유 메모리(112)에서 메모리 리소스를 할당하고 해제한다. 공유 메모리(112)는 FIFO 저장, 패킷 데이터 저장, 해시 테이블 충돌 처리, 타이머 이벤트 관리 및 트래픽 관리 큐와 같은 애플리케이션을 위해 할당된다. MMB는 공유 메모리(112) 내에서 각 메모리 블록에 대한 기준 계수(reference count)를 제공한다. 복수의 기준 계수는 멀티 캐스트 트래픽(복수의 수신지로 보내지는 데이터) 또는 재전송과 같은 정보가 더욱 효율적으로 저장될 수 있게 해준다. 복수의 기준 계수는 데이터가 필요할 때마다 데이터를 복사할 필요성을 감소시킨다. 최근에 출시된 메모리 블록이 캐시 스래딩 및 캐시 트랙킹 오버 헤드를 줄이는 특정 태스크를 위해 할당되는 바람직한 넥스트 블록(next block)이므로, MMB는 스택 기반 접근 방식을 사용하여 메모리 할당을 바람직하게 트랙킹 한다. 공유 메모리(112)에서 블록은 데이터를 저장하기 위해 MMB에 의해 동적으로 할당될 수 있는데, 블록은 다양한 소정의 크기로 이용 가능하다. 예를 들면, 블록은 전형적으로 그 크기가 256 바이트, 2048 바이트, 16384 바이트 및 65536 바이트 중의 하나일 수 있다.

도 2는 본 발명의 실시예에 따른 I/O 인터페이스(104)의 블록도를 예시한 것이다. 도시된 바와 같이, I/O 인터페이스(104)는 I/O 통신 링크(102)와 인터페이스 되도록 구성되어 있다. 본 발명의 하나 이상의 실시예에서, 네트워크 프로세서(100)는 동기식 이더넷 네트워크와 같은 네트워크 동기화 애플리케이션을 지원하기 위한 네트워크 프로세싱 기능을 제공하도록 구성된다. 이에 따라서, I/O 인터페이스(104)는 추적 가능한 네트워크 기준을 복구시키고, 또 도 3(a)와 도 3(b)에 도시된 동기식 네트워크(300)와 같은 동기식 네트워크 내에 기준 클럭 신호를 제공하도록 구성된 네트워크 기준 클럭 프로세서 모듈(204)(예를 들어, 디바이스)을 포함하게 된다.

동기화 된 네트워크(300)(예를 들어, 동기식 이더넷(SyncE) 네트워크)는 하나 이상의 노드(302)(즉, 노드(302(1), 노드(302(2) 및 노드(302(3) 등)를 포함한다. 노드(302)는 스위치, 라우터(router), 또는 본 발명에 따른 네트워크 기능을 네트워크 동기화 애플리케이션(예를 들어, 네트워크(300))에 제공할 수 있는 기타 유형의 네트워킹 노드를 포함할 수 있다. 네트워크(300) 내의 적어도 하나의 노드(302)는 마스터 노드(302(1))를 포함하고, 그 나머지 노드(302)는 슬레이브 노드(예를 들어, 노드(302(2) 및 노드(302(3))를 포함하는 것으로 고려하고 있다. 마스터 노드는 외부 타이밍 동작 모드에서 동작하도록 EEC를 구성한다. 외부 타이밍 소스는 UTC 추적 가능 소스 클럭과 같은 외부 기준 소스에 추적 가능하게 될 수 있다. 각각의 마스터 노드는 도 3(a)와 도 3(b)에 각각 도시되어 있는 바와 같이, 동기식 이더넷을 지원할 수 있는 적어도 하나 이상의 송수신기를 필요로 한다. 슬레이브 노드는 동작의 라인 타이밍 모드에서 동작하도록 EEC를 구성한다. 슬레이브 노드는 동기식 이더넷을 지원할 수 있는 적어도 하나 이상의 송수신기를 필요로 할 수도 있다. 이러한 구성에서, 마스터 노드(302(1))는 이더넷 기기를 통해 추적 가능한 동기화를 네트워크(300) 내의 하나 이상의 슬레이브 노드에 분배한다. 도시된 바와 같이, 각각의 노드(302)는 네트워크 프로세서(100)를 포함하고, 또 각각의 노드(302)는 통신 링크(102)에 의해 인접 노드(302)에 통신가능하게 접속된다. 본 발명의 일 실시예에서, 통신 링크(102)는 양방향 링크(304)를 포함한다. 예를 들면, 양방향 링크(304)는 마스터 노드(302(1))의 송수신기(216)(예를 들어, 도 2에 도시된 송수신기(216))로부터 전송된 데이터를 슬레이브 노드(302(2) 및 302(3))의 송수신기(216)로 공급하기 위한 제 1 링크(304(1)) (이더넷 물리 계층(305)에 의해 인터페이스 됨)와, 슬레이브 노드(302(2) 및 302(3))의 송수신기(216)로부터 전송된 데이터를 마스트 노드(302(1))의 송수신기(216)로 공급하기 위한 제 2 링크(304B)를 포함할 수 있다. 송수신기(216)는 노드(302)내에 송신기 및 수신기 기능을 제공하도록 의도된다. 슬레이브 노드는 마스터 노드 내에서 연관된(예를 들어, 생성되거나 제공된) 기준 신호를 동기화하도록 구성된다. 슬레이브 노드는 또한 마스터 노드에서 기준 신호와 관련하여(예를 들어, 기준 신호에 따라서) 데이터를 네트워크(300) 내로 전송하도록 구성된다. 본 발명의 하나 이상의 실시예에서, 기준 신호는 외부 기준 클럭(예를 들어, 각 노드(302) 외부의 기준 클럭)과 같은 기준 클럭 신호를 포함한다. 이에 따라서, 슬레이브의 송수신기(216)는 마스터 노드의 송수신기(216)의 기준 클럭 신호에 대응한 데이터를 전송하도록 구성된다.

각 노드(302)의 해당 송수신기(216)는 직렬 변환기/직병렬 변환기(SerDes) 기능(즉, 직렬 데이터와 각 방향에서 인터페이스 하는 병렬 데이터 사이의 변환 데이터)을 네트워크(300) 내의 노드(302)에 제공하도록 구성된다. 본 발명의 하나 이상의 실시예에서, 각각의 해당 노드(302)의 송수신기(216)는 병렬 데이터를 직렬 데이터로 변환하고, 직렬화된 데이터를 통신 링크(102)(예를 들어, 링크(304))를 통해 전송하도록 구성되며, 그리고 각각의 해당 노드(302)의 송수신기(216)는 수신된 직렬 데이터를 병렬 데이터로 변환하여 해당 네트워크 프로세서(100)에 의해 프로세싱 되도록 구성된다. 송수신기(216)는 전송을 위해 데이터를 직렬화할 때, 발신 비트 전환을 동기화하기 위해 로컬(예를 들어, 외부) 기준 클럭 신호(예를 들어, 전송되는 노드(302) 내에서 생성된 클럭 신호)를 이용하도록 구성되고, 그리고 송수신기(216)는 다른 로컬(예를 들어, 내부) 기준 클럭 신호(예를 들어, 수신되는 노드(302) 내에서 생성된 수신 비트 전환으로 동기되는 클럭 신호) 상에서 수신된 데이터를 직병렬 변환시키도록 구성된다. 송수신기(216)는 직렬 변환된 데이터를 나타내는 신호를 생성하여 인접 노드(302)로 전송하도록 구성된다. 일부 실시예에서, 송수신기(216)는 데이터 부분과 기준 클럭 부분을 포함하는 하나 이상의 신호를 직렬 변환하고 전송하도록 구성되고, 그리고 송수신기(216)는 해당 노드(302)에 의해 추가 프로세싱하기 위해 데이터 부분과 기준 클럭 부분을 추출하기 위하여 신호를 직병렬 변환시키도록 구성된다.

도 2를 참조하면, 네트워크 기준 클럭 프로세서 모듈(204)은 기준 클럭 신호와 같은 기준 신호로부터 원더 노이즈 부분과 지터 노이즈 부분을 감쇄시키도록 구성된다. 환언하면, 모듈(204)은 동기식 이더넷 인터페이스 요구 조건(즉, 네트워크(300))에 의해 요구되는 바와 같은 타이밍 요구 조건을 유지시키도록 구성된다. 본 명세서에 보다 상세히 설명되어 있는 바와 같이, 모듈(204)은 각각의 노드(302) 내에 동기화된 클럭 신호를 제공(예를 들어, 작성, 생성, 수정)하도록 구성된다. 모듈(204)은 복수의 입력 신호와 하나의 선택 신호를 수신하도록 각각 구성된 복수의 멀티플렉서(206(1), 206(2), 206(3), 206(4), 206(5), 206(6) 및 206(7))를 포함한다. 멀티플렉서(206(1), 206(2), 206(3), 206(4), 206(5), 206(6) 및 206(7))는 선택된 신호를 기반으로 입력 신호의 하나를 출력하도록 구성된다.

노드(302)가 링크(304(1))를 통해 직렬 변환된 데이터(예를 들어, 신호)를 전송하는 경우, 전송 노드(302)의 모듈(204)은 각각의 송수신기(216)에 대한 발신 비트 전환을 동기화하기 위해 기준 클럭 신호를 선택하도록 구성된다. 도 2에 도시된 바와 같이, 멀티플렉서(206(1))에 대한 소스 신호(예를 들어, 입력 신호)는 노드(302)의 외부 클럭 기준 클럭 신호(NET_CLK_REF), 노드(302)의 각각의 대응 SerDes(216)로부터 수신된 복구된 클럭 신호(SYNCE_CLK[2:0]), 네트워크 프로세서의 타임 스탬프 생성기 클럭 신호에 대응하는 클럭 신호(NCOCLK) 또는 접지(예를 들어, 접지에 체결되어 있는 멀티플렉서(206(1)의 입력)이다. 멀티플렉서(206(1))는 제 1 디지털 위상 고정 루프(208(1)), 제 2 디지털 위상 고정 루프(208(2)) 및 멀티플렉서(206(2))(예를 들어, 디지털 위상 고정 루프 바이패스)로 선택된 출력 신호를 공급하도록 구성된다. 도시된 바와 같이, 양자의 디지털 위상 고정 루프(208(1) 및 208(2))는 제 3 멀티플렉서(206(3))로 출력되고, 제 3 멀티플렉서(206(3))는 제 2 멀티플렉서(206(2))로 출력된다. 디지털 위상 고정 루프(208(1) 및 208(2))는 멀티플렉서(206(1))에 의해 제공된 클럭 신호의 디지털 표현을 출력하고, 또 슬레이브 노드의 요구 조건당 클럭 신호로부터 원더 노이즈 부분을 실질적으로 감쇄시키도록 구성된다. 디지털 위상 고정 루프(208(1))는 DSI/E1 전송 클럭 요구 조건을 지원하도록 구성되고, 디지털 위상 고정 루프(208(2))는 ITU-T G.8262 사양당 동기식 이더넷 클럭 요구 조건을 지원하도록 구성된다. 디지털 위상 고정 루프(208(1))는 제 2 EEC 옵션을 위해 사용될 수 있고, 또한 디지털 위상 고정 루프(208(2))는 제 1 EEC 옵션을 위해 요구될 수 있다. 출력 클럭 신호는 또한 잔류 지터 또는 보조 주파수 컴포넌트를 감쇄시키기 위하여 본 명세서에서 설명하는 아날로그 위상 고정 루프에 의해 추가 위상 노이즈 필터링을 요구하는 주파수 특징을 갖는다. 도 2에 도시된 바와 같이, NET_CLK_REF, SYNCE_CLK 및 NCOCLK 신호는 또한 멀티플렉서(206(7))에 대한 입력으로서 제공된다. 멀티플렉서(206(7))의 출력부는 멀티플렉서(206(5) 및 206(6))에 통신가능하게 접속되어 있다.

멀티플렉서(206(2))의 출력 클럭 신호는 아날로그 위상 고정 루프 디바이스(209)에 대한 입력으로서 제공된다. 도 2에 도시된 바와 같이, 아날로그 위상 고정 루프 디바이스(209)는 제 1 아날로그 위상 고정 루프(210(1))와 제 2 아날로그 위상 고정 루프(210(2))를 포함한다. 아날로그 위상 고정 루프(210(1) 및 210(2))는 수신된 신호의 지터 노이즈 부분을 적어도 부분적으로 감쇄시키도록 구성된다. 예를 들면, 아날로그 위상 고정 루프(210(1) 및 210(2))는 제 1 주파수 특징(예를 들어, 고주파수 지터 노이즈 부분)을 갖는 지터 노이즈 부분을 감쇄시키도록 구성된다. 다른 예로는, 아날로그 위상 고정 루프(210(2))는 소수 아날로그 위상 고정 루프 프로세스의 이용을 통해 저주파수 지터 를 감쇄시키도록 구성된다. 지터 노이즈 부분은 디지털 위상 고정 루프(208(1) 및 208(2)), 또는 복구된 기준 클럭 신호로부터 존재하는 지터 노이즈 부분 중 하나에 의해 클럭 신호로 도입될 수 있는 것으로 고려한다. 제 1 아날로그 위상 고정 루프(210(1))는 독립 디지털 계층을 위해 이용될 수 있도록 구성된다. 본 발명의 하나 이상의 실시예에서, 아날로그 위상 고정 루프(210(1))는 기준 클럭 신호(예를 들어, 감쇄된 지터 노이즈의 적어도 일부분을 갖는 기준 클럭 신호)를 출력시키도록 구성되는데, 상기 클럭 신호는(예를 들어, 각각의 노드(302)가 독립 디지털 계층 요구 조건에 따라서 데이터를 전송할 때) 하나 이상의 타이밍 회로를 위한 기준 신호로서 작용할 수 있다. 도시된 바와 같이, 제 1 아날로그 위상 고정 루프(210(1))에 의해 출력된 신호는 하나 이상의 분할 회로(212(1), 212(2), 212(3) 및 212(4))(예를 들어, 논리)에 공급된다. 분할 회로(212(1), 212(2), 212(3) 및 212(4))는 주파수(f_in)의 입력 신호를 수신하고, 정수로 나눈 값의 주파수(f_out)(f_out = f_in/n, 여기서 n은 정수이다)의 출력 신호를 발생시키도록 구성되는 주파수 분할 회로를 포함한다. 도시된 바와 같이, 분할 회로(212(1))는 DS1/E1 통신 프로토콜의 동기화를 위해 이용되는 것으로, 분할 동작을 상기한 바와 같이 아날로그 위상 고정 루프(210(1))에 의해 출력된 클럭 신호에 적용하도록 구성되고, 분할 회로(212(2))는 DS3/E3 통신 프로토콜의 동기화를 위해 이용되는 것으로, 분할 동작을 아날로그 위상 고정 루프(210(1))에 의해 출력된 클럭 신호에 적용하도록 구성되며, 분할 회로(212(3))는 분할 동작을 아날로그 위상 고정 루프(210(1))에 의해 출력된 클럭 신호(예를 들어, 동기화된 클럭(SCLK))에 적용하도록 구성되며, 그리고 분할 회로(212(4))는 동기식 이더넷 애플리케이션을 위해 이용되는 것으로, 분할 동작을 클럭 신호([ETHCLKOUT])에 적용하도록 구성된다. 클럭 신호([ETHCLKOUT]) 상에 존재하는 지터는 SerDes TX 클럭 지터 인터페이스 사양을 앞설 수 있음을 주목해야 한다. 따라서, 외부 지터 감쇄기가 이러한 지터 인터페이스 요구 조건을 준수하는 데 필요할 것이다. 이에 따라서, 각각의 분할 회로(212(1) 내지 (212(4))는 네트워크(300) 내에서 이용된 통신 프로토콜의 요구 조건에 따라서 다른 값(예를 들어, 다른 분배 회로에 대하여 다른 정수 또는 소수 값)으로 대응하는 신호를 분할하도록 구성될 수 있다.

제 2 아날로그 위상 고정 루프(210(2))는 각각의 노드(302)가 전송될 때 멀티플렉서(206(4))에 기준 클럭 신호를 공급한다. 일부 실시예에서, 제 2 아날로그 위상 고정 루프(210(2), APLL)는 재프로그램된 제 1 위상 고정 루프(210(1))로서 구현될 수 있어서, 두 개의 APLL 기능이 하나의 아날로그 위상 고정 루프로 결합하게 된다. 또한, 멀티플렉서(206(4))는 외부 지터 감쇄기 옵션을 공급하기 위해서 제 2 기준 클럭 신호(예를 들어, 오프-칩 기준 클럭 신호)를 수신하게 된다. 이에 따라서, 멀티플렉서(206(4))는 선택 신호를 수신하도록 구성되어 멀티플렉서(206(4))가 복수의 소스(예를 들어, 아날로그 위상 고정 루프(210(2) 또는 외부 감쇄기 옵션에 대응하는 기준 클럭 신호)로부터 기준 클럭 신호를 출력하게 된다. 노드(302(1))가 전송 모드에 있는 경우(예를 들어, 노드(302(1)가 마스터 노드를 포함하는 경우), 각각의 노드(302(1))의 송수신기(216)는 TxCLK 클럭 신호로 동기화된 직렬 변환된 데이터 스트림을 나타내는 하나 이상의 신호를 전송하도록 구성된다. 예를 들면, 아날로그 위상 고정 루프(210(2))에 의해 제공된 TxCLK 클럭 신호는 각각의 송수신기(216)로부터 출력 데이터 비트 스트림을 나타내는 신호를 동기화하는데 이용된다. 다른 예를 들면, 외부 지터 감쇄기 옵션([REFCLK_B])에 대응하는 기준 클럭 신호는 출력 데이터 비트 스트림을 동기화하는데 이용된다.

슬레이브 노드(302(2))는 노드의 송수신기(216)에서 직렬 변환된 데이터를 나타내는 신호를 수신하도록 구성된다. 상기한 바와 같이, 송수신기(216)는 수신된 신호를 직병렬 변환하도록 구성된다. 또한, 각각의 송수신기(216)는 데이터 신호([SYNCE_CLK[2:0]]의 네트워크 클럭 신호 부분을 복구하도록 구성된다. 송수신기(216)는 복구된 네트워크 클럭 신호 부분을 노드의 해당 모듈(204)에 제공하도록 구성되는데, 상기 모듈(204)은 상기 클럭 신호를 프로세싱하며, 또 위상 필터링된 클럭 신호를 슬레이브 노드의 송수신기(216)에 제공하여 상기 슬레이브 노드의 송수신기(216)가 TxCLK 클럭 신호로 동기화된 출력 신호를 생성하게 된다.

도 1 및 도 2에 도시된 바와 같이, I/O 인터페이스(104)는 네트워크(300) 내에서 데이터를 전송하고 수신하도록 구성된 하나 이상의 송수신기(216)를 포함할 수 있다. 제 1 송수신기(216(1))는 멀티플렉서(210(4))의 출력부 및 외부(예를 들어, 오프-칩) 기준 클럭에 전기 접속되어 있다. 다른 송수신기(본 실시예에서는 송수신기(216(2) 및 (216(3))의 각각은 제 1 송수신기(216(1))에 통신가능하게 접속(예를 들어, 데이지 체인(daisy-chained))되어 다른 송수신기가 멀티플렉서(206(4))에 의해 출력된 기준 클럭 신호를 수신하게 된다. 이에 따라서, 각각의 송수신기(216)는 선택된 기준 클럭 신호로 동기화된 비트인 데이터를 생성(예를 들어, 직렬 변환)하고 전송하도록 구성된다. 또한, 각각의 송수신기(216)는 데이터를 수신하고, 데이터를 직병렬 변환하며, 노드(302) (예를 들어, 네트워크 프로세서(100))에 의해 프로세싱하기 위해 수신 데이터로 동기화된 비트인 클럭을 생성하도록 구성된다. 한자릿수 KHz 범위 플러스 고조파에서, 저주파수는 디지털 위상 고정 루프(DPLL(1)) 또는 디지털 위상 고정 루프(DPLL(2))의 저역 통과 거동(예를 들어, 저역 통과 회로)에서의 제한으로 인하여 클럭 선택기(206(2))에 의해 출력된 기준 클럭 신호 내에 존재할 수 있는 지터 노이즈 부분을 포함하는 것으로 고려하고 있다. SYNCE APLL(210(2))은 APLL의 저역 통과 이송 기능(예를 들어, 저역 통과 회로)으로 인하여, 중간부분(mid)을 기준 클럭 신호의 보다 높은 주파수 지터 노이즈 부분(예를 들어, 제 2 주파수 특징을 갖는 지터 노이즈 부분)으로 적어도 실질적으로 감쇄시키도록 구성된다. 이러한 지터 필터링은 SerDes 송수신기의 각각에 대하여 단일 MHz의 저역 통과 차단(low pass cutoff) 주파수로 인하여 필요하게 된다. 이에 따라서, 본 발명은 SerDes 송수신기가 원더/지터 필터에 의해 선행되도록 하여 기준 신호(예를 들어, 기준 클럭)의 지터 및 원더 주파수 컴포넌트를 감쇄시켜서 동기식 이더넷의 클럭 인터페이스 요구 조건을 준수하도록 한다. 따라서, 송수신기(216)는 적어도 실질적으로 감쇄된 원더 노이즈 부분과 지터 노이즈 부분을 갖는 기준 클럭 신호로 동기화된(즉, 이에 대응하는) 데이터를 직렬 변환시키도록(즉, 직렬 변환된 데이터를 나타내는 신호를 생성하도록) 구성된다.

도시된 바와 같이, 분할 회로(212(1), 212(2) 및 212(3)) 각각의 출력부는 멀티플렉서(206(5))의 입력부에 접속되어 있다. 또한, 멀티플렉서(206(5))는 아날로그 위상 고정 루프(214)로부터 신호를 수신하고, 멀티플렉서(206(1))에 의해 출력된 신호를 수신하도록 구성된다. 멀티플렉서(206(6))는 분할 회로(214(4)) 및 멀티플렉서(206(7))로부터 입력을 수신한다. 각각의 멀티플렉서(206(5) 및 206(6))는 각각의 버퍼(217(1) 및 217(2))에 의해 버퍼링되는 각각의 동기화된 기준 클럭 신호(예를 들어, SYNCE_CLK0, SYNCE_CLK1)를 출력하도록 구성된다. 이러한 동기화된 기준 클럭 신호는 오프 칩 클럭 기준을 다른 디바이스로 제공하거나 또는 추가 지터 필터링을 위해 이용되고, 또 REFCLK_B 입력은 각각의 송수신기에 대해 TxCLK 기준으로서 전송될 수 있다. 아날로그 위상 고정 루프(214)는 모듈(204)에 대해 외부에 놓일 수 있으며, 멀티플렉서 출력(206(2))에서 중간 클럭을 생성하기 위해 네트워크 리소스 클럭 프로세서 모듈에 대한 샘플 클럭으로서 사용되는 디지털 위상 고정 루프(206(1) 및 206(2))에 신호를 제공하도록 구성된다.

아날로그 위상 고정 루프 디바이스(209)는 모듈(204)과 통합(예를 들어, 모듈(204)의 시스템-온-어-칩(system-on-a-chip) 컴포넌트로서)될 수 있거나, 또는 아날로그 위상 고정 루프 디바이스(209)가 모듈(204)과 인터페이스 하도록 구성된 외부 컴포넌트일 수 있다고 고려한다. 네트워크 프로세서(100)는 동기식 이더넷의 요구 조건에 따라서 원하는 선택 신호를 각각의 멀티플렉서(206(1) 내지 206(6)) 각각에 제공하도록 구성된다. 본 발명의 하나 이상의 실시예에서, 하나 이상의 μP 코어(106)는 해당 멀티플렉서(206(1) 내지 206(6)) 각각에 통신가능하게 결합되어 있으며, 멀티플렉서가 선택 신호를 기반으로 신호를 출력하도록 선택 신호를 각각의 멀티플렉서에 제공하도록 구성된다.

이상의 주제는 구조적 기능 및/또는 프로세스 동작에 특정된 언어로 설명되었지만, 첨부의 특허청구범위에서 규정된 주제는 상술한 특정 기능 또는 작용에 제한되지 않으며, 오히려 상술한 특정 기능 및 작용은 특허청구범위를 구현하는 예시적인 형태로서 개시된 것이다.

Claims

적어도 하나의 기준 신호로부터 원더 노이즈 부분(wander noise portion)을 적어도 실질적으로 감쇄시키도록 구성된 디지털 위상 고정 루프와,
상기 디지털 위상 고정 루프에 통신가능하게 결합되어 있고, 상기 디지털 위상 고정 루프로부터 적어도 하나의 기준 신호를 수신하도록 구성되며, 상기 적어도 하나의 기준 신호로부터 제 1 노이즈 부분을 감쇄시키도록 구성된 하나 이상의 아날로그 위상 고정 루프를 포함하며,
상기 하나 이상의 아날로그 위상 고정 루프는 상기 적어도 하나의 기준 신호를 상기 아날로그 위상 고정 루프에 통신가능하게 결합된 송수신기에 제공하도록 구성되고, 상기 적어도 하나의 기준 신호는 상기 송수신기에 의해 전송된 전송 데이터를 동기화하기 위해 이용되는
네트워크 기준 클럭 프로세서 모듈.
제 1항에 있어서,
상기 하나 이상의 아날로그 위상 고정 루프는 상기 디지털 위상 고정 루프에 결합되어 있으며, 추적 가능한 타이밍 기준을 요구하는 다른 네트워크 프로세서 기능을 지원하기 위하여 적어도 하나의 기준 신호를 제공하도록 구성된
네트워크 기준 클럭 프로세서 모듈.
제 1항에 있어서,
상기 디지털 위상 고정 루프에 통신가능하게 접속된 입력 멀티플렉서를 더 포함하고,
상기 입력 멀티플렉서는 복수의 기준 신호를 수신하며, 적어도 하나의 기준 신호를 상기 디지털 위상 고정 루프에 선택적으로 출력시키도록 구성된
네트워크 기준 클럭 프로세서 모듈.
제 3항에 있어서,
상기 복수의 기준 신호는 적어도 로컬 기준 클럭 신호 또는 복구된 클럭 신호를 포함하는
네트워크 기준 클럭 프로세서 모듈.
제 1항에 있어서,
상기 송수신기는 상기 동기화된 데이터를 동기식 이더넷 환경 내에 전송하도록 구성된
네트워크 기준 클럭 프로세서 모듈.
제 1항에 있어서,
상기 송수신기는 적어도 하나의 기준 신호를 기반으로 상기 데이터를 동기화하도록 구성된
네트워크 기준 클럭 프로세서 모듈.
네트워크 기준 클럭 프로세서 모듈을 포함하는 프로세서로서,
상기 네트워크 기준 클럭 프로세서 모듈은,
적어도 하나의 기준 신호로부터 원더 노이즈 부분을 적어도 실질적으로 감쇄시키도록 구성된 디지털 위상 고정 루프와,
상기 디지털 위상 고정 루프에 통신가능하게 결합되어 있으며, 상기 디지털 위상 고정 루프로부터 상기 적어도 하나의 기준 신호를 수신하도록 구성되고, 상기 적어도 하나의 기준 신호로부터 제 1 주파수 특징을 갖는 지터 노이즈 부분을 감쇄시키도록 구성된 하나 이상의 아날로그 위상 고정 루프와,
상기 아날로그 위상 고정 루프에 통신가능하게 결합되어 있으며, 상기 적어도 하나의 기준 신호로부터 제 2 주파수 특징을 갖는 지터 노이즈 부분을 감쇄시키도록 구성되고, 상기 적어도 하나의 기준 신호를 이용하여 하나 이상의 데이터 신호를 동기화시키도록 구성된 송수신기를 포함하는
프로세서.
제 7항에 있어서,
상기 하나 이상의 아날로그 위상 고정 루프는 상기 디지털 위상 고정 루프에 결합되어 있으며, 추적 가능한 타이밍 기준을 요구하는 다른 네트워크 프로세서를 지원하기 위하여 적어도 하나 이상의 기준 신호를 제공하도록 구성된
프로세서.
제 7항에 있어서,
상기 디지털 위상 고정 루프에 통신가능하게 접속되어 있으며, 복수의 기준 신호를 수신하고, 적어도 하나의 기준 신호를 상기 디지털 위상 고정 루프에 선택적으로 출력시키도록 구성된 입력 멀티플렉서를 더 포함하는
프로세서.
제 9항에 있어서,
상기 복수의 기준 신호는 적어도 로컬 기준 클럭 신호 또는 복구된 클럭 신호를 포함하는
프로세서.
제 9항에 있어서,
상기 입력 멀티플렉서에 통신가능하게 접속되어 있으며, 선택 신호를 상기 입력 멀티플렉서에 전송하여 상기 입력 멀티플렉서로 하여금 상기 선택 신호에 응답하여 적어도 하나의 기준 신호를 출력하게 하도록 구성된 하나 이상의 마이크로프로세서 코어를 더 포함하는
프로세서.
제 7항에 있어서,
상기 송수신기는 동기식 이더넷 환경 내에서 비트 동기화되는 직렬 변환된 데이터를 전송하도록 구성된
프로세서.
제 7항에 있어서,
상기 송수신기는 하나 이상의 데이터 신호로부터 상기 적어도 하나의 기준 신호를 복구하도록 구성된
프로세서.
시스템으로서,
하나 이상의 데이터 신호를 전송하도록 구성되며, 적어도 하나의 기준 신호를 이용하여 비트 동기화되는 하나 이상의 데이터 신호를 직렬 변환시키도록 구성된 송수신기를 포함하는 마스터 네트워크 노드와,
상기 마스터 네트워크 노드로부터 상기 하나 이상의 데이터 신호를 수신하고, 상기 하나 이상의 데이터 신호로부터 상기 적어도 하나의 기준 신호를 복구하도록 구성되며, 네트워크 기준 클럭 프로세서 모듈을 포함하는 슬레이브 네트워크 노드를 포함하되,
상기 네트워크 기준 클럭 프로세서 모듈은,
상기 적어도 하나의 기준 신호로부터 원더 노이즈 부분을 적어도 실질적으로 감쇄시키도록 구성된 디지털 위상 고정 루프와,
상기 디지털 위상 고정 루프와 통신가능하게 결합되어 있고, 상기 디지털 위상 고정 루프로부터 상기 적어도 하나의 기준 신호를 수신하도록 구성되며, 상기 적어도 하나의 기준 신호로부터 제 1 주파수 특징을 갖는 지터 노이즈 부분을 감쇄시키도록 구성된 하나 이상의 아날로그 위상 고정 루프와,
상기 아날로그 위상 고정 루프에 통신가능하게 결합되어 있고, 상기 적어도 하나의 기준 신호로부터 제 2 주파수 특징을 갖는 지터 노이즈 부분을 감쇄시키도록 구성되며, 상기 적어도 하나의 기준 신호를 이용하여 비트 동기화되는 하나 이상의 데이터 신호를 직렬 변환시키도록 구성된 송수신기를 포함하는
시스템.
제 14항에 있어서,
상기 하나 이상의 아날로그 위상 고정 루프는 상기 디지털 위상 고정 루프에 결합되어 있고, 추적 가능한 타이밍 기준을 요구하는 다른 네트워크를 지원하기 위하여 적어도 하나 이상의 기준 신호를 제공하도록 구성된
시스템.
제 14항에 있어서,
상기 슬레이브 네트워크 노드는 상기 디지털 위상 고정 루프에 통신가능하게 접속되어 있는 입력 멀티플렉서를 더 포함하며,
상기 입력 멀티플렉서는 복수의 기준 신호를 수신하고, 상기 적어도 하나의 기준 신호를 상기 디지털 위상 고정 루프에 선택적으로 출력시키도록 구성된
시스템.
제 16항에 있어서,
상기 복수의 기준 신호는 적어도 로컬 기준 신호 또는 복구된 클럭 신호를 포함하는
시스템.
제 16항에 있어서,
상기 슬레이브 네트워크 노드는 상기 입력 멀티플렉서에 통신가능하게 접속되어 있는 하나 이상의 마이크로프로세서 코어를 더 포함하며,
상기 하나 이상의 마이크로프로세서 코어는 선택 신호를 상기 입력 멀티플렉서에 전송하여 상기 입력 멀티플렉서로 하여금 상기 선택 신호에 응답하여 상기 적어도 하나의 기준 신호를 출력하게 하도록 구성된
시스템.
제 14항에 있어서,
상기 슬레이브 네트워크 노드의 상기 송수신기는 상기 수신된 데이터 신호를 직병렬 변환시키도록 구성된
시스템.
제 14항에 있어서,
상기 마스터 네트워크 노드를 상기 슬레이브 네트워크 노드에 통신가능하게 결합시키도록 구성된 양방향 통신 링크를 더 포함하는
시스템.