TW201436462A - 訊號傳輸介面電路 - Google Patents

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TW201436462A TW102107545A TW102107545A TW201436462A TW 201436462 A TW201436462 A TW 201436462A TW 102107545 A TW102107545 A TW 102107545A TW 102107545 A TW102107545 A TW 102107545A TW 201436462 A TW201436462 A TW 201436462A
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Novatek Microelectronics Corp
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Abstract

一種訊號傳輸介面電路，包括一放大電路、一去延遲電路、一栓鎖單元。放大電路接收一輸入時脈訊號，經放大後輸出一輸出時脈訊號。去延遲電路接收該輸出時脈訊號，移除一延遲時間後，輸出一去延遲時脈訊號當作一觸發訊號。栓鎖單元包含多個取樣電路，分別對應接收多個輸入資料訊號，該些取樣電路接受該觸發訊號的控制對該些輸入資料訊號取樣而輸出多個輸出資料訊號。經過栓鎖單元處理，該些輸出資料訊號的電壓訊號振幅比該輸入資料訊號的電壓訊號振幅大，且符合一後續電路所要求的電壓訊號振幅。

Description

訊號傳輸介面電路
本發明是有關於一種訊號傳輸介面電路，可以用於有線通訊系統。
在有線傳輸的應用中，傳統的平行式接收器電路介面利用放大電路將小振幅的電壓訊號放大至數位振幅。一個平行式接收器需要一組放大器來放大時脈訊號與多個放大器來放大資料訊號。
圖1繪示傳統的平行式介面電路示意圖。參閱圖1，要被傳送的小訊號包括時脈訊號clk以及多個輸入資料訊號，以data 1、data 2、...、data n標示。在介面電路後續的電路需要較高的電壓振幅。對於這些小訊號的時脈訊號clk以及多個輸入資料訊號data 1、data 2、...、data n，傳統方式需要在每一個路徑上都配置一個大電路100_0、100_1、...、100_n，以放大這些小訊號成為輸出時脈訊號CLK，以及多個輸出資料訊號，以DATA 1、DATA 2、...、DATA n標示。
在此傳統的平行式介面電路，其總和的功率消耗與面積由資料訊號的數目而定，但是每一個資料訊號的路徑上都會使用一個放大電路。放大電路在操作的時候有靜態電流產生的多餘功率消耗。此外，在有線傳輸的應用中，因為發射端訊號的不確定性，包括振幅大小、訊號品質、共 模電壓高低等因素，其接受端的放大電路必須要顧慮到很寬的輸入共模電壓與高操作頻率與增益，所以必須是一個高增益、高頻寬又大輸入範圍的設計，這樣的設計，也會導致較大的功率消耗。
本發明一實施範例提供一種訊號傳輸介面電路，可以減少功率消耗，另外也可以減少電路面積。
本發明一實施範例提供一種訊號傳輸介面電路，包括一放大電路、一去延遲電路、以及一栓鎖單元。放大電路接收一輸入時脈訊號，經放大後輸出一輸出時脈訊號。去延遲電路接收該輸出時脈訊號，移除一延遲時間後，輸出一去延遲時脈訊號當作一觸發訊號。栓鎖單元包含多個取樣電路，分別對應接收多個輸入資料訊號，該些取樣電路接受該觸發訊號的控制對該些輸入資料訊號取樣而輸出多個輸出資料訊號。該些輸出資料訊號的電壓振幅比該輸入資料訊號的電壓振幅大，且符合一後續電路所要求的電壓振幅。
本發明提供一種訊號傳輸介面電路，包括一放大電路、一去延遲電路、一邊緣偵測電路、一多工器、以及一栓鎖單元。放大電路接收一輸入時脈訊號，經放大後輸出一輸出時脈訊號。去延遲電路接收該輸出時脈訊號，移除一延遲時間後，輸出一去延遲時脈訊號。延遲電路接收該輸出時脈訊號，且根據該輸出時脈訊號產生一組參考時 脈，包含第一個至第n個時脈訊號，n為n2的正整數。該第二個至該第n個時脈訊號的每一個相對該第一個時脈訊號分別有不同的一延遲時間，該延遲時間不超過一個時脈週期。邊緣偵測電路接收該組參考時脈，決定該組參考時脈中最接近該去延遲時脈訊號的其一個，而輸出對應的一選擇訊號。多工器接收該組參考時脈，且根據該選擇訊號輸出一觸發訊號。栓鎖單元包含多個取樣電路，分別對應接收多個輸入資料訊號，該些取樣電路接受該觸發訊號的控制對該些輸入資料訊號取樣而輸出多個輸出資料訊號。該些輸出資料訊號的電壓振幅比該輸入資料訊號的電壓振幅大，且符合一後續電路所要求的電壓振幅。
本發明一實施範例提供一種訊號傳輸介面電路，包括一放大電路、一去延遲電路、一時脈訊號產生單元、以及一栓鎖單元。放大電路接收一輸入時脈訊號，經放大後輸出一輸出時脈訊號。去延遲電路接收該輸出時脈訊號，移除一延遲時間後，輸出一去延遲時脈訊號。時脈訊號產生單元，接收該輸出時脈訊號以及該去延遲時脈訊號，其中根據該輸出時脈訊號與該去延遲時脈訊號之間一延遲關係，以產生對該輸出時脈訊號延遲的一觸發訊號。栓鎖單元，包含多個取樣電路，分別對應接收多個輸入資料訊號，該些取樣電路接受該觸發訊號的控制對該些輸入資料訊號取樣而輸出多個輸出資料訊號。該些輸出資料訊號的電壓振幅比該輸入資料訊號的電壓振幅大，且符合一後續電路所要求的電壓振幅。
為讓本發明之特徵能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
考慮傳統的介面電路，平行傳輸的每一個路徑都使用放大電路。在操作時，放大電路會都維持開啟狀態。即使沒有訊號需要傳送時，放大電路仍是開啟狀態而消耗功率。另外，多個放大電路也會造成電路面積的增加。
本發明一實施例提出使用取樣電路取代放大電路，以直接對小振幅的數位輸入資料訊號取樣，而驅動取樣電路的方式可以由相同的時脈訊號所觸發。
取樣電路例如是栓鎖器(latch)或是比較器(comparator)，其依照時脈訊號的觸發而取樣，以得知當前輸入資料訊號的振幅。栓鎖器電路只在觸發訊號到達時進行取樣，不須要長時間開啟。如此，取樣電路只有動態功率消耗，且電路面積也相對較小。以下，取樣電路是以栓鎖器為例來說明。
本發明不僅限於所舉的多個實施範例，且不排除這些實施範例之間有適當結合的其它可能方式。
圖2繪示依據本發明一實施範例，訊號傳輸介面電路架構示意圖。參閱圖2，一般性而言，訊號傳輸介面電路包括一放大電路200、一去延遲電路202、一栓鎖單元204。放大電路200接收一輸入時脈訊號clk，經放大後輸出一輸出時脈訊號CLK。去延遲電路202接收輸出時脈訊號 CLK，用以移除由於放大電路200所產生的一延遲(skew)時間，之後可以回復到原時脈的時間，而輸出一去延遲時脈訊號ClkD當作一觸發訊號。栓鎖單元204包含多個取樣電路206_1、206_2、...、206_n，分別對應接收多個輸入資料訊號data 1、data 2、...、data n。這些取樣電路接受去延遲時脈訊號ClkD的控制對輸入資料訊號取樣而輸出多個輸出資料訊號DATA 1、DATA 2、...、DATA n。這些輸出資料訊號的電壓振幅比該輸入資料訊號的電壓振幅大，且已符合後續電路所要求的電壓振幅。
時脈放大過程中所產生的延遲(skew)問題，可以由去延遲電路202解決。去延遲電路202例如一個鎖相迴路(PLL)或延遲迴路(DLL)。
本實施範例可以使用單一個放大電路200來回復時脈訊號，再利用回復後的時脈訊號來驅動栓鎖器或比較器來取樣資料。此設計可以節省傳統在資料放大器所浪費的功率消耗與面積。
本實施範例的去延遲電路202也維持開啟。然而，由於對於一次的訊號傳送，其時脈訊號是固定。換句話說，當去延遲電路202將延遲因素移除而回覆到原時脈訊號的原始時間後就不會在變化。如果考慮減少功率消耗的因素，其可以再進一步變化電路設計。
圖3繪示依據本發明一實施範例，訊號傳輸介面電路架構示意圖。參閱圖3，訊號傳輸介面電路，包括一放大電路200、一去延遲(de-skew)電路202、一延遲電路(delay chain circuit)210、一邊緣偵測電路(edge detector)208、一多工器(MUX)212、以及一栓鎖單元204。放大電路200接收一輸入時脈訊號Clk，經放大後輸出一輸出時脈訊號CLK。去延遲電路202接收該輸出時脈訊號CLK，移除一延遲時間後，輸出一去延遲時脈訊號ClkD。
延遲電路210接收該輸出時脈訊號CLK，且根據該輸出時脈訊號CLK產生一組參考時脈ClkR1-m，包含第一個至第m個時脈訊號，m為m2的正整數。第二個至第m個時脈訊號的每一個相對該第一個時脈訊號分別有不同的一延遲時間(delay time)，該延遲時間不超過一個時脈週期。
圖4繪示依據本發明一實施例，一組參考時脈以及邊緣偵測機制示意圖。參閱圖4，由延遲電路210所產生的一組參考時脈ClkR1-m是多個時脈訊號。但是訊號之間有預定的延遲，其分佈於一個時脈週期之間。訊號之間的延遲例如都相等。也就是說，m個時脈訊號均勻分佈於一個時脈週期(clock cycle)。關於邊緣偵測的機制，描述於後。
接著仍繼續參閱圖3與圖4，邊緣偵測電路208接收該組參考時脈ClkR1-m，決定該組參考時脈ClkR1-m中最接近去延遲時脈訊號ClkD的其一個，而輸出對應的一選擇訊號209。該組參考時脈ClkR1-m是藉由延遲電路固定產生，無需消耗太多功率。當去延遲時脈訊號ClkD產生後，其脈衝邊緣的時間如點線的位置。從該組參考時脈ClkR1-m中的時脈訊號偵測到與點線最接近的前面一個時脈，或是最接近的後面一個時脈，當作觸發訊號214，由於觸發訊號214 與去延遲時脈訊號ClkD的時間相位相近，不會產生對資料取樣的誤差，因而可以取代去延遲時脈訊號ClkD。之後，去延遲電路202就可以關閉減少功率消耗。
然而，要從該組參考時脈ClkR1-m中選擇以及輸出所要的觸發訊號214，其例如可以藉由多工器212達成。
多工器212接收該組參考時脈ClkR1-m，且根據邊緣偵測電路208所偵測而決定的選擇訊號209，而輸出一觸發訊號214，其例如是圖4的特性。
栓鎖單元204包含多個取樣電路206_1、206_2、...、206_n，分別對應接收多個輸入資料訊號data 1、data 2、...、data n。這些取樣電路接受去延遲時脈訊號ClkD的控制對輸入資料訊號取樣而輸出多個輸出資料訊號DATA 1、DATA 2、...、DATA n。這些輸出資料訊號的電壓振幅比該輸入資料訊號的電壓振幅大，且已符合後續電路所要求的電壓振幅。
本實施範例中，加入邊緣偵測電路208與延遲電路210。經內部的判斷電路判斷之後，在大部分的時間中，去延遲電路202可關閉節省功率消耗。相對於傳統介面，本實施範例可以達到較小功率與較小面積。
就電路功能而言，邊緣偵測電路208、延遲電路210、以及多工器212可以視為一時脈訊號產生單元，其作用是接收該輸出時脈訊號CLK以及該去延遲時脈訊號ClkD。根據輸出時脈訊號CLK與去延遲時脈訊號ClkD之間一延遲關係，以產生對該輸出時脈訊號延遲的觸發訊號214。
在時脈訊號產生單元的功用前提下，其實際電路不必限制於邊緣偵測電路208、延遲電路210、以及多工器212的組合。時脈訊號產生單元的實施範例如所述，可以直接偵測輸出時脈訊號CLK與去延遲時脈訊號ClkD之間的延遲時間，進而直接從輸出時脈訊號CLK延遲得到觸發訊號214。延遲時間偵測出來後，去延遲電路202就可以依實際的要求可以關閉。
然而，如果功率消耗是可以接受的條件下，其可以如圖2的架構即可，也可以節省電路面積。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100_0、100_1、100_2、...100_n‧‧‧放大電路
200‧‧‧放大電路
202‧‧‧去延遲電路
204‧‧‧栓鎖單元
206_1、206_2、...、206_n‧‧‧取樣電路
208‧‧‧邊緣偵測電路
209‧‧‧選擇訊號
210‧‧‧延遲電路
212‧‧‧多工器(MUX)
214‧‧‧觸發訊號
圖1繪示傳統的平行式介面電路示意圖。
圖2繪示依據本發明一實施範例，訊號傳輸介面電路架構示意圖。
圖3繪示依據本發明一實施範例，訊號傳輸介面電路架構示意圖。
圖4繪示依據本發明一實施例，一組參考時脈以及邊緣偵測機制示意圖。
200‧‧‧放大電路
202‧‧‧去延遲電路
204‧‧‧栓鎖單元
206_1、206_2、...、206_n‧‧‧取樣電路
208‧‧‧邊緣偵測電路
209‧‧‧選擇訊號
210‧‧‧延遲電路
212‧‧‧多工器(MUX)
214‧‧‧觸發訊號

Claims (15)

  1. 一種訊號傳輸介面電路，包括：一放大電路，接收一輸入時脈訊號，經放大後輸出一輸出時脈訊號；一去延遲電路，接收該輸出時脈訊號，移除一延遲時間後，輸出一去延遲時脈訊號當作一觸發訊號；以及一栓鎖單元，包含多個取樣電路，分別對應接收多個輸入資料訊號，該些取樣電路接受該觸發訊號的控制對該些輸入資料訊號取樣而輸出多個輸出資料訊號，其中該些輸出資料訊號的電壓振幅比該輸入資料訊號的電壓振幅大，且符合一後續電路所要求的電壓振幅。
  2. 如申請專利範圍第1項所述之訊號傳輸介面電路，其中該去延遲電路是鎖相迴路或是延遲迴路。
  3. 如申請專利範圍第1項所述之訊號傳輸介面電路，其中該輸出時脈訊號以及該些輸出資料訊號是用於有線訊號傳輸。
  4. 如申請專利範圍第1項所述之訊號傳輸介面電路，其中該栓鎖單元的該些取樣電路是栓鎖器或是比較器。
  5. 一種訊號傳輸介面電路，包括：一放大電路，接收一輸入時脈訊號，經放大後輸出一輸出時脈訊號；一去延遲電路，接收該輸出時脈訊號，移除一延遲時間後，輸出一去延遲時脈訊號；一延遲電路，接收該輸出時脈訊號，且根據該輸出時 脈訊號產生一組參考時脈，包含第一個至第m個時脈訊號，m為m2的正整數，其中該第二個至該第m個時脈訊號的每一個相對該第一個時脈訊號分別有不同的一延遲時間，該延遲時間不超過一個時脈週期；一邊緣偵測電路，接收該組參考時脈，決定該組參考時脈中接近該去延遲時脈訊號的其一個，而輸出對應的一選擇訊號；一多工器，接收該組參考時脈，且根據該選擇訊號輸出一觸發訊號；以及一栓鎖單元，包含多個取樣電路，分別對應接收多個輸入資料訊號，該些取樣電路接受該觸發訊號的控制對該些輸入資料訊號取樣而輸出多個輸出資料訊號，其中該些輸出資料訊號的電壓振幅比該輸入資料訊號的電壓振幅大，且符合一後續電路所要求的電壓振幅。
  6. 如申請專利範圍第5項所述之訊號傳輸介面電路，其中該去延遲電路是鎖相迴路或是延遲迴路。
  7. 如申請專利範圍第5項所述之訊號傳輸介面電路，其中該輸出時脈訊號以及該些輸出資料訊號是用於有線訊號傳輸。
  8. 如申請專利範圍第5項所述之訊號傳輸介面電路，其中該組參考時脈是均勻分佈於一個時脈週期。
  9. 如申請專利範圍第5項所述之訊號傳輸介面電路，其中該選擇訊號產生後就固定此選擇，且至少該去延遲電路關閉。
  10. 如申請專利範圍第5項所述之訊號傳輸介面電路，其中該栓鎖單元的該些取樣電路是栓鎖器或是比較器。
  11. 一種訊號傳輸介面電路，包括：一放大電路，接收一輸入時脈訊號，經放大後輸出一輸出時脈訊號；一去延遲電路，接收該輸出時脈訊號，移除一延遲時間後，輸出一去延遲時脈訊號；一時脈訊號產生單元，接收該輸出時脈訊號以及該去延遲時脈訊號，其中根據該輸出時脈訊號與該去延遲時脈訊號之間一延遲關係，以產生對該輸出時脈訊號延遲的一觸發訊號；一栓鎖單元，包含多個取樣電路，分別對應接收多個輸入資料訊號，該些取樣電路接受該觸發訊號的控制對該些輸入資料訊號取樣而輸出多個輸出資料訊號，其中該些輸出資料訊號的電壓振幅比該輸入資料訊號的電壓振幅大，且符合一後續電路所要求的電壓振幅。
  12. 如申請專利範圍第11項所述之訊號傳輸介面電路，其中該去延遲電路是鎖相迴路或是延遲迴路。
  13. 如申請專利範圍第11項所述之訊號傳輸介面電路，其中該輸出時脈訊號以及該些輸出資料訊號是用於有線訊號傳輸。
  14. 如申請專利範圍第11項所述之訊號傳輸介面電路，其中於得到該輸出時脈訊號與該去延遲時脈訊號之間的該延遲關係後，該去延遲電路關閉。
  15. 如申請專利範圍第11項所述之訊號傳輸介面電路，其中該栓鎖單元的該些取樣電路是栓鎖器或是比較器。
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